CN104937714B - 具有经改进金属接触的功率mos晶体管 - Google Patents

具有经改进金属接触的功率mos晶体管 Download PDF

Info

Publication number
CN104937714B
CN104937714B CN201480003825.7A CN201480003825A CN104937714B CN 104937714 B CN104937714 B CN 104937714B CN 201480003825 A CN201480003825 A CN 201480003825A CN 104937714 B CN104937714 B CN 104937714B
Authority
CN
China
Prior art keywords
dielectric layer
drain
metal
source
groove
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201480003825.7A
Other languages
English (en)
Other versions
CN104937714A (zh
Inventor
格雷戈里·迪克斯
哈罗德·克兰
丹·格里姆
罗杰·迈尔奇
雅各布·L·威廉斯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Microchip Technology Inc
Original Assignee
Microchip Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Microchip Technology Inc filed Critical Microchip Technology Inc
Publication of CN104937714A publication Critical patent/CN104937714A/zh
Application granted granted Critical
Publication of CN104937714B publication Critical patent/CN104937714B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4824—Pads with extended contours, e.g. grid structure, branch structure, finger structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明涉及一种功率MOS场效应晶体管FET，其具有多个晶体管单元，每一单元具有通过硅晶片裸片的表面接触的源极区域及漏极区域。第一电介质层安置在所述硅晶片裸片的所述表面上且多个凹槽分别形成于所述源极区域及漏极区域上面的所述第一电介质层中且填充有导电材料。第二电介质层安置在所述第一电介质层的表面上且具有开口以将接触区暴露于所述凹槽。金属层安置在所述第二电介质层的表面上且填充所述开口，其中所述金属层经图案化及蚀刻以形成通过所述凹槽分别连接所述多个晶体管单元的每一漏极区域与每一源极区域的单独金属线。

Description

具有经改进金属接触的功率MOS晶体管
技术领域
本申请案涉及一种具有经改进金属接触的功率MOS场效应晶体管(FET)及一种用于制造此FET的方法。
背景技术
包括功率场效应晶体管的半导体装置使用金属线使相应元件(例如，源极及漏极)互连，特定来说在功率MOSFET由在半导体裸片上并联耦合以形成单个功率MOSFET的多个晶体管单元组成的情况下。此金属层无法直接沉积在半导体裸片的表面上，这是因为其将污染下伏半导体层且可能致使装置不能操作。在常规装置中，金属线由(举例来说)铝组成。然而，可使用其它材料(例如，铜)。一般来说，铝膜首先沉积在覆盖半导体晶片的顶部的电介质层上方、经图案化并接着经蚀刻，留下如在图6到8中所展示的经隔离线610。这些线610通过先前已在绝缘材料中蚀刻的孔(称作导通孔630)接触相应有源区(漏极、源极、栅极)，其中钨(举例来说)借助于CVD技术沉积在导通孔中。另一电介质材料层接着沉积在所暴露线上方。具有其各个线610的第金属层接着借助于在顶部绝缘材料中蚀刻的另外导通孔640由第二金属层620互连。此方法可继续以形成金属线电阻的均匀分布，并增加金属线宽度从而允许足够大的金属线大小连接到引线框架以用于组装成最终经封装部分。一般来说，至少三个金属层用于在包括功率MOSFET的半导体装置中互连。另外，金属线处理的制造公差可限制源极区与漏极区的可接近程度且仍使其电连接。然而，其它装置使用甚至更多层。此导致相应必需的额外过程步骤，所述额外过程步骤因此为显着的成本组成部分且在制造功率MOSFET时降低硅区效率。
发明内容
由此，需要一种经改进集成电路装置及用于制造(特定来说)包括功率MOSFET的集成电路装置的过程。
根据一实施例，一种功率MOS场效应晶体管(FET)可包括：多个晶体管单元，每一单元包括通过硅晶片裸片的表面接触的源极区域及漏极区域；第一电介质层，其安置在所述硅晶片裸片的所述表面上；多个凹槽，其处于所述第一电介质层中，分别形成于所述源极区域及漏极区域上面且填充有导电材料；第二电介质层，其安置在所述第一电介质层的表面上且包括开口以将接触区暴露于所述凹槽；及金属层，其安置在所述第二电介质层的表面上且填充所述开口，其中所述金属层经图案化及蚀刻以形成通过所述凹槽分别连接所述多个晶体管单元的每一漏极区域与每一源极区域的单独金属线。
根据又一实施例，所述漏极及源极区域可为条带形状的。根据又一实施例，所述凹槽可分别覆盖所述漏极及源极区域的实质表面积。根据又一实施例，每一凹槽可与所述电介质层中的一个开口相关联。根据又一实施例，所述第二电介质层中的所述开口可为近似正方形的或圆形的。根据又一实施例，所述第二电介质层中的所述开口可为矩形的。根据进一步实施例，额外金属层或无额外金属层可安置在所述金属层的顶部上。
根据另一实施例，一种装置可包括：外壳，所述外壳包括微控制器及至少一个功率MOS场效应晶体管(FET)，其中所述MOSFET包括多个晶体管单元，每一单元包括通过硅晶片裸片的表面接触的源极区域及漏极区域；第一电介质层，其安置在所述硅晶片裸片的所述表面上；多个凹槽，其处于所述第一电介质层中，分别形成于所述源极区域及漏极区域上面且填充有导电材料；第二电介质层，其安置在所述第一电介质层的表面上且包括开口以将接触区暴露于所述凹槽；及金属层，其安置在所述第二电介质层的表面上且填充所述开口，其中所述金属层经图案化及蚀刻以形成通过所述凹槽分别连接所述多个晶体管单元的每一漏极区域与每一源极区域的单独金属线。
根据上述装置的又一实施例，所述微控制器可形成于第一芯片上且所述至少一个功率晶体管形成于第二芯片上，其中所述第一芯片与所述第二芯片在所述外壳内通过线接合而连接。根据上述装置的又一实施例，所述微控制器及所述至少一个功率晶体管可形成于单个芯片上。根据上述装置的又一实施例，所述装置可包括多个功率MOSFET。
根据另一实施例，一种用于制造功率MOS场效应晶体管(FET)的方法可包括：在半导体晶片裸片内形成包括多个晶体管单元的功率MOSFET，每一单元包括漏极区域及源极区域；将第一电介质层安置在所述半导体晶片裸片的表面上；图案化及蚀刻所述第一电介质层以分别在所述源极区域及漏极区域上面的所述第一电介质层中形成多个凹槽；用导电材料填充所述凹槽；将第二电介质层安置在所述第一电介质层的表面上且在所述第二电介质层中形成开口以将接触区暴露于所述凹槽；及将金属层安置在所述第二电介质层的表面上，并图案化及蚀刻所述金属层以形成通过所述凹槽分别连接所述多个晶体管单元的每一漏极区域与每一源极区域的单独金属线。
根据上述方法的又一实施例，所述漏极及源极区域可为条带形状的。根据上述方法的又一实施例，所述凹槽可分别覆盖所述漏极及源极区域的实质表面积。根据上述方法的又一实施例，可使每一凹槽与所述电介质层中的一个开口相关联。根据上述方法的又一实施例，所述第二电介质层中的所述开口可为近似正方形的或圆形的。根据上述方法的又一实施例，所述第二电介质层中的所述开口可为矩形的。根据上述方法的进一步实施例，在所述金属层的顶部上安置或不安置额外金属层。
附图说明
参考结合附图所进行的以下说明可更完全地理解本发明，附图中：
图1是功率MOSFET的实施例的俯视图；
图2是沿着图1的线A的横截面图；
图3是沿着图1的线B的横截面图；
图4A及4B展示在集成电路装置中使用功率MOSFET的进一步实施例；
图5展示使用可放置在单个外壳中的功率MOSFET裸片与集成电路装置的组合的又一实施例；
图6到8展示常规装置的俯视图及横截面图。
尽管本发明易于作出各种修改及替代形式，但在图式中展示并在本文中详细描述其特定实例性实施例。然而应理解，本文中对特定实例性实施例的描述并不打算将本发明限制于本文中所揭示的特殊形式，而是相反，本发明将涵盖所有修改及等效形式。
具体实施方式
现在参考图式，示意性地图解说明特定实例性实施例的细节。图式中，将由相似编号表示相似元件，且将由带有不同小写字母后缀的相似编号表示类似元件。
根据各种实施例，提出一种用于形成凹槽型接触对扣带型接触(例如，导通孔)的方法。此方式允许形成有源区域与金属层的良好互连并避免对额外金属层的需要。
接触凹槽可根据各种实施例用氧化物层掩蔽且有选择地允许金属形成到所述接触的一部分的电连接。因此，可消除对额外金属层及因此导通孔处理步骤的需要。此导致生产功率MOSFET的成本降低、更紧密接触节距，并启用仅接触FET半导体装置的前侧。
图1展示半导体功率MOSFET的俯视图。图1展示有源漏极及源极区域借助于在沉积于半导体晶片的表面顶部上的电介质层内形成的接触凹槽120a及120b的互连。凹槽120a及120b形成于相应有源源极及漏极区上面。类似的接触凹槽可用于栅极连接。然而，图1到3仅展示到漏极及源极区域的连接。
如在图2及3中更详细地展示，半导体裸片包括具有分别地有源源极区域180及有源漏极区域170的外延层150。这些区域170及180通常以交替图案布置以产生各自具有源极、漏极及相应栅极(未展示)的多个晶体管单元。源极区域180及漏极区域170可以各种形式定形状。如在图1中所展示，根据一实施例，这些区域定形状为细长条。然而，其它形状可适用。为产生功率MOSFET装置，多个这些单元需要并联连接。因此，所有漏极区域彼此连接且所有源极区域彼此连接。为此，电介质层160沉积在顶部表面上。接着此电介质层160经图案化及蚀刻以提供分别如在图2及3中所展示定位于相应漏极区域170及源极区域180上面的凹槽130a及130b。经蚀刻凹槽130a、130b接着填充有导电材料，例如钨。
根据各种实施例，第二电介质层140沉积在此结构上。此第二电介质层140接着还经图案化及蚀刻以形成特定接触开口120a及120b。最后，金属层直接沉积在所述结构上以提供漏极区域170与源极区域180的相应互连。为此，顶部金属层110可进一步经图案化及蚀刻以形成如在图1的俯视图中所展示的单个经绝缘线线路110a、110b。
根据如上所述的各种实施例，漏极及源极区域可为条带形状的，如在图1中所展示。凹槽可分别覆盖下伏漏极及源极区域的实质表面积。每一凹槽可与电介质层中的一个开口相关联，如在图1中所展示。然而，根据其它实施例，可在第二电介质绝缘层中提供一个以上接触开口。第二电介质层中的开口可为矩形的，如在图1中所展示。然而，根据其它实施例，第二电介质层中的开口还可为近似正方形的或圆形的。可添加额外金属层及对应导通孔开口以使金属线宽度能够适合于部件的组装。可使开口130足够大以允许金属直接接触凹槽120的钨，因此消除对单独导通孔填充步骤的需要，同时维持钨层120的实质上紧密间隔。金属线110a、110b可为铝或铜。通常，绝缘层140及160将为任一类型的电介质氧化层。
图4A示意性展示微控制器460可如何在单个芯片400上与根据如上所述的实施例的两个功率晶体管480及490组合。微控制器460可具有多个外围装置(例如，可控制驱动器、调制器(特定来说，脉冲宽度调制器)、计时器等)且能够直接或通过相应额外驱动器驱动晶体管480及490的栅极440及450。芯片400可经配置以通过外部连接或引脚470使微控制器的多个功能可用。第一晶体管480的源极可连接到外部连接或引脚410。类似地，外部连接420提供到晶体管480及490的经组合漏极及源极的连接以及外部连接或引脚430用于第二晶体管490的漏极。可使用根据所揭示的各种实施例制造的其它晶体管结构，例如H桥或多个单晶体管。图4B展示经连接以形成H桥的多个示范性MOSFET，所述H桥可与单个半导体芯片405内的微控制器或调制器耦合。
图5展示使用可在单个外壳内组合的两个单独半导体芯片的又一实施例。第一芯片540可包括微控制器510且可包括多个接合垫550。第二芯片500包括根据所揭示的各种实施例中的一者制造的一或多个功率MOSFET 401。因此，如所展示，芯片500可包含各种接合垫530。两个芯片500及540可通过接合线520互连。虚线指示并非所有到功率MOSFET装置401的连接均需要连接到控制器芯片540。所得装置包括可由如本技术中已知的引线框架提供的外部连接。
尽管已参考本发明的实例性实施例来描绘、描述及定义本发明的各实施例，但此些参考并非意味着限制本发明，且不应推断出存在此限制。所揭示的标的物能够在形式及功能上具有大量修改、变更及等效形式，所属领域且受益于本发明的技术人员将会联想到这些修改、变更及等效形式。所描绘及所描述的本发明的实施例仅作为实例，而并非对本发明的范围的穷尽性说明。

Claims (18)

1.一种功率金属氧化物半导体场效应晶体管MOSFET，其包括：
多个晶体管单元，每一单元包括源极区域及漏极区域，每一单元的所述源极区域及所述漏极区域经安置以通过硅晶片裸片的表面接触；
第一电介质层，其安置在所述硅晶片裸片的所述表面上；
多个凹槽，其处于所述第一电介质层中，每一凹槽形成于相应单元的所述源极区域或所述漏极区域上面且填充有导电材料；
第二电介质层，其安置在所述第一电介质层的表面上且包括至少一个接触开口，其中所述至少一个接触开口中的每一者暴露所述凹槽中的相应一者；
金属层，其安置在所述第二电介质层的表面上且填充所述开口，其中所述金属层经图案化及蚀刻以形成至少一条漏极金属线以及至少一条源极金属线，其中所述至少一条漏极金属线通过形成于所述多个晶体管单元中的至少两个漏极区域上面的相应凹槽互连所述至少两个漏极区域，且所述至少一条源极金属线通过形成于所述多个晶体管单元中的至少两个源极区域上面的相应凹槽互连所述至少两个源极区域，且其中每一凹槽具有实质上在所述至少一条漏极金属线和所述至少一条源极金属线的邻近对下面延伸的长度。
2.根据权利要求1所述的功率MOSFET，其中所述漏极区域及所述源极区域为条带形状的。
3.根据权利要求1所述的功率MOSFET，其中每一凹槽覆盖所述漏极区域或所述源极区域的实质表面积。
4.根据权利要求1所述的功率MOSFET，其中每一凹槽与所述第二电介质层中的所述至少一个接触开口的恰好一者相关联。
5.根据权利要求4所述的功率MOSFET，其中所述第二电介质层中的所述至少一个接触开口为近似正方形或圆形的。
6.根据权利要求4所述的功率MOSFET，其中所述第二电介质层中的所述至少一个接触开口为矩形的。
7.根据权利要求1所述的功率MOSFET，其中无额外金属层安置在所述金属层的顶部上。
8.根据权利要求1所述的功率MOSFET，其中额外金属层安置在所述金属层的顶部上。
9.一种半导体装置，其包括：
外壳，所述外壳包括微控制器及至少一个功率金属氧化物半导体场效应晶体管MOSFET，其中所述功率MOSFET包括多个晶体管单元，每一单元包括源极区域及漏极区域，每一单元的所述源极区域及所述漏极区域经安置以通过硅晶片裸片的表面接触；
第一电介质层，其安置在所述硅晶片裸片的所述表面上；
多个凹槽，其处于所述第一电介质层中，每一凹槽形成于相应单元的所述源极区域或漏极区域上面且填充有导电材料；
第二电介质层，其安置在所述第一电介质层的表面上且包括至少一个接触开口，其中所述至少一个接触开口中的每一者暴露所述凹槽中的相应一者；
金属层，其安置在所述第二电介质层的表面上且填充所述开口，其中所述金属层经图案化及蚀刻以形成至少一条漏极金属线以及至少一条源极金属线，其中所述至少一条漏极金属线通过形成于所述多个晶体管单元中的至少两个漏极区域上面的相应凹槽互连所述至少两个漏极区域，且所述至少一条源极金属线通过形成于所述多个晶体管单元中的至少两个源极区域上面的相应凹槽互连所述至少两个源极区域，且其中每一凹槽具有实质上在所述至少一条漏极金属线和所述至少一条源极金属线的邻近对下面延伸的长度。
10.根据权利要求9所述的半导体装置，其中所述微控制器形成于第一芯片上且所述至少一个功率晶体管形成于第二芯片上，其中所述第一芯片与所述第二芯片在所述外壳内通过线接合而连接。
11.根据权利要求9所述的半导体装置，其中所述微控制器及所述至少一个功率MOSFET形成于单个芯片上。
12.根据权利要求9所述的半导体装置，其包括多个功率MOSFET。
13.根据权利要求9所述的半导体装置，其中所述漏极区域和所述源极区域为条带形状的。
14.根据权利要求9所述的半导体装置，其中每一凹槽覆盖所述漏极区域或所述源极区域的实质表面积。
15.根据权利要求9所述的半导体装置，其中每一凹槽与所述第二电介质层中的所述至少一个接触开口的恰好一者相关联。
16.根据权利要求15所述的半导体装置，其中所述第二电介质层中的所述至少一个接触开口为近似正方形或圆形的。
17.根据权利要求15所述的半导体装置，其中所述第二电介质层中的所述至少一个接触开口为矩形的。
18.根据权利要求9所述的半导体装置，其中无额外金属层安置在所述金属层的顶部上。
CN201480003825.7A 2013-03-04 2014-02-24 具有经改进金属接触的功率mos晶体管 Active CN104937714B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/784,723 US8937351B2 (en) 2013-03-04 2013-03-04 Power MOS transistor with improved metal contact
US13/784,723 2013-03-04
PCT/US2014/018034 WO2014137644A1 (en) 2013-03-04 2014-02-24 Power mos transistor with improved metal contact

Publications (2)

Publication Number Publication Date
CN104937714A CN104937714A (zh) 2015-09-23
CN104937714B true CN104937714B (zh) 2018-06-22

Family

ID=50240065

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201480003825.7A Active CN104937714B (zh) 2013-03-04 2014-02-24 具有经改进金属接触的功率mos晶体管

Country Status (6)

Country Link
US (1) US8937351B2 (zh)
EP (1) EP2965355B1 (zh)
KR (1) KR20150125643A (zh)
CN (1) CN104937714B (zh)
TW (1) TWI619253B (zh)
WO (1) WO2014137644A1 (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170287834A1 (en) * 2016-03-29 2017-10-05 Microchip Technology Incorporated Contact Expose Etch Stop
US10446497B2 (en) 2016-03-29 2019-10-15 Microchip Technology Incorporated Combined source and base contact for a field effect transistor
CN110690282B (zh) * 2019-08-23 2022-10-18 福建省福联集成电路有限公司 一种基于晶体管的电阻结构及其制作方法
CN113497145B (zh) * 2020-04-01 2024-03-29 中芯国际集成电路制造(上海)有限公司 半导体结构及半导体结构的形成方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19613409A1 (de) * 1996-04-03 1997-10-09 Texas Instruments Deutschland Leistungsbauelementanordnung
TW457700B (en) * 1999-05-31 2001-10-01 Mitsubishi Electric Corp Semiconductor device and manufacturing method thereof
CN1605124A (zh) * 2001-10-17 2005-04-06 克里公司 大面积碳化硅器件及其制造方法
CN101989591A (zh) * 2009-07-29 2011-03-23 瑞萨电子株式会社 半导体器件及其制造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0623962A1 (en) * 1993-05-05 1994-11-09 Texas Instruments Deutschland Gmbh Gate electrode of power MOS field effect transistor
US5973368A (en) * 1996-06-05 1999-10-26 Pearce; Lawrence G. Monolithic class D amplifier
US6706594B2 (en) * 2001-07-13 2004-03-16 Micron Technology, Inc. Optimized flash memory cell
US7956384B2 (en) * 2006-06-23 2011-06-07 Alpha & Omega Semiconductor Ltd. Closed cell configuration to increase channel density for sub-micron planar semiconductor power device
JP2011100932A (ja) 2009-11-09 2011-05-19 Toshiba Corp 半導体パッケージ及びｄｃ−ｄｃコンバータ
US8561004B2 (en) * 2010-02-04 2013-10-15 Advanced Micro Devices, Inc. Ring power gating with distributed currents using non-linear contact placements

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19613409A1 (de) * 1996-04-03 1997-10-09 Texas Instruments Deutschland Leistungsbauelementanordnung
TW457700B (en) * 1999-05-31 2001-10-01 Mitsubishi Electric Corp Semiconductor device and manufacturing method thereof
CN1605124A (zh) * 2001-10-17 2005-04-06 克里公司 大面积碳化硅器件及其制造方法
CN101989591A (zh) * 2009-07-29 2011-03-23 瑞萨电子株式会社 半导体器件及其制造方法

Also Published As

Publication number Publication date
US8937351B2 (en) 2015-01-20
KR20150125643A (ko) 2015-11-09
EP2965355B1 (en) 2021-04-14
CN104937714A (zh) 2015-09-23
EP2965355A1 (en) 2016-01-13
TWI619253B (zh) 2018-03-21
WO2014137644A1 (en) 2014-09-12
US20140246722A1 (en) 2014-09-04
TW201440224A (zh) 2014-10-16

Similar Documents

Publication Publication Date Title
CN102473699B (zh) 具有降低的编程电压的鳍片反熔丝
JP2022002321A5 (zh)
JP2021114618A5 (zh)
CN104937714B (zh) 具有经改进金属接触的功率mos晶体管
TWI359493B (en) Closed cell configuration to increase channel dens
CN102738036B (zh) 晶圆级mosfet金属化
JPS5925381B2 (ja) 半導体集積回路装置
CN103268877B (zh) 半导体器件及其制造方法
KR20160028991A (ko) 반도체 장치 및 그 제조 방법
KR20130121873A (ko) 반도체 파워 디바이스에서 전류 흐름을 분배하기 위한 범프 본딩 사용
TW201901906A (zh) 半導體積體電路以及形成用於半導體積體電路的電力軌的方法
JP2002158350A5 (zh)
WO2021070367A1 (ja) 半導体装置
JP5301996B2 (ja) 受動コンポーネントを集積したパワー半導体デバイス
TWI641142B (zh) 絕緣的凸塊接合
TW201011884A (en) Use of discrete conductive layer in semiconductor device to re-route bonding wires for semiconductor device package
TW201232710A (en) Vertical DMOS-field effect transistor
CN104701296A (zh) 电熔丝结构及其形成方法和半导体器件
CN109872992A (zh) 具有鳍状结构的半导体装置
US6285068B1 (en) Antifuses and method of fabricating the same
CN102610495A (zh) 半导体电阻器制造方法、半导体电阻器以及电子设备
TW200847381A (en) Integrated circuits and interconnect structure for integrated circuits
TWI720077B (zh) 半導體元件的布局
US20170287834A1 (en) Contact Expose Etch Stop
JP6500766B2 (ja) 半導体装置

Legal Events

Date Code Title Description
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant