CN101989591A - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN101989591A
CN101989591A CN2010102088678A CN201010208867A CN101989591A CN 101989591 A CN101989591 A CN 101989591A CN 2010102088678 A CN2010102088678 A CN 2010102088678A CN 201010208867 A CN201010208867 A CN 201010208867A CN 101989591 A CN101989591 A CN 101989591A
Authority
CN
China
Prior art keywords
plunger
electrically conductive
conductive film
interlayer dielectric
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2010102088678A
Other languages
English (en)
Inventor
藤山雄一郎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Publication of CN101989591A publication Critical patent/CN101989591A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76819—Smoothing of the dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明公开了一种半导体器件及其制造方法。其目的在于：提供一种通过对柱塞的上表面作出改进就可提高半导体器件电特性方面的可靠性的技术。本发明中的柱塞PLG的上表面呈比接触层间绝缘膜CIL的表面(上表面)还要突出的上凸圆拱形状。也就是说，柱塞PLG的上表面呈上凸的圆拱形状，而且阻挡导体膜BF1的上端部的高度比接触层间绝缘膜CIL的上表面的高度高，并且钨膜WF的上端部的高度比阻挡导体膜BF1的上端部的高度高。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件及其制造方法。特别涉及一种适用于具有柱塞的半导体器件及其制造方法的有效技术。
背景技术
在日本专利第3494275号(专利文献1)中记载了一种通过使形成在半导体衬底上的柱塞比层间绝缘膜高，来提高形成在层间绝缘膜上的布线与柱塞电连接的可靠性的技术。所述的柱塞的制造方法如下：首先，在钨膜的研磨速度比层间绝缘膜的研磨速度快的条件下进行第一研磨，之后，在钨膜的研磨速度比层间绝缘膜的研磨速度慢的条件下进行第二研磨。此时，在第一研磨工序中，使用由三氧化二铝(Al2O3)形成的磨料、过氧化氢(H2O2)、氢氧化钾(KOH)、氢氧化氨(NH4OH)等酸、碱性物质；在第二研磨工序中，使用由胶态二氧化硅形成的磨料、过氧化氢(H2O2)、氢氧化钾(KOH)等碱性物质。第二研磨工序中的钨膜的研磨速度是50埃/分，层间绝缘膜的研磨速度是2500埃/分。
在美国专利第7291557号(专利文献2)中记载了一种抑制由于在铜布线的端部产生空洞所引起的应力迁移(SM)特性、电迁移(EM)特性恶化的技术。具体内容是：通过以阻挡导体膜阻止的方式进行了铜膜的第一研磨后，进行阻挡导体膜的第二研磨，使铜膜变成圆拱形状。此时，在铜膜的研磨速度比层间绝缘膜的研磨速度快的条件下进行第一研磨，在阻挡导体膜的研磨速度比铜膜的研磨速度和层间绝缘膜的研磨速度快，且层间绝缘膜的研磨速度比铜膜的研磨速度快的条件下进行第二研磨。
专利文献1：日本专利第3494275号
专利文献2：美国专利第7291557号
发明内容
在半导体器件中，在半导体衬底上形成MISFET(Metal InsulatorSemiconductor Field Effect Transistor)等半导体元件后，再以覆盖所述半导体元件的方式形成层间绝缘膜。接着，形成贯穿层间绝缘膜的柱塞，并且使所述柱塞的底面与MISFET的源极区域或者漏极区域电连接。然后在柱塞上形成布线。由此，MISFET就与布线就通过柱塞电连接。本申请发明人发现：此时，与布线连接的柱塞的上表面的形状，不仅影响布线与柱塞的接触电阻的偏差，还影响与柱塞绝缘的布线和柱塞之间的短路容限。即，本申请发明人发现：柱塞上表面的形状影响半导体器件的电特性。
本发明的目的在于，提供一种通过改进柱塞上表面的形状来提高半导体器件电特性的可靠性的技术。
本发明的所述内容及所述内容以外的目的和新特征在本说明书的描述及附图说明中写明。
下面简要说明关于本专利申请书中所公开的发明中具有代表性的实施方式的概要。
具有代表性的实施方式所涉及的半导体器件，包括：(a)半导体元件，所述半导体元件形成在半导体衬底上；(b)层间绝缘膜，所述层间绝缘膜以覆盖所述半导体元件的方式形成在所述半导体衬底上；(c)柱塞，所述柱塞贯穿所述层间绝缘膜，并与所述半导体元件电连接；(d)布线，所述布线形成在所述层间绝缘膜上，并与所述柱塞电连接。其中，所述柱塞具有：(c2)阻挡导体膜，所述阻挡导体膜形成在所述层间绝缘膜上形成的接触孔的内壁上；(c3)第一导体膜，所述第一导体膜形成在所述阻挡导体膜上，并以填埋所述接触孔的方式形成。这里，所述柱塞的上表面呈从所述层间绝缘膜的上表面突出的上凸圆拱形状，而且所述阻挡导体膜的上端部的高度比所述层间绝缘膜的上表面高，并且所述第一导体膜的上端部的高度比所述阻挡导体膜的上端部的高度高。
具有代表性的实施方式所涉及的半导体器件的制造方法，包括以下工序：工序a，在半导体衬底上形成半导体元件；工序b，以覆盖所述半导体元件的方式在所述半导体衬底上形成层间绝缘膜；工序c，形成贯穿所述层间绝缘膜的接触孔；工序d，在包括所述接触孔内部的所述层间绝缘膜上形成阻挡导体膜；工序e，以填埋所述接触孔内部的方式在所述阻挡导体膜上形成第一导体膜；工序f，利用化学机械研磨法使所述第一导体膜的膜厚变薄；工序g，在所述工序f后，在所述第一导体膜的研磨速度比所述层间绝缘膜的研磨速度慢的条件下，利用化学机械研磨法除去已被薄膜化的所述第一导体膜、所述阻挡导体膜以及所述层间绝缘膜的一部分，并且使所述阻挡导体膜和所述第一导体膜残留在所述接触孔内，以形成柱塞。此时，通过所述工序g形成的所述柱塞的上表面，呈从所述层间绝缘膜的上表面突出的上凸圆拱形状，而且所述阻挡导体膜的上端部的高度比所述层间绝缘膜的上表面高，并且所述第一导体膜的上端部的高度比所述阻挡导体膜的上端部的高度高。
具有代表性的实施方式所涉及的半导体器件的制造方法，包括以下工序：工序a，在半导体衬底上形成半导体元件；工序b，以覆盖所述半导体元件的方式在所述半导体衬底上形成层间绝缘膜；工序c，形成贯穿所述层间绝缘膜的接触孔；工序d，在包括所述接触孔内部的所述层间绝缘膜上形成阻挡导体膜；工序e，以填埋所述接触孔内部的方式在所述阻挡导体膜上形成第一导体膜；工序f，利用化学机械研磨法，使所述阻挡导体膜和所述第一导体膜残留在所述接触孔内的同时，除去形成在所述层间绝缘膜上的所述第一导体膜和所述阻挡导体膜，并使所述层间绝缘膜的上表面露出；工序g，在所述工序f后，在所述第一导体膜的研磨速度比所述层间绝缘膜的研磨速度慢的条件下，利用化学机械研磨法除去所述层间绝缘膜的一部分，且使所述阻挡导体膜和所述第一导体膜残留在所述接触孔内，以形成柱塞。此时，通过所述工序g形成的所述柱塞的上表面，呈从所述层间绝缘膜的上表面突出的上凸圆拱形状，而且所述阻挡导体膜的上端部的高度比所述层间绝缘膜的上表面高，并且所述第一导体膜的上端部的高度比所述阻挡导体膜的上端部的高度高。
具有代表性的实施方式所涉及的半导体器件的制造方法，包括以下工序：工序a，在半导体衬底上形成半导体元件；工序b，以覆盖所述半导体元件的方式在所述半导体衬底上形成层间绝缘膜；工序c，形成贯穿所述层间绝缘膜的接触孔；工序d，在包括所述接触孔内部的所述层间绝缘膜上形成阻挡导体膜；工序e，以填埋所述接触孔内部的方式在所述阻挡导体膜上形成第一导体膜；工序f，在所述第一导体膜的研磨速度比所述层间绝缘膜的研磨速度慢的条件下，利用化学机械研磨法，使所述阻挡导体膜和所述第一导体膜残留在所述接触孔内的同时，除去形成在所述层间绝缘膜上的所述第一导体膜、所述阻挡导体膜以及所述层间绝缘膜的一部分，以形成柱塞。此时，通过所述工序f形成的所述柱塞的上表面，呈从所述层间绝缘膜的上表面突出的上凸圆拱形状，而且所述阻挡导体膜的上端部的高度比所述层间绝缘膜的上表面高，并且所述第一导体膜的上端部的高度比所述阻挡导体膜的上端部的高度高。
下面简要说明关于本专利申请书中所公开的发明中根据具有代表性的实施方式所得到的效果。
通过改进柱塞上表面的形状，可提高半导体器件电特性的可靠性。
附图说明
图1为本发明实施方式1中的半导体器件结构的剖面图。
图2为第一比较例中的柱塞形状的剖面图。
图3为第二比较例中的柱塞形状的剖面图。
图4为实施方式1中的柱塞形状的剖面图。
图5为本来就不连接的布线与柱塞的位置关系的剖面图，是将用凹型柱塞作柱塞时、用王冠型柱塞作柱塞时以及用圆拱型柱塞作柱塞时等情况进行比较而得出的位置关系的剖面图。
图6为柱塞突出量与已标准化的布线错位量的关系图，是将用凹型柱塞作柱塞时、用王冠型柱塞作柱塞时以及用圆拱型柱塞作柱塞时等情况进行比较而得出的关系图。
图7为已标准化的布线漏电流值与累积率的关系图，是将用凹型柱塞作柱塞时、用王冠型柱塞作柱塞时以及用圆拱型柱塞作柱塞时等情况进行比较而得出的关系图。
图8为布线和柱塞的位置关系的剖面图，是将用凹型柱塞作柱塞时、用王冠型柱塞作柱塞时以及用圆拱型柱塞作柱塞时等情况进行比较而得出的位置关系的剖面图。
图9为柱塞突出量与已标准化的布线错位量的关系图，是将用凹型柱塞作柱塞时、用王冠型柱塞作柱塞时以及用圆拱型柱塞作柱塞时等情况进行比较而得出的关系图。
图10为已标准化的布线电阻值与累积率的关系图，是将用凹型柱塞作柱塞时、用王冠型柱塞作柱塞时以及用圆拱型柱塞作柱塞时等情况进行比较而得出的关系图。
图11为在已形成有凹型柱塞的接触层间绝缘膜上形成层间绝缘膜，并在所述层间绝缘膜上形成具有错位的布线槽的工序说明剖面图。
图12为在已形成有圆拱型柱塞的接触层间绝缘膜上形成层间绝缘膜，并在所述层间绝缘膜上形成具有错位的布线槽的工序说明的剖面图。
图13为圆拱型柱塞的尺寸的剖面图。
图14为实施方式1中的半导体器件制造工序的剖面图。
图15为接着图14的半导体器件制造工序的剖面图。
图16为接着图15的半导体器件制造工序的剖面图。
图17为接着图16的半导体器件制造工序的剖面图。
图18为接着图17的半导体器件制造工序的剖面图。
图19为接着图18的半导体器件制造工序的剖面图。
图20为接着图19的半导体器件制造工序的剖面图。
图21为接着图20的半导体器件制造工序的剖面图。
图22为接着图21的半导体器件制造工序的剖面图。
图23为接着图22的半导体器件制造工序的剖面图。
图24为实施方式2中的半导体器件制造工序的剖面图。
图25为接着图24的半导体器件制造工序的剖面图。
图26为在半导体衬底上形成对位标记之一例的剖面图。
图27为在对位标记发生侵蚀的状态的剖面图。
符号说明
1S     半导体衬底
BF1    阻挡导体膜
BF2    阻挡导体膜
CF     铜膜
CIL    接触层间绝缘膜
CNT    接触孔
CS     硅化钴膜
EX1    浅n型杂质扩散区域
EX2    浅p型杂质扩散区域
GOX    栅极绝缘膜
G1     栅电极
G2     栅电极
IL1    层间绝缘膜
L1     布线
MK     对位标记
NR     深n型杂质扩散区域
NWL    n型阱
PF     多晶硅膜
PLG    柱塞
PLG1   柱塞
PLG2   柱塞
PR     深p型杂质扩散区域
PWL    p型阱
Q1     MISFET
Q2     MISFET
STI    元件隔离区域
SW     侧壁
VOD    空洞
WD1    沟槽(布线槽)
WF     钨膜
具体实施方式
在以下实施方式中，为了便于叙述，在必要时将几个部分或将实施方式分割来说明，除了需要特别说明的以外，这些都不是彼此独立且无关系的，而是与其它一部分或者全部的变形例、详细内容及补充说明等相互关联的。
另外，在以下实施方式中提及要素数等(包括个数、数值、量、范围等)时，除了特别说明及原理上已经明确限定了特定的数量等除外，所述的特定数并非指固定的数量，而是可大于等于该特定数或可小于等于该特定数。
而且，在以下实施方式中，除了特别说明及原理上已经明确了是必要时除外，所述的构成要素(包括要素步骤等)也并非是必须的要素。
同样地，在以下实施方式中提及的构成要素等的形状、位置关系等时，除了特别说明时及原理上已经明确了并非如此时，实质上包括与前述形状等相近或者类似的。同理，前述的数值及范围也同样包括与其相近的。
为了说明实施方式的所有图中，原则上对具有同一功能的构件采用同一符号，省略掉重复的说明。另外，为了使图面简单易懂，有时会给平面图加上剖面线。
(实施方式1)
下面对本实施方式1中的半导体器件的结构进行说明。图1所示的是本实施方式1中的半导体器件结构的剖面图。本实施方式1中的半导体器件具有n沟道型MISFETQ1和p沟道型MISFETQ2，下面分别对二者的结构进行说明。
在半导体衬底1S上形成有对元件进行隔离的元件隔离区域STI。在被元件隔离区域STI隔离开的有源区中，p型阱PWL形成在形成n沟道型MISFETQ1的区域中(半导体衬底1S内)，n型阱NWL形成在形成p沟道型MISFETQ2的区域中(半导体衬底1S内)。
n沟道型MISFETQ1具有在形成在半导体衬底1S内的p型阱PWL上的栅极绝缘膜GOX。在所述栅极绝缘膜GOX上形成有栅电极G1。栅极绝缘膜GOX例如由氧化硅膜形成。为实现低电阻化，栅电极G1例如由多晶硅膜PF和硅化钴膜CS的叠层膜形成。
在栅电极G1两侧的侧壁上形成有侧壁SW。在所述侧壁SW下的半导体衬底1S内形成有作为半导体区域的浅n型杂质扩散区域EX1。侧壁SW例如由氧化硅膜等绝缘膜形成。在浅n型杂质扩散区域EX1的外侧形成有深n型杂质扩散区域NR，在所述深n型杂质扩散区域NR的表面上形成有硅化钴膜CS。
侧壁SW是为了使n沟道型MISFETQ1的半导体区域即源极区域以及漏极区域成为LDD结构而形成的。也就是说，n沟道型MISFETQ1的源极区域以及漏极区域由浅n型杂质扩散区域EX1和深n型杂质扩散区域NR形成。此时，浅n型杂质扩散区域EX1的杂质浓度比深n型杂质扩散区域NR的杂质浓度低。因此，通过使侧壁SW下的源极区域以及漏极区域成为低浓度的浅n型杂质扩散区域EX1，就能够抑制栅电极G1端部下的电场集中。
p沟道型MISFETQ2具有在形成在半导体衬底1S内的n型阱NWL上的栅极绝缘膜GOX。在所述栅极绝缘膜GOX上形成有栅电极G2。栅极绝缘膜GOX例如由氧化硅膜形成。为实现低电阻化，栅电极G2例如由多晶硅膜PF和硅化钴膜CS的叠层膜形成。
在栅电极G2两侧的侧壁上形成有侧壁SW。在所述侧壁SW下的半导体衬底1S内形成有作为半导体区域的浅p型杂质扩散区域EX2。侧壁SW例如由氧化硅膜等绝缘膜形成。在浅p型杂质扩散区域EX2的外侧形成有深p型杂质扩散区域PR，在所述深p型杂质扩散区域PR的表面上形成有硅化钴膜CS。
侧壁SW是为了使p沟道型MISFETQ2的半导体区域即源极区域以及漏极区域成为LDD结构而形成的。也就是说，p沟道型MISFETQ2的源极区域以及漏极区域由浅p型杂质扩散区域EX2和深p型杂质扩散区域PR形成。此时，浅p型杂质扩散区域EX2的杂质浓度比深p型杂质扩散区域PR的杂质浓度低。因此，通过使侧壁SW下的源极区域以及漏极区域成为低浓度的浅p型杂质扩散区域EX2，就能够抑制栅电极G2端部下的电场集中。
如上所述，在半导体衬底1S上形成了n沟道型MISFETQ1和p沟道型MISFETQ2。以覆盖所述n沟道型MISFETQ1和p沟道型MISFETQ2的方式，形成例如由氧化硅膜构成的接触层间绝缘膜CIL。以贯穿所述接触层间绝缘膜CIL的方式形成接触孔CNT，并且使所形成的接触孔CNT到达n沟道型MISFETQ1的源极区域或者漏极区域、p沟道型MISFETQ2的源极区域或者漏极区域。在所述接触孔CNT内形成柱塞PLG。通过在所述接触孔CNT内填埋阻挡导体膜BF1和钨膜WF而形成柱塞PLG，其中，阻挡导体膜BF1例如由钛/氮化钛膜(钛膜和形成在钛膜上的氮化钛膜)构成。
接下来，在形成有柱塞PLG的接触层间绝缘膜CIL上形成层间绝缘膜IL1。所述层间绝缘膜IL1也是由例如氧化硅膜形成。在层间绝缘膜IL1上形成布线槽，以填埋所述布线槽的方式形成布线L1。布线L1是通过在布线槽内填埋阻挡导体膜BF2和铜膜CF而形成，其中，阻挡导体膜BF2例如由钽/氮化钽膜(氮化钽膜和氮化钽膜上的钽膜)构成。由此，n沟道型MISFETQ1的源极区域以及漏极区域、p沟道型MISFETQ2的源极区域以及漏极区域，就通过柱塞PLG与布线L1电连接在一起。
这里，本实施方式1的特征在于改进了柱塞PLG的形状。具体地说就是，使柱塞PLG的上表面形状成为上凸的圆拱形状就是本实施方式1的特征点。通过形成具有上述特征的柱塞PLG，就能够提高半导体器件电特性的可靠性。以下，通过与比较例进行比较，来说明本实施方式1中是如何通过柱塞PLG来提高半导体器件电特性的可靠性。
首先，对第一比较例中的柱塞PLG1的结构进行说明。图2所示的是第一比较例中的柱塞PLG1结构的剖面图。在图2中，在接触层间绝缘膜CIL上形成接触孔CNT。然后，在所述接触孔CNT内壁上形成阻挡导体膜BF1，接着，以填埋接触孔CNT的方式在阻挡导体膜BF1上形成钨膜WF。如前所述，通过阻挡导体膜BF1在所述接触孔CNT内填埋钨膜WF，便可形成柱塞PLG1。此时，第一比较例中的柱塞PLG1的上表面呈比接触层间绝缘膜CIL的表面(上表面)下凹的形状。
柱塞PLG1的上表面和接触层间绝缘膜CIL的表面(上表面)最好是呈直线状形成。但是，因为在形成柱塞PLG1时，使用的是化学机械研磨法(CMP：Chemical Mechanical Polishing)，所以即使使柱塞PLG1的上表面与接触层间绝缘膜CIL的表面(上表面)对齐，但实际上，如图2所示，柱塞PLG1的上表面还是呈比接触层间绝缘膜CIL的表面下凹的形状。也就是说，在通常的柱塞形成工序中，即使使柱塞PLG1的上表面与接触层间绝缘膜CIL的上表面对齐，柱塞PLG1的上表面还是会呈比接触层间绝缘膜CIL的上表面下凹的形状。
该机理如下所述。例如，在接触层间绝缘膜CIL上形成接触孔CNT后，再在包括所述接触孔CNT内部的接触层间绝缘膜CIL上形成阻挡导体膜BF1和钨膜WF。接着，利用CMP法除去形成在接触层间绝缘膜CIL上无用的钨膜WF和阻挡导体膜BF1。由此，就能够形成仅在接触孔CNT内填埋了阻挡导体膜BF1和钨膜WF的柱塞PLG1。此时，由于CMP产生的机械研磨压力加在接触孔CNT的表面，导致形成在接触孔CNT表面上的钨膜WF被过度切削。该现象被称为凹陷。柱塞PLG1的上表面就是因为所述凹陷而比接触层间绝缘膜CIL的上表面下凹。如前所述，在通常的工序中形成的柱塞PLG1的上表面呈下凹状。将所述上表面呈下凹状的柱塞PLG1定为第一比较例的柱塞。以下，将上表面呈下凹状的柱塞PLG1称为凹型柱塞。
接下来，对第二比较例中的柱塞PLG2的结构进行说明。图3所示的是第二比较例中的柱塞PLG2的结构的剖面图。在图3中，在接触层间绝缘膜CIL上形成接触孔CNT。然后，在所述接触孔CNT内壁上形成阻挡导体膜BF1，接着，以填埋接触孔CNT的方式在阻挡导体膜BF1上形成钨膜WF。如前所述，通过阻挡导体膜BF1在所述接触孔CNT内填埋钨膜WF，便可形成柱塞PLG2。此时，第二比较例中的柱塞PLG2的上表面呈比接触层间绝缘膜CIL的表面(上表面)突出的形状。
所述第二比较例中的柱塞PLG2是为了改进第一比较例中的柱塞PLG1而完成的。也就是说，第一比较例中的柱塞PLG1的上表面呈比接触层间绝缘膜CIL的表面下凹的形状。因此，第二比较例中的柱塞PLG2被加工成为柱塞PLG2的上表面不低于接触层间绝缘膜CIL的上表面的状态。下面，对该加工方法进行说明。
例如，在接触层间绝缘膜CIL上形成接触孔CNT后，再在包括所述接触孔CNT内部的接触层间绝缘膜CIL上形成阻挡导体膜BF1和钨膜WF。接着，利用CMP法除去形成在接触层间绝缘膜CIL上无用的钨膜WF和阻挡导体膜BF1。由此，就能够形成仅在接触孔CNT内填埋了阻挡导体膜BF1和钨膜WF的柱塞PLG2。此时，由于CMP产生的机械研磨压力加在接触孔CNT的表面，导致形成在接触孔CNT表面上的钨膜WF被过度切削。也就是说，柱塞PLG2的上表面就是因为凹陷而比接触层间绝缘膜CIL的上表面下凹。所以，在第二比较例中，为了不使柱塞PLG2的上表面比接触层间绝缘膜CIL的上表面下凹，在形成柱塞PLG2后，对接触层间绝缘膜CIL进行蚀刻。由此，如图3所示，柱塞PLG2的上表面就比接触层间绝缘膜CIL的上表面高。也就是说，在第二比较例中，为柱塞PLG2的一部分从接触层间绝缘膜CIL的上表面突出的结构。如上所述，在第二比较例中，形成了柱塞PLG2的上表面比接触层间绝缘膜CIL的上表面突出的结构。但是，因为仅将接触层间绝缘膜CIL进行蚀刻，所以柱塞PLG2的上表面形状仍保持因凹陷造成的凹状。因此，第二比较例中的柱塞PLG2虽然为上端部从接触层间绝缘膜CIL突出的结构，但是，突出来的柱塞PLG2的上表面因呈由凹陷引起的凹状而成为王冠形状。在所述王冠形状的柱塞PLG2中，阻挡导体膜BF1的上端部的高度比接触层间绝缘膜CIL的上表面的高度高，并且钨膜WF的上端部的高度比阻挡导体膜BF1的上端部的高度低。将所述王冠形状的柱塞PLG2设为第二比较例的柱塞。以下，将王冠形状的柱塞PLG2称为王冠型柱塞。
接下来，对本实施方式中的柱塞PLG的结构进行说明。图4所示的是本实施方式中的柱塞PLG的结构的剖面图。在图4中，在接触层间绝缘膜CIL上形成接触孔CNT。然后，在所述接触孔CNT内壁上形成阻挡导体膜BF1，接着，以填埋接触孔CNT的方式在阻挡导体膜BF1上形成钨膜WF。如前所述，通过阻挡导体膜BF1在所述接触孔CNT内填埋钨膜WF，便可形成柱塞PLG。此时，本实施方式1中的柱塞PLG的上表面呈比接触层间绝缘膜CIL的表面(上表面)还要突出的上凸圆拱形状。也就是说，本实施方式1中的柱塞PLG的上表面由上凸的曲面形成，而且阻挡导体膜BF1的上端部的高度比接触层间绝缘膜CIL的上表面的高度高，并且钨膜WF的上端部的高度比阻挡导体膜BF1的上端部的高度高。
如上所述，本实施方式1中的柱塞PLG与第二比较例中的柱塞PLG2的共同点是：柱塞(柱塞PLG、柱塞PLG2)的上端部都从接触层间绝缘膜CIL的上表面突出。不同点是：从接触层间绝缘膜CIL突出的柱塞的上端部的形状不同。也就是说，在第二比较例的柱塞PLG2中，从接触层间绝缘膜CIL突出的上端部的形状为王冠形状，而在本实施方式1的柱塞PLG中，从接触层间绝缘膜CIL突出的上端部的形状为上凸的圆拱形状。换句话说，在第二比较例的柱塞PLG2中，阻挡导体膜BF1的上端部的高度比接触层间绝缘膜CIL的上表面的高度高，并且钨膜WF的上端部的高度比阻挡导体膜BF1的上端部的高度低。而在本实施方式1的柱塞PLG中，阻挡导体膜BF1的上端部的高度比接触层间绝缘膜CIL的上表面的高度高，并且钨膜WF的上端部的高度比阻挡导体膜BF1的上端部的高度高。以下，将圆拱形状的柱塞PLG称为圆拱型柱塞。
如上所述，第一比较例为凹型柱塞(柱塞PLG1)，第二比较例为王冠型柱塞(柱塞PLG2)，本实施方式1为圆拱型柱塞(柱塞PLG)。这里，凹型柱塞(柱塞PLG1)、王冠型柱塞(柱塞PLG2)以及圆拱型柱塞(柱塞PLG)对半导体器件的电特性的影响不同。具体地说就是，与凹型柱塞(柱塞PLG1)、王冠型柱塞(柱塞PLG2)相比，圆拱型柱塞(柱塞PLG)能够提高半导体器件的电特性。下面参考附图进行说明。
在柱塞的上层形成布线层，并且布线与柱塞电连接。但是，在所述柱塞上形成的布线有多条。也就是说，形成在柱塞上的布线有的与柱塞连接，有的不与柱塞连接。例如，在形成相邻的多条布线时，可能出现这些多条布线中的特定的布线与柱塞电连接，而与特定的布线相邻的布线不与柱塞连接的情况。此时，随着半导体器件的细微化，如果相邻布线间的距离减小，那么，不与柱塞连接的布线与柱塞间的距离也会减小。而且，由于布线是由利用光刻技术构成的图案形成的，而在光刻技术下会发生图案的错位。因此，柱塞与本来就不与柱塞连接的布线就可能由于光刻技术下的图案错位而接触。此时，由于在本来就不与柱塞连接的布线和柱塞之间有漏电流流过，从而导致半导体器件电特性的恶化。由此可知，理想的柱塞结构是：即使发生光刻技术下的图案错位，本来就不与柱塞连接的布线和柱塞也难以接触的结构。
图5所示的是本来就不连接的布线L1与柱塞的位置关系的剖面图，是对用凹型柱塞(柱塞PLG1)作柱塞时、用王冠型柱塞(柱塞PLG2)作柱塞时以及用圆拱型柱塞(柱塞PLG)作柱塞时等情况进行比较而得出的剖面图。在图5中，左侧所示的是用凹型柱塞(柱塞PLG1)作柱塞时、中央所示的是用王冠型柱塞(柱塞PLG2)作柱塞时、右侧所示的是用圆拱型柱塞(柱塞PLG)作柱塞时的情况。此外，在图5中，为便于理解柱塞和本来就不与柱塞连接的布线L1之间的位置关系，省略了与柱塞连接的布线。
由图5所示可知，与王冠型柱塞(柱塞PLG2)相比，很明显，圆拱型柱塞(柱塞PLG)很难与本来就不连接的布线L1接触。首先，对图5的中央部分所示的王冠型柱塞(柱塞PLG2)与本来就不连接的布线L1的位置关系进行说明。如图5的中央部分所示，在接触层间绝缘膜CIL上形成王冠型柱塞(柱塞PLG2)，所述王冠型柱塞(柱塞PLG2)的上端部从接触层间绝缘膜CIL突出。在具有所述突出的上端部的王冠型柱塞(柱塞PLG2)上形成层间绝缘膜IL1，以填埋所述层间绝缘膜IL1的方式形成布线L1。此时，王冠型柱塞(柱塞PLG2)的突出的上端部呈越靠近上部越向外侧张开的王冠形状。而本来就不与柱塞连接的布线L1也呈朝着上侧张开的形状。由此可知，即使接触层间绝缘膜CIL的上表面上的王冠型柱塞(柱塞PLG2)与布线L1之间的距离11较大，也会发生接触。也就是说，在王冠型柱塞(柱塞PLG2)中，即使本来就不连接的布线L1的位置稍微有一点错位，王冠型柱塞(柱塞PLG2)就会与布线L1接触。即，在王冠型柱塞(柱塞PLG2)中，即使本来就不连接的布线L1的错位较小，发生接触的可能性也较高，从而使应对短路不良的布线L1的错位容限变小。
接下来，对图5的右侧所示的圆拱型柱塞(柱塞PLG)与本来就不连接的布线L1的位置关系进行说明。如图5的右侧所示，在接触层间绝缘膜CIL上形成圆拱型柱塞(柱塞PLG)，所述圆拱型柱塞(柱塞PLG)的上端部从接触层间绝缘膜CIL突出。在具有所述突出的上端部的圆拱型柱塞(柱塞PLG)上形成层间绝缘膜IL1，在以填埋所述层间绝缘膜IL1的方式形成布线L1。此时，圆拱型柱塞(柱塞PLG)的突出的上端部呈上凸的圆拱形状，而不是像王冠型柱塞(柱塞PLG2)的突出的上端部那样呈越靠近上部越向外侧张开的形状。由此可知，即使接触层间绝缘膜CIL的上表面上的圆拱型柱塞(柱塞PLG)与布线L1之间的距离12较小，也难以发生接触。也就是说，在圆拱型柱塞(柱塞PLG)中，即使本来就不连接的布线L1的位置有较大的错位，圆拱型柱塞(柱塞PLG)与布线L1也难以接触。即，在圆拱型柱塞(柱塞PLG)中，即使本来就不连接的布线L1的错位较大，发生接触的可能性也较低，从而使应对短路不良的布线L1的错位容限增大。
由以上所述可知，与王冠型柱塞(柱塞PLG2)相比，圆拱型柱塞(柱塞PLG)是一个难以与本来就不连接的布线L1发生短路不良的结构。换句话说就是，与王冠型柱塞(柱塞PLG2)相比，圆拱型柱塞(柱塞PLG)能够增大本来就不连接的布线L1的错位容限。这就意味着，即使布线L1由于光刻技术而发生错位，也能够充分地抑制柱塞与本来就不连接的布线之间的短路不良，从而能够提高半导体器件电特性的可靠性。也就是说，利用本实施方式1中所述的圆拱型柱塞(柱塞PLG)，即使本来就不连接的布线L1的形成位置由于光刻技术而出现一些偏差，也能够抑制由所述偏差引起的电特性变化。
以下的验证结果是，在凹型柱塞(柱塞PLG1)、王冠型柱塞(柱塞PLG2)、圆拱型柱塞(柱塞PLG)中，圆拱型柱塞(柱塞PLG)最能够获得大的布线错位容限。图6所示的是在凹型柱塞(柱塞PLG1)、王冠型柱塞(柱塞PLG2)、圆拱型柱塞(柱塞PLG)中，柱塞突出量(nm)与已标准化的布线错位量的关系图。在图6中，横轴表示柱塞从接触层间绝缘膜CIL突出的突出量，纵轴表示即使在本来就不与柱塞连接的布线的形成位置偏离设计值的情况下，将柱塞与布线不接触的布线错位量进行标准化。因此，布线错位量大就意味着，本来就不与柱塞连接的布线到与柱塞接触的布线错位量也大，说明本来就不与柱塞连接的布线难以与柱塞接触。这就意味着，纵轴所示的布线错位量越大，本来就不与柱塞连接的布线就越难与柱塞接触，从而能够抑制短路不良，即能够抑制漏电流增大。此外，在图6中，菱形标绘表示凹型柱塞(柱塞PLG1)、四角形标绘表示王冠型柱塞(柱塞PLG2)、三角形标绘表示圆拱型柱塞(柱塞PLG)。
考虑上述内容后再来看图6，可知：圆拱型柱塞(柱塞PLG)的布线错位量比凹型柱塞(柱塞PLG1)的布线错位量和王冠型柱塞(柱塞PLG2)的布线错位量都大。由此可知，与凹型柱塞(柱塞PLG1)和王冠型柱塞(柱塞PLG2)相比，圆拱型柱塞(柱塞PLG)的本来就不与柱塞连接的布线到与柱塞接触的布线错位量较大，因此，本来就不与柱塞连接的布线难以与柱塞接触。如前所述可知，利用圆拱型柱塞(柱塞PLG)，即使布线因光刻技术而发生错位，也能够充分地抑制柱塞与本来就不连接的布线之间的短路不良，从而能够提高半导体器件电特性的可靠性。
其次的验证结果是，在凹型柱塞(柱塞PLG1)、王冠型柱塞(柱塞PLG2)、圆拱型柱塞(柱塞PLG)中，圆拱型柱塞(柱塞PLG)最能减小布线漏电流值的偏差。图7所示的是在凹型柱塞(柱塞PLG1)、王冠型柱塞(柱塞PLG2)、圆拱型柱塞(柱塞PLG)中，已标准化的布线漏电流值与累积率的关系图。在图7中，横轴表示已标准化的布线漏电流值，纵轴表示检查对象的累积率。累积率是指，例如，当以1000个半导体芯片为检查对象时，累积率50％表示500个半导体芯片中的布线漏电流值的偏差，累积率100％表示1000个半导体芯片中的布线漏电流值的偏差。如图7所示，图中的标绘(plot)越垂直，就意味着偏差越小，并且越向左侧移动，就意味着布线漏电流值越小。此外，在图7中，菱形标绘表示凹型柱塞(柱塞PLG1)、四角形标绘表示王冠型柱塞(柱塞PLG2)、三角形标绘表示圆拱型柱塞(柱塞PLG)。
考虑上述内容后再来看图7，可知：在凹型柱塞(柱塞PLG1)、王冠型柱塞(柱塞PLG2)以及圆拱型柱塞(柱塞PLG)中，圆拱型柱塞(柱塞PLG)最垂直。这就意味着，如果使用圆拱型柱塞(柱塞PLG)，就能够使布线漏电流值的偏差减小。即，利用本实施方式1中的圆拱型柱塞(柱塞PLG)，即使本来就不连接的布线的形成位置由于光刻技术而发生一些偏差，也能够抑制由所述偏差引起的电特性(例如，布线漏电流值)发生变化。
由图7所示可知：圆拱型柱塞(柱塞PLG)的布线漏电流值的绝对值最小。由此可知，利用圆拱型柱塞(柱塞PLG)，即使布线由于光刻技术而发生错位，也能够充分地抑制柱塞与本来就不连接的布线之间的短路不良，从而能够提高半导体器件电特性的可靠性。
如上所述，从降低本来就不与柱塞连接的布线和柱塞之间的漏电流以及减小布线漏电流值的偏差的观点来看，即使布线的形成位置由于光刻技术而发生错位，在凹型柱塞(柱塞PLG1)、王冠型柱塞(柱塞PLG2)以及圆拱型柱塞(柱塞PLG)中，也是圆拱型柱塞(柱塞PLG)的表现最佳。
接下来，以一个柱塞和与所述柱塞电连接的布线之间的布线电阻为例，以说明比起凹型柱塞(柱塞PLG1)、王冠型柱塞(柱塞PLG2)，圆拱型柱塞(柱塞PLG)更能提高半导体器件的电特性。
通常情况下，布线形成在柱塞上，并且柱塞与布线电连接。布线是由利用光刻技术构成的图案形成的，但是在光刻技术下会发生图案错位。因此，柱塞和布线的接触面积就会由于光刻技术下的图案错位而发生变化。此时，布线与柱塞之间的布线电阻就会发生变化，因而导致半导体器件电特性的恶化。由此可知，理想的柱塞结构是：即使发生光刻技术下的图案错位，柱塞与布线之间的布线电阻也难以变化的结构。
图8所示的是布线L1和柱塞的位置关系的剖面图，是对用凹型柱塞(柱塞PLG1)作为柱塞时、用王冠型柱塞(柱塞PLG2)作为柱塞时以及用圆拱型柱塞(柱塞PLG)作为柱塞时等情况进行比较而得出的位置关系剖面图。在图8中，左侧所示的是使用凹型柱塞(柱塞PLG1)时、中央所示的是使用王冠型柱塞(柱塞PLG2)时、右侧所示的是使用圆拱型柱塞(柱塞PLG)时的情况。
首先，对图8的中央部分所示的王冠型柱塞(柱塞PLG2)与所连接的布线L1的位置关系进行说明。如图8的中央部分所示，在接触层间绝缘膜CIL上形成王冠型柱塞(柱塞PLG2)，所述王冠型柱塞(柱塞PLG2)的上端部从接触层间绝缘膜CIL突出。在具有所述突出的上端部的王冠型柱塞(柱塞PLG2)上形成层间绝缘膜IL1，在以填埋所述层间绝缘膜IL1的方式形成布线L1。此时，王冠型柱塞(柱塞PLG2)的突出的上端部呈越靠近上部越向外侧张开的王冠形状。因此，例如图8的中央部分所示的在布线L1的位置从王冠型柱塞(柱塞PLG2)的位置向左侧错位的情况。此时，王冠型柱塞(柱塞PLG2)的呈锐角状突出的上端部就会侵入到用来形成布线L1的布线槽内部。结果，由于铜膜不能够充分地被填埋到布线槽中，导致提高了产生空洞VOD的可能性。如果产生这样的空洞，布线电阻就会发生大的变化。即，在王冠型柱塞(柱塞PLG2)中，即使与王冠型柱塞(柱塞PLG2)连接的布线L1的位置稍微有一点错位，也有可能使布线电阻增大。即，在王冠型柱塞(柱塞PLG2)中，即使布线L1的错位较小，布线电阻也有可能发生大的变化，从而使应对布线电阻变化的布线L1的错位容限变小。
其次，对图8的右侧所示的圆拱型柱塞(柱塞PLG)与布线L1的位置关系进行说明。如图8的右侧所示，在接触层间绝缘膜CIL上形成圆拱型柱塞(柱塞PLG)，所述圆拱型柱塞(柱塞PLG)的上端部从接触层间绝缘膜CIL突出。在具有所述突出的上端部的圆拱型柱塞(柱塞PLG)上形成层间绝缘膜IL1，在以填埋所述层间绝缘膜IL1的方式形成布线L1。此时，圆拱型柱塞(柱塞PLG)的突出的上端部呈上凸的圆拱形状，而不是像王冠型柱塞(柱塞PLG2)的突出的上端部那样呈越靠近上部越向外侧张开的形状。即，在圆拱型柱塞(柱塞PLG)中，不存在呈锐角状突出的部分。由此可知，即使布线L1发生错位，铜膜也能够充分地被填埋到布线槽中，从而降低产生空洞VOD的可能性。因此，布线电阻的变化也就不会像王冠型柱塞(柱塞PLG2)那么大。也就是说，在圆拱型柱塞(柱塞PLG)中，即使与圆拱型柱塞(柱塞PLG)连接的布线L1的位置有一些错位，布线电阻的变化也不会像王冠型柱塞(柱塞PLG2)那么大。换句话说就是，在圆拱型柱塞(柱塞PLG)中，即使布线L1发生错位，布线电阻的变化也较小，从而可增大应对布线电阻变化的布线L1的错位容限。
由以上所述可知，与王冠型柱塞(柱塞PLG2)相比，圆拱型柱塞(柱塞PLG)是一个布线L1与柱塞之间的布线电阻难以发生变化的结构。即，与王冠型柱塞(柱塞PLG2)相比，圆拱型柱塞(柱塞PLG)的布线L1能够获得大的错位容限。这就意味着，即使布线L1由于光刻技术而发生错位，也能够充分地抑制柱塞与布线L1之间的布线电阻的增加，从而能够提高半导体器件电特性的可靠性。也就是说，利用本实施方式1所述的圆拱型柱塞(柱塞PLG)，即使布线L1的形成位置由于光刻技术而出现一些偏差，也能够抑制由所述偏差引起的电特性变化。
以下的验证结果是，在凹型柱塞(柱塞PLG1)、王冠型柱塞(柱塞PLG2)、圆拱型柱塞(柱塞PLG)中，圆拱型柱塞(柱塞PLG)最能够获得大的布线错位容限。图9所示的是在凹型柱塞(柱塞PLG1)、王冠型柱塞(柱塞PLG2)、圆拱型柱塞(柱塞PLG)中，柱塞突出量(nm)与已标准化的布线错位量的关系图。在图9中，横轴表示柱塞从接触层间绝缘膜CIL突出的突出量，纵轴表示即使在与柱塞连接的布线的形成位置偏离设计值的情况下，将可使柱塞与布线之间的布线电阻设在规定范围内的布线错位量进行标准化。因此，布线错位量大就意味着，到布线与柱塞之间的布线电阻超过规定范围的布线错位量大，说明布线与柱塞之间的布线电阻的变化小。此外，在图9中，菱形标绘表示凹型柱塞(柱塞PLG1)、四角形标绘表示王冠型柱塞(柱塞PLG2)、三角形标绘表示圆拱型柱塞(柱塞PLG)。
考虑上述内容后再来看图9，可知，圆拱型柱塞(柱塞PLG)的布线错位量与凹型柱塞(柱塞PLG1)的布线错位量大致相等，但圆拱型柱塞(柱塞PLG)的布线错位量比王冠型柱塞(柱塞PLG2)的布线错位量大。由此可知，与王冠型柱塞(柱塞PLG2)相比，圆拱型柱塞(柱塞PLG)的到布线与柱塞之间的布线电阻超过规定范围的布线错位量大，因此布线与柱塞之间的布线电阻难以发生变化。如上所述，利用圆拱型柱塞(柱塞PLG)，即使布线由于光刻技术而发生错位，也能够使布线与柱塞之间的布线电阻变化小，从而能够提高半导体器件电特性的可靠性。
其次的验证结果是，比起王冠型柱塞(柱塞PLG2)，圆拱型柱塞(柱塞PLG)更能减小布线漏电流值。图10所示的是在凹型柱塞(柱塞PLG1)、王冠型柱塞(柱塞PLG2)、圆拱型柱塞(柱塞PLG)中，已标准化的布线电阻值与累积率的关系图。在图10中，横轴表示已标准化的布线电阻值，纵轴表示检查对象的累积率。累积率是指，例如，当以1000个半导体芯片为检查对象时，累积率50％表示500个半导体芯片中的布线电阻值的偏差，累积率100％表示1000个半导体芯片中的布线电阻值的偏差。如图10所示，图中的标绘图越垂直，就意味着偏差越小，并且越向左侧移动，就意味布线电阻值越小。此外，在图10中，菱形标绘表示凹型柱塞(柱塞PLG1)、四角形标绘表示王冠型柱塞(柱塞PLG2)、三角形标绘表示圆拱型柱塞(柱塞PLG)。
考虑上述内容后再来看图10，首先，因为在凹型柱塞(柱塞PLG1)、王冠型柱塞(柱塞PLG2)以及圆拱型柱塞(柱塞PLG)中，斜率没有差异，所以可以认为布线电阻的偏差相等。
另一方面，如图10所述可知，圆拱型柱塞(柱塞PLG)的布线电阻值的绝对值比王冠型柱塞(柱塞PLG2)的布线电阻值小。由此可知，即使布线由于光刻技术而发生错位，比起王冠型柱塞(柱塞PLG2)，圆拱型柱塞(柱塞PLG)更能充分地抑制柱塞与布线之间的布线电阻变化，从而能够提高半导体器件电特性的可靠性。
由此可知，从减小与柱塞连接的布线和柱塞之间的布线电阻的变化的观点来看，即使布线的形成位置由于光刻技术而发生错位，圆拱型柱塞(柱塞PLG)也优于王冠型柱塞(柱塞PLG2)。
接下来，说明圆拱型柱塞(柱塞PLG)优于凹型柱塞(柱塞PLG1)的益处。图11所示的是在已形成有凹型柱塞(柱塞PLG1)的接触层间绝缘膜CIL上形成层间绝缘膜IL1，并且在所述层间绝缘膜IL1上形成具有错位的布线槽WD1的工序说明剖面图。如图11所示，在凹型柱塞(柱塞PLG1)中，因为柱塞PLG1的表面比接触层间绝缘膜CIL下凹，所以形成的布线槽WD1的深度必须是比到柱塞PLG1的上表面没有下陷时的深度更深的深度d1。也就是说，为了使形成在层间绝缘膜IL1上的布线槽WD1的深度d1变深，就必须加长层间绝缘膜IL1的蚀刻时间。例如，通过使用了等离子体的干蚀刻对由氧化硅膜形成的层间绝缘膜IL1进行蚀刻。因此，在层间绝缘膜IL1上形成布线槽WD1的干蚀刻，使布线槽WD1内壁上露出的层间绝缘膜IL1的表面，受到多余的由等离子体带来的损伤。因此，就会导致已形成有布线槽WD1的层间绝缘膜IL1的可靠性降低。
相反的，图12所示的是在已形成有本实施方式1中的圆拱型柱塞(柱塞PLG)的接触层间绝缘膜CIL上形成层间绝缘膜IL1，并在所述层间绝缘膜IL1上形成具有错位的布线槽WD1的工序说明剖面图。如图12所示，在圆拱型柱塞(柱塞PLG)中，因为柱塞PLG的表面比接触层间绝缘膜CIL呈上凸状鼓起，所以形成的布线槽WD1的深度只要比到柱塞PLG的上表面没有呈上凸状鼓起时的深度浅的深度d2即可。也就是说，因为形成在层间绝缘膜IL1上的布线槽WD1的深度d2比形成凹型柱塞(柱塞PLG1)时的深度d1浅，所以能够缩短层间绝缘膜IL1的蚀刻时间。结果，在层间绝缘膜IL1上形成布线槽WD1时，能够减小布线槽WD1内壁上露出的层间绝缘膜IL1的表面受到的等离子体损伤。因此，如本实施方式1所述，即使在布线槽WD1的形成位置发生错位时，也能够减少层间绝缘膜IL1的表面受到的等离子体损伤，从而能够提高半导体器件的可靠性。
本实施方式1的特征在于，形成圆拱型柱塞(柱塞PLG)。下面，对所述圆拱型柱塞(柱塞PLG)中，从接触层间绝缘膜CIL呈上凸状鼓起的圆拱形状的上端部的具体尺寸进行说明。图13所示的是本实施方式1的圆拱型柱塞(柱塞PLG)的结构的剖面图。在图13中，形成在圆拱型柱塞(柱塞PLG)上的上凸状鼓起的圆拱形状的上端部(顶部)与接触层间绝缘膜CIL的表面(上表面)之间的距离例如是1nm-100nm。所述圆拱型柱塞(柱塞PLG)的突出部主要是通过研磨接触层间绝缘膜CIL而形成的，并且考虑到由接触层间绝缘膜CIL的研磨量的区域造成的偏差，突出部例如为1nm-100nm左右。假如，将接触层间绝缘膜CIL的研磨量的偏差设定为例如研磨量的10％，那么，在研磨100nm的接触层间绝缘膜CIL时，偏差就为10nm。如果为10nm左右，所形成的突出部的偏差也能够被抑制在不会造成问题的范围内。
而且，将圆拱形状的上端部(顶部)与接触层间绝缘膜CIL的表面(上表面)之间的距离设定为100nm以下，还有其他理由。例如，增加接触层间绝缘膜CIL的研磨量就意味着，事先沉积的接触层间绝缘膜CIL的膜厚也会变厚。此时，在厚接触层间绝缘膜CIL上形成接触孔，并通过在所述接触孔中填埋钨膜形成柱塞PLG。但是，接触孔的纵横比(高度/底面的长度)变大，以致难以充分地填埋钨膜。也就是说，如果按事先预料的研磨量形成厚接触层间绝缘膜CIL时，就难以形成柱塞PLG。出于上述原因，将接触层间绝缘膜CIL的研磨量设定在100nm以下。其结果是，圆拱形状的上端部(顶部)与接触层间绝缘膜CIL的表面(上表面)之间的距离例如为1nm-100nm。
所述圆拱型柱塞(柱塞PLG)的特征在于，形成上凸的圆拱形状，而且使阻挡导体膜BF1的上端部的高度比接触层间绝缘膜CIL的表面高，并且钨膜WF的上端部(顶部)的高度比所述阻挡导体膜BF1的上端部的高度高。因此，需要规定接触层间绝缘膜CIL与阻挡导体膜BF1的上端部之间的高度、以及阻挡导体膜BF1的上端部与钨膜WF的上端部之间的高度。具体地说就是，例如，接触层间绝缘膜CIL与阻挡导体膜BF1的上端部之间的高度为0.1nm-50nm，阻挡导体膜BF1的上端部与钨膜WF的上端部之间的高度也为0.1nm-50nm。
本实施方式1中的半导体器件按以上所述构成。下面，参考附图对其制造方法进行说明。
首先，如图14所示，利用通常的半导体制造技术在半导体衬底1S上形成多个MISFET。所述多个MISFET中包括n沟道型MISFETQ1和p沟道型MISFETQ2。接下来，如图15所示，在已形成有n沟道型MISFETQ1和p沟道型MISFETQ2的半导体衬底1S上形成接触层间绝缘膜CIL。所述接触层间绝缘膜CIL以覆盖n沟道型MISFETQ1和p沟道型MISFETQ2的方式形成。具体地说就是，接触层间绝缘膜CIL例如由利用以臭氧和TEOS为原料的热CVD法形成的臭氧TEOS膜和利用以TEOS为原料的等离子体CVD法形成的等离子体TEOS膜的叠层膜形成。此外，也可以在臭氧TEOS膜的下层形成例如由氮化硅膜形成的蚀刻终止膜。
由TEOS膜形成接触层间绝缘膜CIL的理由在于，TEOS膜是一种对底层阶梯来说被覆性良好的膜。形成接触层间绝缘膜CIL的底层为在半导体衬底1S上已形成MISFET的凹凸状态。也就是说，因为在半导体衬底1S上形成MISFET，所以在半导体衬底1S的表面上形成栅电极，所以成为凹凸状的底层。因此，对于具有凹凸状的阶梯来说，如果不是被覆性良好的膜就不能填埋细微的凹凸，从而成为产生空洞等的原因。在此，使用TEOS膜作为接触层间绝缘膜CIL，是因为以TEOS为原料的TEOS膜在原料TEOS成为氧化硅膜以前，先制作中间体，且容易在成膜表面移动，所以提高了TEOS膜对底层阶梯的被覆性。
其次，如图16所示，利用光刻技术和蚀刻技术在接触层间绝缘膜CIL上形成接触孔CNT。所述接触孔CNT被加工为：贯穿接触层间绝缘膜CIL，并到达形成在半导体衬底1S上的n沟道型MISFETQ1、p沟道型MISFETQ2的源极区域或者漏极区域。
接着，如图17所示，通过向形成在接触层间绝缘膜CIL上的接触孔CNT内填埋金属膜，以形成柱塞PLG。具体地说就是，例如利用溅射法在已形成有接触孔CNT的接触层间绝缘膜CIL上形成成为阻挡导体膜BF1的钛/氮化钛膜(钛膜和形成在钛膜上的氮化钛膜)。所述钛/氮化钛膜是为了防止构成钨膜的钨向硅中扩散而设置的膜，并且是在对构成所述钨膜时的WF6(六氟化钨)进行还原处理的CVD法时，防止氟侵蚀接触层间绝缘膜CIL和半导体衬底1S造成损伤的膜。此外，除了钛/氮化钛膜可用作阻挡导体膜BF1以外，含有钛、氮化钛以及氮化钽中任一种单层膜、叠层膜都可用作阻挡导体膜BF1。
然后，在阻挡导体膜BF1上形成钨膜WF。这样一来，便在接触孔CNT内壁(侧壁和底面)上形成了阻挡导体膜BF1，并且在所述阻挡导体膜BF1上以填埋接触孔CNT的方式形成了钨膜WF。
接着，如图18所示，通过利用化学机械研磨法(CMP法)进行的第一研磨工序，使形成在接触层间绝缘膜CIL上无用的钨膜WF的膜厚变薄。此时，第一研磨工序就是在钨膜WF的研磨速度比接触层间绝缘膜CIL的研磨速度快的条件下使钨膜WF的膜厚变薄。如上所述，通过使钨膜WF的研磨速度比接触层间绝缘膜CIL的研磨速度快，就能够在短时间内将钨膜WF的膜厚变薄。具体地说就是，在第一研磨工序中，用气相二氧化硅作磨料，用含有过氧化氢、铁或者铁的化合物且磨料浓度在5％以下的第一研磨液进行化学机械研磨。其结果是，当设定接触层间绝缘膜CIL的研磨速度为1时，用第一研磨液进行的化学机械研磨，便可使钨膜WF的研磨速度在10以上1000以下。
接下来，如图19所示，通过利用化学机械研磨法(CMP法)进行的第二研磨工序，在完全除去形成在接触层间绝缘膜CIL上无用的钨膜WF和阻挡导体膜BF1的同时，使阻挡导体膜BF1和钨膜WF残留在接触孔CNT内，以形成柱塞PLG。也就是说，在进行完第一研磨工序后，进一步利用化学机械研磨法，在钨膜WF的研磨速度比接触层间绝缘膜CIL的研磨速度慢的条件下，将已被薄膜化的钨膜WF、阻挡导体膜BF1以及接触层间绝缘膜CIL的一部分除去，并且使阻挡导体膜BF1和钨膜WF残留在接触孔CNT内，以形成柱塞PLG。此时所形成的柱塞PLG因上表面呈从接触层间绝缘膜CIL的上表面突出的上凸圆拱形状，而成为圆拱型柱塞，而且阻挡导体膜BF1的上端部的高度比接触层间绝缘膜CIL的上表面高，并且钨膜WF的上端部的高度比阻挡导体膜BF1的上端部的高度高。
具体地说就是，形成圆拱型柱塞(柱塞PLG)时，需要如下所述的第二研磨工序条件。也就是说，在第二研磨工序中，用气相二氧化硅和胶态二氧化硅作磨料，用含有过氧化氢、铁或者铁的化合物且磨料浓度在5％以上的第二研磨液进行化学机械研磨。其结果是，当设定接触层间绝缘膜CIL的研磨速度为1时，用第二研磨液进行的化学机械研磨，便可使钨膜WF的研磨速度在0.1以上且小于1。通过进行上述条件下的第二研磨工序，便能够形成圆拱型柱塞。
在第二研磨工序中，当设定接触层间绝缘膜CIL的研磨速度为1时，钨膜WF的研磨速度在0.1以上且小于1。这就意味着，接触层间绝缘膜CIL的研磨速度比钨膜WF的研磨速度快。因此，在除去形成在接触层间绝缘膜CIL上无用的阻挡导体膜BF1和钨膜WF后，包围接触孔CNT的接触层间绝缘膜CIL的研磨量就比填埋在接触孔CNT内的钨膜WF的研磨量大。其结果是，填埋在接触孔CNT内的阻挡导体膜BF1和钨膜WF的上端部的高度比接触层间绝缘膜CIL的表面高。而且，在第二研磨工序中，因为是在钨膜WF也要被切削的条件下进行的研磨，所以钨膜WF和阻挡导体膜BF1的角部也被研磨成圆形，因上表面呈从接触层间绝缘膜CIL的上表面突出的上凸圆拱形状，而成为圆拱型柱塞，而且阻挡导体膜BF1的上端部的高度比接触层间绝缘膜CIL的上表面高，并且钨膜WF的上端部的高度比阻挡导体膜BF1的上端部的高度高。
此时，阻挡导体膜BF1的上端部的高度变得比接触层间绝缘膜CIL的上表面高，是因为在第二研磨工序中所用的第二研磨液中含有的过氧化氢不会使阻挡导体膜BF1即钛/氮化钛膜溶解。也就是说，在第二研磨工序中，实施的是通过磨料进行的机械研磨和通过溶液(过氧化氢)的化学反应进行的化学研磨这两种研磨。但是因为阻挡导体膜BF1不会被过氧化氢溶解，所以第二研磨工序中的阻挡导体膜BF1的研磨以通过磨料进行的机械研磨为主。在机械研磨中，因为将阻挡导体膜BF1研磨到比接触层间绝缘膜CIL的上表面还要靠下的位置是很困难的，所以阻挡导体膜BF1的上端部的高度比接触层间绝缘膜CIL的上表面的高度高。
而且，在第二研磨工序中，当设定接触层间绝缘膜CIL的研磨速度为1时，以钨膜WF的研磨速度在0.1以上且小于1为条件的理由如下。即，使钨膜WF的研磨速度小于1，是因为需要通过使接触层间绝缘膜CIL的研磨速度比钨膜WF的研磨速度快，形成上凸的圆拱形状。此时，设定钨膜WF的研磨速度在初期阶段小于1，但是因为具有随着钨膜WF的研磨时间增长，研磨表面的温度上升，导致研磨速度加快的性质，所以即使设定钨膜WF的研磨速度在初期阶段小于1，当研磨时间增长时，钨膜WF的研磨速度有时还是会达到1以上。但是，通过将初期阶段的研磨速度设定为小于1，就达到钨膜WF的研磨速度比接触层间绝缘膜CIL的研磨速度小的条件，从而能够形成圆拱型柱塞。也就是说，当设定接触层间绝缘膜CIL的研磨速度为1时，只要在第二研磨工序的初期阶段到最终阶段中的靠近初期阶段的阶段，使钨膜WF的研磨速度小于1，就能够形成圆拱型柱塞。
另一方面，在第二研磨工序中，当设定接触层间绝缘膜CIL的研磨速度为1时，钨膜WF的研磨速度在0.1以上，是为了不使无用的钨膜WF残留在接触层间绝缘膜CIL上。例如，如果钨膜WF的研磨速度小于0.1，钨膜WF就容易残留在接触层间绝缘膜CIL上。此时，就会产生相邻的柱塞通过残留在接触层间绝缘膜CIL上的钨膜WF而出现导通的不良的现象。而且，残留在接触层间绝缘膜CIL上的钨膜WF因脱落成为异物，导致半导体器件制造工序中的产品合格率降低。因此，在第二研磨工序中，当设定接触层间绝缘膜CIL的研磨速度为1时，使钨膜WF的研磨速度在0.1以上。
通过实施如上所述的第二研磨工序，就能够形成圆拱型柱塞即柱塞PLG。接下来，对使用单镶嵌结构形成铜布线的工序进行说明。如图20所示，在已形成有柱塞PLG的接触层间绝缘膜CIL上形成层间绝缘膜IL1。所述层间绝缘膜IL1例如由氧化硅膜形成，所述氧化硅膜能够利用例如CVD法形成。
接着，如图21所示，利用光刻技术和蚀刻技术在层间绝缘膜IL1上形成沟槽(布线槽)WD1。所形成的沟槽WD1贯穿由氧化硅膜形成的层间绝缘膜IL1，底面到达柱塞PLG的上表面。由此，使柱塞PLG的表面露出于沟槽WD1的底部。
接着，如图22所示，在已形成有沟槽WD1的层间绝缘膜IL1上形成阻挡导体膜BF2。具体地说就是，阻挡导体膜BF2由钽(Ta)、钛(Ti)、钌(Ru)、钨(W)、锰(Mn)、及其氮化物、氮硅化物，或者由其叠层膜构成。例如，能够利用溅射法形成阻挡导体膜BF2。换句话说就是，阻挡导体膜BF2可以由钽、钛、钌、锰中任一种金属材料形成的金属材料膜形成，还可以由所述金属材料与硅、氮、氧、碳中任一种元素构成的化合物膜中的任一种膜形成。
接下来，在形成在沟槽WD1内部和层间绝缘膜IL1上的阻挡导体膜BF2上，例如利用溅射法形成由薄铜膜构成的种子膜。再利用以所述种子膜为电极的电镀法形成铜膜CF。所述铜膜CF以填埋沟槽WD1的方式形成。所述铜膜CF例如由以铜为主体的膜形成。具体地说就是，由铜(Cu)或者铜合金(铜(Cu)与铝(Al))、镁(Mg)、钛(Ti)、锰(Mn)、铁(Fe)、锌(Zn)、锆(Zr)、铌(Nb)、钼(Mo)、钌(Ru)、钯(Pd)、银(Ag)、金(Au)、铟(In)、镧系金属、锕系金属等的合金)形成。
之后，如图23所示，利用CMP法除去形成在层间绝缘膜IL1上无用的阻挡导体膜BF2和铜膜CF。由此，通过在沟槽WD1中填埋阻挡导体膜BF2和铜膜CF而形成布线L1。此外，在布线L1的上层再形成多层布线，但在本说明书中省略说明。按上述做法，就能够制造出本实施方式1中的半导体器件。
如本实施方式1所述，通过形成圆拱型柱塞，即使在由于光刻技术引起的图案错位导致形成在圆拱型柱塞上层的布线发生错位的情况下，也能够抑制半导体器件的电特性因反映布线的错位而发生的变化。例如，即使布线由于光刻技术而发生错位，也能够充分地抑制柱塞与本来就不连接的布线之间的短路不良和布线漏电流的偏差，从而能够提高半导体器件电特性的可靠性。而且，即使布线由于光刻技术而发生错位，也能够比王冠型柱塞更加充分地抑制柱塞与布线之间的布线电阻的变化，从这一点来看，也能够提高半导体器件电特性的可靠性。
(实施方式2)
在上述实施方式1中，对以下例子进行说明：如图18所示，在通过第一研磨工序使钨膜WF的膜厚变薄后，再通过如图19所示的第二研磨工序，形成圆拱型柱塞(柱塞PLG)。在本实施方式2中，对以下例子进行说明：通过第一研磨工序除去形成在接触层间绝缘膜CIL上无用的阻挡导体膜BF1和钨膜WF，以使接触层间绝缘膜CIL的表面露出，并在第一研磨工序后，通过第二研磨工序，形成圆拱型柱塞(柱塞PLG)。
图14到图17所示的工序与所述实施方式1相同。接下来，如图24所示，通过利用化学机械研磨法(CMP)法进行的第一研磨工序，除去形成在接触层间绝缘膜CIL上无用的钨膜WF和阻挡导体膜BF1，以使接触层间绝缘膜CIL的表面露出。此时，第一研磨工序就是在钨膜WF的研磨速度比接触层间绝缘膜CIL的研磨速度快的条件下，使钨膜WF的膜厚变薄。如上所述，通过使钨膜WF的研磨速度比接触层间绝缘膜CIL的研磨速度快，就能够在短时间内使钨膜WF的膜厚变薄。具体地说就是，在第一研磨工序中，以气相二氧化硅作磨料，用含有过氧化氢、铁或者铁的化合物且磨料浓度在5％以下的第一研磨液进行化学机械研磨。其结果是，当设定接触层间绝缘膜CIL的研磨速度为1时，用第一研磨液进行的化学机械研磨，便可使钨膜WF的研磨速度在10以上1000以下。
接下来，如图25所示，通过利用化学机械研磨法进行的第二研磨工序，对通过第一研磨工序露出的接触层间绝缘膜CIL、以及填埋在柱塞PLG中的钨膜WF和阻挡导体膜BF1的一部分进行研磨。也就是说，在进行了第一研磨工序后，再利用化学机械研磨法，在钨膜WF的研磨速度比接触层间绝缘膜CIL的研磨速度慢的条件下，对露出的接触层间绝缘膜CIL、以及填埋在柱塞PLG中的钨膜WF及阻挡导体膜BF1的一部分进行研磨。此时形成的柱塞PLG，因上表面呈从接触层间绝缘膜CIL的上表面突出的上凸圆拱形状，而成为圆拱型柱塞，而且阻挡导体膜BF1的上端部的高度比接触层间绝缘膜CIL的上表面高，并且钨膜WF的上端部的高度比阻挡导体膜BF1的上端部的高度高。
具体地说就是，形成圆拱型柱塞(柱塞PLG)时，需要如下所述的第二研磨工序条件。也就是说，在第二研磨工序中，用气相二氧化硅和胶态二氧化硅作磨料，用含有过氧化氢、铁或者铁的化合物且磨料浓度在5％以上的第二研磨液进行化学机械研磨。其结果是，当设定接触层间绝缘膜CIL的研磨速度为1时，用第二研磨液进行的化学机械研磨，便可使钨膜WF的研磨速度在0.1以上且小于1。通过进行上述条件下的第二研磨工序，便能够形成圆拱型柱塞。
之后的工序和图20到图23所示的所述实施方式1相同。按上述做法，就能够制造出本实施方式2中的半导体器件。
如本实施方式2所述，通过形成圆拱型柱塞，即使在由于光刻技术引起的图案错位导致形成在圆拱型柱塞上层的布线发生错位的情况下，也能够抑制半导体器件的电特性因反映布线的错位而发生的变化。例如，即使布线由于光刻技术而发生错位，也能够充分地抑制柱塞与本来就不连接的布线之间的短路不良和布线漏电流的偏差，从而能够提高半导体器件电特性的可靠性。而且，即使布线由于光刻技术而发生错位，也能够比王冠型柱塞更加充分地抑制柱塞与布线之间的布线电阻的变化，从这一点来看，也能够提高半导体器件电特性的可靠性。
(实施方式3)
在所述实施方式1中，对通过第一研磨工序和第二研磨工序而形成圆拱型柱塞的例子进行说明。在本第三实施方式中，对不进行第一研磨工序，而是一开始就通过第二研磨工序而形成圆拱型柱塞的例子进行说明。
图14到图17所示的工序与所述实施方式1相同。接下来，如图19所示，对形成在接触层间绝缘膜CIL上的阻挡导体膜BF1和钨膜WF进行第二研磨工序。在所述第二研磨工序中，除去形成在接触层间绝缘膜CIL上无用的钨膜WF和阻挡导体膜BF1，使接触层间绝缘膜CIL的表面露出。再进一步除去露出的接触层间绝缘膜CIL的一部分，以形成圆拱型柱塞(柱塞PLG)。
具体地说就是，形成圆拱型柱塞(柱塞PLG)时，需要如下所述的第二研磨工序条件。即，在第二研磨工序中，用气相二氧化硅和胶态二氧化硅作磨料，用含有过氧化氢、铁或者铁的化合物且磨料浓度在5％以上的第二研磨液进行化学机械研磨。其结果是，当设定接触层间绝缘膜CIL的研磨速度为1时，用第二研磨液进行的化学机械研磨，便可使钨膜WF的研磨速度在0.1以上且小于1。通过进行上述条件下的第二研磨工序，便能够形成圆拱型柱塞。
之后的工序和图20到图23所示的所述实施方式1相同。按上述做法，就能够制造出本实施方式3中的半导体器件。
如本实施方式3所述，通过形成圆拱型柱塞，即使在由于光刻技术引起的图案错位导致形成在圆拱型柱塞上层的布线发生错位的情况下，也能够抑制半导体器件的电特性因反映布线位置的错位而发生的变化。例如，即使布线由于光刻技术而发生错位，也能够充分地抑制柱塞与本来就不连接的布线之间的短路不良和布线漏电流的偏差，从而能够提高半导体器件电特性的可靠性。而且，即使布线由于光刻技术而发生错位，也能够比王冠型柱塞更加充分地抑制柱塞与布线之间的布线电阻的变化，从这一点来看，也能够提高半导体器件电特性的可靠性。
以上按照实施方式具体地说明了本案发明人所作的发明，但是本发明并不受到所述实施方式的限定，在不超出其要旨的范围下能够进行种种变更，在此无需赘言。
这里，对在所述实施方式1和所述实施方式2中所说明的半导体器件的制造方法的优点进行说明。例如，通过利用光刻技术构成的图案在半导体衬底上形成柱塞和布线。此时，需要进行柱塞和布线的对位。如上所述，为了进行柱塞和布线的对位，使用形成在半导体衬底上的对位标记，实施利用光刻技术的构图。因此，需要形成于半导体衬底上的对位标记正常地形成。
图26所示的是在半导体衬底上形成对位标记MK之一例的剖面图。如图26所示，所述对位标记MK是通过在形成于接触层间绝缘膜CIL上的开口部OP内壁上，形成阻挡导体膜BF1和钨膜WF而构成的。也就是说，对位标记MK是利用柱塞的形成工序形成。这里，对位标记MK和柱塞的不同点在于，形成对位标记MK的开口部OP的直径要充分地大于形成柱塞的接触孔的直径。因此，对位标记MK的开口部OP没有用钨膜WF填充，钨膜WF仅形成在开口部OP的内壁上。在形成所述对位标记MK时，与柱塞的形成工序相同，利用化学机械研磨除去形成在接触层间绝缘膜CIL上无用的阻挡导体膜BF1和钨膜WF。
这里，在除去形成在接触层间绝缘膜CIL上无用的阻挡导体膜BF1和钨膜WF时，如果研磨钨膜WF和阻挡导体膜BF1时花费较长的时间，就会产生被称为侵蚀的现象。所述侵蚀的现象，是一种机械压力施加在开口部OP的角部而导致接触层间绝缘膜CIL的角部与钨膜WF一起被切削的现象。图27所示的是在对位标记MK发生侵蚀的状态的剖面图。由图27可知，接触层间绝缘膜CIL被除去后，对位标记MK的形状恶化。所述侵蚀是因为构成对位标记MK的开口部OP的直径大，且开口部OP的内部没有填充钨膜WF而造成的。也就是说，如果在仅在开口部OP的内壁上形成钨膜WF的状态下研磨钨膜WF，则形成在开口部OP的角部的钨膜WF就被除去，露出接触层间绝缘膜CIL。因为所述开口部OP的角部的研磨压力升高，导致不仅钨膜WF被研磨，连接触层间绝缘膜CIL也被研磨。其结果是，造成切削接触层间绝缘膜CIL的侵蚀。研磨钨膜WF的时间越长，所述侵蚀就会越大。
这里，在上述实施方式1、上述实施方式2中，在第一研磨工序和第二研磨工序中对钨膜WF进行研磨。所述第一研磨工序是在接触层间绝缘膜CIL的研磨速度为1，钨膜WF的研磨速度在10以上1000以下的条件下进行。也就是说，钨膜WF的研磨速度加快。即，因为能够缩短除去无用钨膜WF所需要的时间，所以能够减小在形成对位标记MK的区域产生的侵蚀。因此，根据上述实施方式1、上述实施方式2中的半导体器件的制造方法，因为能够抑制由侵蚀造成的对位标记MK恶化，所以能够提高柱塞和布线的对位精度，从而能够防止相对于柱塞的形成位置而形成的布线位置发生错位。其结果是，通过与形成圆拱型柱塞的相乘效果，能够提高半导体器件电特性的可靠性。
最后，对本发明与专利文献1的不同点进行说明。在专利文献1中记载了一种通过使形成在半导体衬底上的柱塞比层间绝缘膜高，来提高形成在层间绝缘膜上的布线与柱塞电连接的可靠性的技术。所述柱塞的制造方法如下：首先，在钨膜的研磨速度比层间绝缘膜的研磨速度快的条件下进行第一研磨，之后，在钨膜的研磨速度比层间绝缘膜的研磨速度慢的条件下进行第二研磨。此时，在第一研磨工序中，使用由三氧化二铝(Al2O3)形成的磨料、过氧化氢(H2O2)、氢氧化钾(KOH)、氢氧化氨(NH4OH)等酸、碱性物质；在第二研磨工序中，使用由胶态二氧化硅形成的磨料、过氧化氢(H2O2)、氢氧化钾(KOH)等碱性物质。第二研磨工序中的钨膜的研磨速度是50埃/分，层间绝缘膜的研磨速度是2500埃/分。
如上所述，在专利文献1中记载了一种使柱塞比层间绝缘膜高的技术，虽然柱塞也是通过填埋钨膜而形成的，但是对阻挡导体膜没有记述。因此，没有记载本发明所述的柱塞结构。本发明中的所述柱塞结构是：因上表面呈从接触层间绝缘膜CIL的上表面突出的上凸圆拱形状，而成为圆拱型柱塞，而且，阻挡导体膜BF1的上端部的高度比接触层间绝缘膜CIL的上表面高，钨膜WF的上端部的高度比阻挡导体膜BF1的上端部的高度高。也就是说，专利文献1中，没有记载也没有任何暗示阻挡导体膜的上端部的高度比接触层间绝缘膜的表面的高度高的内容。
而且，在专利文献1中，在进行第二研磨时，使用由胶态二氧化硅形成的磨料、过氧化氢(H2O2)、氢氧化钾(KOH)等碱性物质。但是，氢氧化钾(KOH)等碱性物质具有使构成阻挡导体膜的钛膜溶解的性质。而在专利文献1中，对阻挡导体膜根本没有记述，但是，考虑到如果形成阻挡导体膜，则在第二研磨中，不仅使用磨料的机械研磨对阻挡导体膜起作用，而且使用碱性物质的化学研磨也对阻挡导体膜起作用。因此，可以这样认为，仅机械研磨起作用时，阻挡导体膜的高度不会比接触层间绝缘膜的表面低，但是，当使用溶液的化学研磨也起作用时，溶液就会从柱塞的表面渗进形成在比接触层间绝缘膜的表面还低的位置的阻挡导体膜中，并且除去阻挡导体膜。因此，在专利文献1的第二研磨中，阻挡导体膜的高度比接触层间绝缘膜的表面低的可能性较高。由此，即使使用专利文献1中所记载的技术，也难以实现本发明的特征性的结构。
而且，在专利文献1中记载了第二研磨工序中的钨膜的研磨速度是50埃/分，层间绝缘膜的研磨速度是2500埃/分。也就是说，当设定层间绝缘膜的研磨速度为1时，钨膜的研磨速度为0.02。然而，在本发明中，当设定接触层间绝缘膜的研磨速度为1时，钨膜的研磨速度在0.1以上且小于1。因此，专利文献1中所记载的钨膜的研磨速度比本发明的钨膜的研磨速度低很多。这就意味着，除去钨膜所需要的时间更长。因此也可以说，利用专利文献1的技术，因侵蚀增大，从而导致容易发生对位标记的形状恶化。也可以说造成对位精度恶化。
再则，如果钨膜的研磨速度比所需要的研磨速度慢，例如钨膜的研磨速度小于0.1，钨膜就容易残留在接触层间绝缘膜上。此时，就会产生因残留在接触层间绝缘膜上的钨膜而使相邻柱塞导通的不良现象。而且，残留在接触层间绝缘膜上的钨膜因脱落成为异物，导致半导体器件制造工序中的产品合格率降低。
相对于此，在本发明中，当设定接触层间绝缘膜的研磨速度为1时，钨膜的研磨速度在0.1以上且小于1。因此，不仅能够抑制上述侵蚀造成的对位标记的形状恶化，还能抑制在接触层间绝缘膜上残留钨膜，从而可获得在专利文献1中所无法实现的显著效果。
产业上的可利用性
本发明能够广泛地应用于制造半导体器件的制造业。

Claims (22)

1.一种半导体器件，其特征在于，包括：
(a)半导体元件，所述半导体元件形成在半导体衬底上；
(b)层间绝缘膜，所述层间绝缘膜以覆盖所述半导体元件的方式形成在所述半导体衬底上；
(c)柱塞，所述柱塞贯穿所述层间绝缘膜，并与所述半导体元件电连接；以及
(d)布线，所述布线形成在所述层间绝缘膜上，并与所述柱塞电连接；
其中，所述柱塞具有：
(c2)阻挡导体膜，所述阻挡导体膜形成在所述层间绝缘膜上所形成的接触孔的内壁上；
(c3)第一导体膜，所述第一导体膜形成在所述阻挡导体膜上，并以填埋所述接触孔的方式形成；
所述柱塞的上表面呈从所述层间绝缘膜的上表面突出的上凸圆拱形状，所述阻挡导体膜的上端部的高度比所述层间绝缘膜的上表面高，并且所述第一导体膜的上端部的高度比所述阻挡导体膜的上端部的高度高。
2.如权利要求1所述的半导体器件，其特征在于，
所述第一导体膜的上端部的高度比所述层间绝缘膜的上表面的高度高1nm～100nm。
3.如权利要求2所述的半导体器件，其特征在于，
所述第一导体膜的上端部的高度比所述阻挡导体膜的上端部的高度高0.1nm～50nm，并且所述阻挡导体膜的上端部的高度比所述层间绝缘膜的上表面的高度高0.1nm～50nm。
4.如权利要求1所述的半导体器件，其特征在于，
所述阻挡导体膜是含有钛、氮化钛和氮化钽中任一种的膜。
5.如权利要求1所述的半导体器件，其特征在于，
所述第一导体膜是钨膜。
6.一种半导体器件的制造方法，其特征在于，包括：
工序a，在半导体衬底上形成半导体元件；
工序b，以覆盖所述半导体元件的方式在所述半导体衬底上形成层间绝缘膜；
工序c，形成贯穿所述层间绝缘膜的接触孔；
工序d，在包括所述接触孔内部的所述层间绝缘膜上形成阻挡导体膜；
工序e，以填埋所述接触孔内部的方式在所述阻挡导体膜上形成第一导体膜；
工序f，利用化学机械研磨法使所述第一导体膜的膜厚变薄；以及
工序g，在所述工序f之后，在使所述第一导体膜的研磨速度比所述层间绝缘膜的研磨速度慢的条件下，利用化学机械研磨法除去已被薄膜化的所述第一导体膜、所述阻挡导体膜以及所述层间绝缘膜的一部分，并且使所述阻挡导体膜和所述第一导体膜残留在所述接触孔内，从而形成柱塞；
通过所述工序g形成的所述柱塞的上表面呈从所述层间绝缘膜的上表面突出的上凸圆拱形状，所述阻挡导体膜的上端部的高度比所述层间绝缘膜的上表面高，并且所述第一导体膜的上端部的高度比所述阻挡导体膜的上端部的高度高。
7.如权利要求6所述的半导体器件的制造方法，其特征在于，
在所述工序f中，在使所述第一导体膜的研磨速度比所述层间绝缘膜的研磨速度快的条件下，使所述第一导体膜的膜厚变薄。
8.如权利要求6所述的半导体器件的制造方法，其特征在于，
在所述工序f中，使用第一研磨液进行化学机械研磨；
在所述工序g中，使用第二研磨液进行化学机械研磨；
所述第一研磨液是使用气相二氧化硅作为磨料、并含有过氧化氢和铁或铁的化合物且磨料的浓度在5％以下的研磨液；
所述第二研磨液是使用气相二氧化硅和胶态二氧化硅作为磨料、并含有过氧化氢和铁或铁的化合物且磨料的浓度在5％以上的研磨液。
9.如权利要求6所述的半导体器件的制造方法，其特征在于，
在所述工序f中，使用第一研磨液进行化学机械研磨；
在所述工序g中，使用第二研磨液进行化学机械研磨；
在使用所述第一研磨液进行的化学机械研磨中，当将所述层间绝缘膜的研磨速度设为1时，所述第一导体膜的研磨速度在10以上1000以下；
在使用所述第二研磨液进行的化学机械研磨中，当将所述层间绝缘膜的研磨速度设为1时，所述第一导体膜的研磨速度在0.1以上且小于1。
10.如权利要求6所述的半导体器件的制造方法，其特征在于，
在用所述工序g形成的所述柱塞中，使所述第一导体膜的上端部的高度比所述层间绝缘膜的上表面的高度高1nm～100nm。
11.如权利要求6所述的半导体器件的制造方法，其特征在于，
在用所述工序g形成的所述柱塞中，使所述第一导体膜的上端部的高度比所述阻挡导体膜的上端部的高度高0.1nm～50nm，并且使所述阻挡导体膜的上端部的高度比所述层间绝缘膜的上表面的高度高0.1nm～50nm。
12.如权利要求6所述的半导体器件的制造方法，其特征在于，
在所述工序d中，由含有钛、氮化钛和氮化钽中任一种的膜形成所述阻挡导体膜。
13.如权利要求6所述的半导体器件的制造方法，其特征在于，
在所述工序e中，所述第一导体膜由钨膜形成。
14.一种半导体器件的制造方法，其特征在于，
包括：
工序a，在半导体衬底上形成半导体元件；
工序b，以覆盖所述半导体元件的方式在所述半导体衬底上形成层间绝缘膜；
工序c，形成贯穿所述层间绝缘膜的接触孔；
工序d，在包括所述接触孔内部的所述层间绝缘膜上形成阻挡导体膜；
工序e，以填埋所述接触孔内部的方式在所述阻挡导体膜上形成第一导体膜；
工序f，利用化学机械研磨法，在使所述阻挡导体膜和所述第一导体膜残留在所述接触孔内的同时，除去形成在所述层间绝缘膜上的所述第一导体膜和所述阻挡导体膜，并使所述层间绝缘膜的上表面露出；以及
工序g，在所述工序f之后，在使所述第一导体膜的研磨速度比所述层间绝缘膜的研磨速度慢的条件下，利用化学机械研磨法除去所述层间绝缘膜的一部分，且使所述阻挡导体膜和所述第一导体膜残留在所述接触孔内，从而形成柱塞；
通过所述工序g形成的所述柱塞的上表面呈从所述层间绝缘膜的上表面突出的上凸圆拱形状，所述阻挡导体膜的上端部的高度比所述层间绝缘膜的上表面高，并且所述第一导体膜的上端部的高度比所述阻挡导体膜的上端部的高度高。
15.如权利要求14所述的半导体器件的制造方法，其特征在于，
在使所述第一导体膜的研磨速度比所述层间绝缘膜的研磨速度快的条件下实施所述工序f。
16.如权利要求14所述的半导体器件的制造方法，其特征在于，
在所述工序f中，使用第一研磨液进行化学机械研磨；
在所述工序g中，使用第二研磨液进行化学机械研磨；
所述第一研磨液是使用气相二氧化硅作为磨料、并含有过氧化氢和铁或铁的化合物且磨料的浓度在5％以下的研磨液；
所述第二研磨液是使用气相二氧化硅和胶态二氧化硅作为磨料、并含有过氧化氢和铁或铁的化合物且磨料的浓度在5％以上的研磨液。
17.如权利要求14所述的半导体器件的制造方法，其特征在于，
在所述工序f中，使用第一研磨液进行化学机械研磨法；
在所述工序g中，使用第二研磨液进行化学机械研磨法；
在使用所述第一研磨液进行的化学机械研磨中，当将所述层间绝缘膜的研磨速度设为1时，所述第一导体膜的研磨速度在10以上1000以下，
在使用所述第二研磨液进行的化学机械研磨中，当将所述层间绝缘膜的研磨速度设为1时，所述第一导体膜的研磨速度在0.1以上且小于1。
18.如权利要求14所述的半导体器件的制造方法，其特征在于，
在用所述工序g形成的所述柱塞中，使所述第一导体膜的上端部的高度比所述层间绝缘膜的上表面的高度高1nm～100nm。
19.如权利要求14所述的半导体器件的制造方法，其特征在于，
在用所述工序g形成的所述柱塞中，使所述第一导体膜的上端部的高度比所述阻挡导体膜的上端部的高度高0.1nm～50nm，且使所述阻挡导体膜的上端部的高度比所述层间绝缘膜的上表面的高度高0.1nm～50nm。
20.如权利要求14所述的半导体器件的制造方法，其特征在于，
在所述工序d中，所述阻挡导体膜由含有钛、氮化钛和氮化钽中任一种的膜形成。
21.如权利要求14所述的半导体器件的制造方法，其特征在于，
在所述工序e中，所述第一导体膜由钨膜形成。
22.一种半导体器件的制造方法，其特征在于，
包括：
工序a，在半导体衬底上形成半导体元件；
工序b，以覆盖所述半导体元件的方式在所述半导体衬底上形成层间绝缘膜；
工序c，形成贯穿所述层间绝缘膜的接触孔；
工序d，在包括所述接触孔内部的所述层间绝缘膜上形成阻挡导体膜；
工序e，以填埋所述接触孔内部的方式在所述阻挡导体膜上形成第一导体膜；以及
工序f，在使所述第一导体膜的研磨速度比所述层间绝缘膜的研磨速度慢的条件下，利用化学机械研磨法，在使所述阻挡导体膜和所述第一导体膜残留在所述接触孔内的同时，除去形成在所述层间绝缘膜上的所述第一导体膜、所述阻挡导体膜以及所述层间绝缘膜的一部分，从而形成柱塞；
通过所述工序f形成的所述柱塞的上表面呈从所述层间绝缘膜的上表面突出的上凸圆拱形状，所述阻挡导体膜的上端部的高度比所述层间绝缘膜的上表面高，并且所述第一导体膜的上端部的高度比所述阻挡导体膜的上端部的高度高。
CN2010102088678A 2009-07-29 2010-06-21 半导体器件及其制造方法 Pending CN101989591A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2009176458A JP2011029552A (ja) 2009-07-29 2009-07-29 半導体装置およびその製造方法
JP2009-176458 2009-07-29

Publications (1)

Publication Number Publication Date
CN101989591A true CN101989591A (zh) 2011-03-23

Family

ID=43526216

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2010102088678A Pending CN101989591A (zh) 2009-07-29 2010-06-21 半导体器件及其制造方法

Country Status (4)

Country Link
US (1) US20110024907A1 (zh)
JP (1) JP2011029552A (zh)
CN (1) CN101989591A (zh)
TW (1) TW201104821A (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104937714A (zh) * 2013-03-04 2015-09-23 密克罗奇普技术公司 具有经改进金属接触的功率mos晶体管
WO2021204288A1 (zh) * 2020-04-10 2021-10-14 长鑫存储技术有限公司 半导体结构及其形成方法
WO2023279484A1 (zh) * 2021-07-09 2023-01-12 长鑫存储技术有限公司 半导体存储器的制作方法及半导体存储器

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8575022B2 (en) * 2011-11-28 2013-11-05 International Business Machines Corporation Top corner rounding of damascene wire for insulator crack suppression
US9273781B2 (en) * 2013-03-27 2016-03-01 Continental Automotive Systems, Inc. Overmolded ECU device
JP2015032662A (ja) * 2013-08-01 2015-02-16 株式会社東芝 半導体装置及びその製造方法
WO2015118367A1 (en) * 2014-02-04 2015-08-13 Sony Corporation Media stream from sender seen on receiver side before confirming receipt of media stream
KR102146858B1 (ko) * 2014-06-03 2020-08-21 삼성전자주식회사 촬영 장치 및 촬영 장치의 비디오 생성방법
KR102582523B1 (ko) * 2015-03-19 2023-09-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 전자 기기
KR102616823B1 (ko) * 2015-12-16 2023-12-22 삼성전자주식회사 반도체 장치
DE102017100414B4 (de) 2016-08-03 2022-03-17 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiterbauteil und verfahren
TWI751326B (zh) * 2017-04-20 2022-01-01 美商微材料有限責任公司 自對準通孔處理流程
US10658287B2 (en) * 2018-05-30 2020-05-19 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having a tapered protruding pillar portion
KR20210009785A (ko) * 2019-07-18 2021-01-27 삼성전자주식회사 반도체 장치
US11961893B2 (en) 2021-04-28 2024-04-16 Taiwan Semiconductor Manufacturing Co., Ltd. Contacts for semiconductor devices and methods of forming the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000043062A (ko) * 1998-12-28 2000-07-15 김영환 반도체 소자의 텅스텐 플러그 형성 방법
US6274485B1 (en) * 1999-10-25 2001-08-14 Chartered Semiconductor Manufacturing Ltd. Method to reduce dishing in metal chemical-mechanical polishing
US20070059846A1 (en) * 2005-09-09 2007-03-15 Yasutaka Kobayashi Manufacturing method for semiconductor memory
US7300839B2 (en) * 2000-08-31 2007-11-27 Micron Technology, Inc. Selective polysilicon stud growth

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5618381A (en) * 1992-01-24 1997-04-08 Micron Technology, Inc. Multiple step method of chemical-mechanical polishing which minimizes dishing
US5244534A (en) * 1992-01-24 1993-09-14 Micron Technology, Inc. Two-step chemical mechanical polishing process for producing flush and protruding tungsten plugs
US5658829A (en) * 1995-02-21 1997-08-19 Micron Technology, Inc. Semiconductor processing method of forming an electrically conductive contact plug
US6066558A (en) * 1996-03-05 2000-05-23 Tokyo Electron Limited Multilevel interconnection forming method for forming a semiconductor device
US5776833A (en) * 1996-09-04 1998-07-07 Mosel Vitelic Inc. Method for forming metal plug
US6372632B1 (en) * 2000-01-24 2002-04-16 Taiwan Semiconductor Manufacturing Company Method to eliminate dishing of copper interconnects by the use of a sacrificial oxide layer
KR100363556B1 (ko) * 2000-04-24 2002-12-05 삼성전자 주식회사 콘택 플러그와 상부 배선을 갖는 반도체 장치의 배선 구조체 및 그 제조방법
JP2002184951A (ja) * 2000-12-15 2002-06-28 Mitsubishi Electric Corp 容量素子を有する半導体装置およびその製造方法
JP4088052B2 (ja) * 2001-07-17 2008-05-21 株式会社東芝 半導体装置の製造方法
JP2004342938A (ja) * 2003-05-16 2004-12-02 Renesas Technology Corp 半導体装置
US7291557B2 (en) * 2004-09-13 2007-11-06 Taiwan Semiconductor Manufacturing Company Method for forming an interconnection structure for ic metallization
JP2010118439A (ja) * 2008-11-12 2010-05-27 Toshiba Corp 半導体記憶装置及びその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000043062A (ko) * 1998-12-28 2000-07-15 김영환 반도체 소자의 텅스텐 플러그 형성 방법
US6274485B1 (en) * 1999-10-25 2001-08-14 Chartered Semiconductor Manufacturing Ltd. Method to reduce dishing in metal chemical-mechanical polishing
US7300839B2 (en) * 2000-08-31 2007-11-27 Micron Technology, Inc. Selective polysilicon stud growth
US20070059846A1 (en) * 2005-09-09 2007-03-15 Yasutaka Kobayashi Manufacturing method for semiconductor memory

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104937714A (zh) * 2013-03-04 2015-09-23 密克罗奇普技术公司 具有经改进金属接触的功率mos晶体管
CN104937714B (zh) * 2013-03-04 2018-06-22 密克罗奇普技术公司 具有经改进金属接触的功率mos晶体管
WO2021204288A1 (zh) * 2020-04-10 2021-10-14 长鑫存储技术有限公司 半导体结构及其形成方法
CN113517289A (zh) * 2020-04-10 2021-10-19 长鑫存储技术有限公司 半导体结构及其形成方法
CN113517289B (zh) * 2020-04-10 2024-02-09 长鑫存储技术有限公司 半导体结构及其形成方法
US11980019B2 (en) 2020-04-10 2024-05-07 Changxin Memory Technologies, Inc. Semiconductor structure and forming method thereof
WO2023279484A1 (zh) * 2021-07-09 2023-01-12 长鑫存储技术有限公司 半导体存储器的制作方法及半导体存储器

Also Published As

Publication number Publication date
TW201104821A (en) 2011-02-01
US20110024907A1 (en) 2011-02-03
JP2011029552A (ja) 2011-02-10

Similar Documents

Publication Publication Date Title
CN101989591A (zh) 半导体器件及其制造方法
CN100485929C (zh) 有利于提高抗水性和抗氧化性的半导体器件
US8148223B2 (en) 1T MIM memory for embedded ram application in soc
CN103296007B (zh) 用于传导垫的保护层及其形成方法
US11043451B2 (en) Electrical fuse and/or resistor structures
CN104167422A (zh) 可变电阻存储器结构及其形成方法
US20120009767A1 (en) Method for forming semiconductor device having metallization comprising select lines, bit lines and word lines
US20100276763A1 (en) Lga substrate and method of making same
US20150194398A1 (en) Conductive Lines and Pads and Method of Manufacturing Thereof
US8049263B2 (en) Semiconductor device including metal-insulator-metal capacitor and method of manufacturing same
US8120113B2 (en) Metal line in semiconductor device
DE102021114956A1 (de) Obere leitfähige struktur, die einen mehrschichtigen stapel aufweist, um fertiungskosten zu senken und leistung zu steigern
JP2010040538A (ja) 半導体装置の製造方法
JP2010153523A (ja) 半導体装置の製造方法および半導体装置
JP2011096904A (ja) 半導体装置およびその製造方法
JP2012064657A (ja) 半導体装置
US20240153915A1 (en) Semiconductor device and method for fabricating the same
US11854632B2 (en) Semiconductor memory structure and fabrication method thereof
US20230369200A1 (en) Variable graduated capacitor structure and methods for forming the same
US20220102319A1 (en) Method for manufacturing semiconductor structure
CN108288671B (zh) 具一存储器结构的半导体元件
US20230343711A1 (en) Plasma-Damage-Resistant Interconnect Structure and Methods for Forming the Same
US20230261072A1 (en) Recessed gate strcutre with protection layer
US7557455B1 (en) System and apparatus that reduce corrosion of an integrated circuit through its bond pads

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20110323