KR20150125643A - 향상된 금속 콘택부를 구비한 파워 ｍｏｓ 트랜지스터 - Google Patents

향상된 금속 콘택부를 구비한 파워 ｍｏｓ 트랜지스터 Download PDF

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KR20150125643A
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Abstract

파워 MOS 전계효과 트랜지스터(FET)는 복수의 트랜지스터 셀들을 구비하며, 각 셀은 실리콘 웨이퍼 다이의 표면을 통해 콘택될 소스 영역 및 드레인 영역을 구비한다. 제1 유전체 레이어는 실리콘 웨이퍼 다이의 표면에 증착되고, 복수의 그루브들은 소스 영역들과 드레인 영역들 위의 제1 유전체 레이어에 각각 형성되고 전도성 재질로 충진된다. 제2 유전체 레이어는 제1 유전체 레이어의 표면에 증착되고, 그리고 그루브들에 콘택 영역들을 노출시키는 개구부들을 구비한다. 금속 레이어는 제2 유전체 레이어의 표면에 증착되고 개구부들을 채우며, 여기서 금속 레이어는 그루브들을 통해 복수의 트랜지스터 셀들의 각 드레인 영역과 각 소스 영역을 각각 연결하는 별도의 금속 와이어들을 형성하기 위해 패터닝되고 에칭된다.

Description

향상된 금속 콘택부를 구비한 파워 ＭＯＳ 트랜지스터{POWER MOS TRANSISTOR WITH IMPROVED METAL CONTACT}
본 발명은 향상된 금속 콘택부를 구비하는 파워 MOS 전계효과 트랜지스터(FET)와 이런 FET를 제조하기 위한 방법에 관한 것이다.
파워 전계효과 트랜지스터들을 포함하는 반도체 디바이스들은, 특히 파워 MOSFET가 단일 파워 MOSFET를 형성하기 위해 반도체 다이에서 병렬로 결합하는 복수의 트랜지스터 셀들로 이루어지는 경우에는, 소스 및 드레인과 같은 각각의 요소들을 상호 연결하기 위해 금속 와이어들을 사용한다. 이런 금속 레이어는 반도체 다이의 표면에 직접 증착(dispose)될 수 없는데, 이는 증착이 밑에 있는 반도체 레이어들을 오염시켜서 디바이스를 동작 불가능하게 만들 수 있기 때문이다. 종래의 디바이스들에서 금속 와이어들은 예를 들면 알루미늄으로 이루어진다. 하지만, 구리와 같은 다른 소재들이 사용될 수 있다. 일반적으로. 알루미늄 필름들이 반도체 웨이퍼의 상부를 덮고 있는 유전체 레이어 위에 먼저 증착되고, 패터닝되고, 이후 에칭되어 도 6 내지 도 8에 도시된 바와 같이 별도의 와이어들(610)을 남긴다. 이들 와이어(610)는 비어들(630)이라 불리는 홀들을 통해 각각의 액티브 영역들(드레인, 소소, 게이트들)에 콘택하고, 비어들은 절연 재료 내에 이미 에칭되어 있으며, 여기서 텅스텐은 예를 들어 CVD 기법에 의해 비어들에 증착된다. 유전체 재료의 또 하나의 레이어는 이후 노출된 와이어들 위에 증착된다. 자신의 다양한 와이어들(610)을 갖는 제1 금속 레이어는 상부의 절연 재료 내에 에칭된 추가의 비어들(640)에 의해, 이후 제2 금속 레이어(620)에 의해 상호 연결된다. 이 방법은 금속 와이어 저항값을 골고루 분배시키기 위해 계속될 수 있으며, 그리고 금속 와이어 폭들의 증가시킴으로써 최종 패키지 부품으로 조립하기 위한 리드 프레임에 연결될 충분히 큰 금속 와이어 크기가 가능하게 된다. 파워 MOSFET들을 포함하는 반도체 디바이스에서 일반적으로 적어도 3개의 금속 레이어들이 상호 연결되어 사용될 수 있다. 또한, 금속 와이어 프로세싱의 제조 허용 오차에 의해서 소스와 드레인 영역들이 얼마나 가까이 있을 수 있는지 그리고 그렇지만 전기적으로 연결될 수 있는지가 제한될 수 있다. 하지만, 다른 디바이스들은 훨씬 더 많은 레이어들을 사용한다. 이는 결과적으로 각각의 필요한 추가의 프로세스 단계들을 초래하므로, 따라서 파워 MOSFET들을 제조할 때에 상당한 비용을 발생시키고 실리콘 영역의 효율을 감소시킨다.
그러므로 향상된 집적 회로 디바이스 및 제조 프로세스가 필요한데, 특히, 파워 MOSFET를 포함하는 집적 회로 디바이스를 제조하기 위한 프로세스가 필요하다.
일 실시예에 따르면, 파워 MOS 전계효과 트랜지스터(FET)는 복수의 트랜지스터 셀들, - 각 셀은 실리콘 웨이퍼 다이의 표면을 통해 콘택될 소스 영역 및 드레인 영역을 포함함 - ; 상기 실리콘 웨이퍼 다이의 표면에 증착(disposed)되는 제1 유전체 레이어; 상기 소스 영역들과 상기 드레인 영역들 위에 각각 형성되고 전도성 재질로 충진되는 상기 제1 유전체 레이어 내의 복수의 그루브들; 상기 제1 유전체 레이어의 표면에 증착되고, 그리고 상기 그루브들에 콘택 영역들을 노출시키는 개구부들을 포함하는 제2 유전체 레이어; 및 상기 제2 유전체 레이어의 표면에 증착되고 상기 개구부들을 충진하는 금속 레이어를 포함할 수 있고, 상기 금속 레이어는 상기 그루브들을 통해 상기 복수의 트랜지스터 셀들의 각 드레인 영역과 각 소스 영역을 각각 연결하는 별도의 금속 와이어들을 형성하기 위해 패터닝되고 에칭된다.
추가 실시예에 따르면, 상기 드레인 영역들과 상기 소스 영역들은 스트립 형태로 형상화될 수 있다. 추가 실시예에 따르면, 상기 그루브들은 상기 드레인 영역들과 상기 소스 영역들의 실질적인 표면 영역을 각각 덮을 수 있다. 추가 실시예에 따르면, 각 그루브는 상기 유전체 레이어의 하나의 개구부와 연관되어 있을 수 있다. 추가 실시예에 따르면, 상기 제2 유전체 레이어의 상기 개구부들은 대략 정사각형 또는 원형일 수 있다. 추가 실시예에 따르면, 상기 제2 유전체 레이어의 상기 개구부들은 직사각형일 수 있다. 추가 실시예에 따르면, 금속 레이어가 상기 금속 레이어 위에 추가로 증착되거나 어떠한 금속 레이어도 상기 금속 레이어 위에 추가로 증착되지 않을 수 있다.
또 하나의 실시예에 따르면, 디바이스는, 마이크로컨트롤러 및 적어도 하나의 파워 MOS 전계효과 트랜지스터(FET)를 포함하는 하우징, - 상기 MOSFET는 복수의 트랜지스터 셀들을 포함하고, 각 셀은 실리콘 웨이퍼 다이의 표면을 통해 콘택될 소스 영역 및 드레인 영역을 포함함 - ; 상기 실리콘 웨이퍼 다이의 표면에 증착되는 제1 유전체 레이어; 상기 소스 영역들과 상기 드레인 영역들 위에 각각 형성되고 전도성 재질로 충진되는 상기 제1 유전체 레이어 내의 복수의 그루브들; 상기 제1 유전체 레이어의 표면에 증착되고, 그리고 상기 그루브들에 콘택 영역들을 노출시키는 개구부들을 포함하는 제2 유전체 레이어; 및 상기 제2 유전체 레이어의 표면에 증착되고 상기 개구부들을 충진하는 금속 레이어를 포함할 수 있고, 상기 금속 레이어는 상기 그루브들을 통해 상기 복수의 트랜지스터 셀들의 각 드레인 영역과 각 소스 영역을 각각 연결하는 별도의 금속 와이어들을 형성하기 위해 패터닝되고 에칭된다.
상기 디바이스의 추가의 실시예에 따르면, 상기 마이크로컨트롤러는 제1 칩 상에 형성되고, 상기 적어도 하나의 파워 트랜지스터는 제2 칩 상에 형성되고, 상기 제1 칩 및 상기 제2 칩은 와이어 본딩에 의해 상기 하우징 내에서 연결될 수 있다. 상기 디바이스의 추가의 실시예에 따르면, 상기 마이크로컨트롤러 및 상기 적어도 하나의 파워 트랜지스터는 단일 칩 상에 형성될 수 있다. 상기 디바이스의 추가의 실시예에 따르면, 복수의 파워 MOSFET를 포함할 수 있다.
또 하나의 실시예에 따르면, 파워 MOS 전계효과 트랜지스터(FET)를 제조하는 방법은, 반도체 웨이퍼 다이 내에 복수의 트랜지스터 셀들을 포함하는 파워 MOSFET를 형성하는 것, - 각 셀은 드레인 영역 및 소스 영역을 포함함 - ; 상기 반도체 웨이퍼 다이의 표면에 제1 유전체 레이어를 증착하는 것; 상기 소스 영역들과 상기 드레인 영역들 위에 각각 상기 제1 유전체 레이어 내의 복수의 그루브들을 형성하기 위해 상기 제1 유전체 레이어를 패터닝하고 에칭하는 것; 상기 그루브들을 전도성 재질로 충진하는 것; 상기 제1 유전체 레이어의 표면에 제2 유전체 레이어를 증착하고, 그리고 상기 그루브들에 콘택 영역들을 노출시키기 위해 상기 제2 유전체 레이어에 개구부들을 형성하는 것; 상기 제2 유전체 레이어의 표면에 금속 레이어를 증착하는 것; 및 상기 그루브들을 통해 상기 복수의 트랜지스터 셀들의 각 드레인 영역과 각 소스 영역을 각각 연결하는 별도의 금속 와이어들을 형성하기 위해 상기 금속 레이어를 패터닝하고 에칭하는 것을 포함할 수 있다.
상기 방법의 추가의 실시예에 따르면, 상기 드레인 영역들과 상기 소스 영역들은 스트립 형태로 형상화될 수 있다. 상기 방법의 추가의 실시예에 따르면, 상기 그루브들은 상기 드레인 영역들과 상기 소스 영역들의 실질적인 표면 영역을 각각 덮을 수 있다. 상기 방법의 추가의 실시예에 따르면, 각 그루브는 상기 유전체 레이어의 하나의 개구부와 연관되어 있을 수 있다. 상기 방법의 추가의 실시예에 따르면, 상기 제2 유전체 레이어의 상기 개구부들은 대략 정사각형 또는 원형일 수 있다. 상기 방법의 추가의 실시예에 따르면, 상기 제2 유전체 레이어의 상기 개구부들은 직사각형일 수 있다. 상기 방법의 추가의 실시예에 따르면, 금속 레이어가 상기 금속 레이어 위에 추가로 증착되거나 어떠한 금속 레이어도 상기 금속 레이어 위에 추가로 증착되지 않을 수 있다.
향상된 집적 회로 디바이스 및 제조 프로세스, 특히 파워 MOSFET를 포함하는 집적 회로 디바이스를 제조하기 위한 프로세스가 제공된다.
본 개시는 첨부 도면들과 결합한 이하의 설명을 참조하면 보다 완전하게 이해될 수 있을 것이다.
도 1은 파워 MOSFET의 실시예의 평면도이다.
도 2는 도 1의 라인(A)에 따른 단면도이다.
도 3은 도 1의 라인(B)에 따른 단면도이다.
도 4a 및 도 4b는 집적 회로 디바이스에 파워 MOSFET를 사용하는 추가의 실시예들을 도시한다.
도 5는 단일 하우징에 배치될 수 있는 파워 MOSFET 다이와 집적 회로 디바이스의 결합을 사용하는 추가의 실시예들을 도시한다.
도 6 내지 도 8은 종래의 디바이스의 평면도 및 단면도들을 도시한다.
본 개시는 다양한 변형들 및 대안의 형태들을 허용하지만, 그의 특정 예시의 실시예들이 도면들에 도시되었고 본 명세서에서 상세히 설명된다. 하지만, 그 특정 예시의 실시예들에 대한 설명은 본 개시를 여기에서 개시된 특정 형태들로 한정하고자 하는 것이 아니고, 오히려, 본 개시는 특허청구범위에 정의되는 모든 변형들 및 균등물들을 포괄하는 것으로 이해되어야 한다.
이제 도면을 보면, 특정 예시의 실시예의 세부 사항들이 개략적으로 도시되어 있다. 도면들에서 같은 요소들은 같은 숫자들로 나타내어지며, 유사한 요소들은 같은 숫자들에 다른 소문자 첨자를 붙여서 나타내어질 것이다.
다양한 실시예들에 따르면, 그루브(grooved) 형상 콘택 대 비어들과 같은 띠 형상(cingulated) 콘택을 형성하기 위한 방법이 제안된다. 이러한 접근으로 인해, 액티브 영역과 금속 레이어의 상호 연결을 좋게 형성할 수 있으며, 또한 추가의 금속 레이어의 필요성을 제거할 수 있다.
콘택 그루브는 다양한 실시예들에 따른 산화물 레이어로 마스킹될 수 있고, 또한 선택적으로 금속이 상기 콘택 그루브의 일부에 전기적인 연결을 하게 할 수 있다. 따라서 여분의 금속 레이어의 필요와 이에 따른 비어 처리 단계들이 제거될 수 있다. 이는 결과적으로 파워 MOSFET들 제조물의 비용이 감소하고, 콘택들의 피치(pitch)가 더 촘촘해지고, 또한 정면만이 콘택된 FET 반도체 디바이스(front side only contacted FET semiconductor device)를 가능케 한다.
도 1은 반도체 파워 MOSFET의 평면도를 도시한다. 도 1은 반도체 웨이퍼의 표면 상부에 증착된 유전체 레이어 내에 형성된 콘택 그루브들(120a, 120b)에 의한 액티브 드레인과 소스 영역들의 상호 연결을 도시한다. 그루브들(120a, 120b)은 각각의 액티브 소스 및 드레인 영역들 위에 형성된다. 유사한 콘택 그루브들이 게이트 연결들에 사용될 수 있다. 하지만, 도 1 내지 도 3은 단지 드레인과 소스 영역들과의 연결들만을 도시한다.
도 2 및 도 3에 보다 상세하게 도시된 바와 같이, 반도체 다이는 액티브 드레인 영역들(170) 및 소스 영역들(180)을 각각 갖는 에피택셜 레이어(150)를 포함한다. 이들 영역들(170, 180)은 일반적으로 교차 패턴으로 배열되어 복수의 트랜지스터 셀들을 생성하며, 복수의 트랜지스터 셀들 각각은 소스, 드레인 및 각각의 게이트(미도시됨)를 가진다. 소스 및 드레인 영역들(170, 180)은 다양한 형태로 형상화될 수 있다. 일 실시예에 따라 도 1에 도시된 바와 같이, 이들 영역은 긴 스트립들로서 형상화될 수 있다. 하지만, 다른 형상들이 적용될 수 있다. 파워 MOSFET 디바이스를 생성하기 위해서는 이들 복수의 셀이 병렬로 연결될 필요가 있다. 따라서, 모든 드레인 영역들이 서로 연결되고, 그리고 모든 소스 영역들이 서로 연결된다. 이를 위해, 유전체 레이어(160)는 상부 표면에 증착된다. 그리고 도 2 및 도 3에 도시된 바와 같이, 각각의 드레인 및 소스 영역들(170, 180) 위에 위치한 그루브들(130a, 130b)을 각각 제공하기 위해 이 유전체 레이어(160)는 패터닝되고 에칭된다. 에칭된 그루브들(130a, 130b)은 이후 텅스텐과 같은 전도성 재질로 충진된다.
다양한 실시예들에 따르면, 제2 유전체 레이어(140)는 이런 구조상에 증착된다. 이 제2 유전체 레이어(140)는 또한, 특유한 콘택 개구부들(120a, 120b)을 형성하기 위해 이후 패터닝되고 에칭된다. 마지막으로, 금속 레이어가 드레인 및 소스 영역들(170, 180)의 각각의 상호 연결을 제공하기 위해 상기 구조상에 직접 증착된다. 이를 위해, 상부 금속 레이어(110)는 도 1의 평면도에 도시된 바와 같은 단일의 별도의 와이어 라인들(110a, 110b)을 형성하기 위해 추가로 패터닝되고 에칭될 수 있다.
상술한 바와 같이 다양한 실시예에 따르면, 드레인과 소스 영역들은 도 1에 도시된 바와 같이 스트립 형태로 형상화될 수 있다. 그루브들은 밑에 있는 드레인 및 소스 영역들의 실질적인 표면 영역을 각각 덮고 있다. 각 그루부는 도 1에 도시된 바와 같이 유전체 레이어의 하나의 개구부와 연관되어 있다. 하지만, 다른 실시예들에 따르면, 하나 이상의 콘택 개구부가 제2 유전체 레이어에 제공될 수 있다. 제2 유전체 레이어에 있는 개구부는 도 1에 도시된 바와 같이 직사각형 일 수 있다. 하지만, 다른 실시예들에 따르면, 제2 유전체에 있는 개구부들은 대략 정사각형 또는 원형일 수 있다. 추가의 금속 레이어들과 이들에 대응하는 비어 개구부들이 추가되어 부품의 조립에 적합한 금속 와이어 폭들을 가능하게 할 수 있다. 금속이 그루브(130)의 텅스텐에 직접 콘택할 수 있을 정도로 개구부들(120)을 크게 만들 수 있고, 따라서 텅스텐 레이어(130)의 간격을 실질적으로 촘촘하게 유지하면서 별도의 비어 충진 단계의 필요성을 없앨 수 있다. 금속 와이어들(110a, 110b)은 알루미늄 또는 구리일 수 있다. 전형적으로, 절연 레이어들(140, 160)은 임의의 유형의 유전체 산화물 레이어일 수 있다.
도 4a는 단일 칩(400)에서 마이크로컨트롤러(460)가 상술한 바와 같은 실시예에 따른 2개의 파워 트랜지스터(480, 490)와 어떻게 결합할 수 있는지를 도시한다. 마이크로컨트롤러(460)는 제어 가능한 드라이버들, 변조기들, 특히 펄스 폭 변조기들, 타이머들 등과 같은 복수의 주변기기 디바이스들을 구비할 수 있으며, 또한 직접 또는 각각의 추가의 드라이버들을 통해 트랜지스터들(480, 490)의 게이트들(440, 450)을 구동할 수 있다. 칩(400)은 외부 연결부들 또는 핀들(470)을 통해 마이크로컨트롤러의 복수의 기능들을 이용 가능하도록 구성될 수 있다. 제1 트랜지스터(480)의 소스는 외부 연결부 또는 핀(410)에 연결될 수 있다. 유사하게, 외부 연결부(420)는 트랜지스터들(480, 490)의 드레인과 소스를 결합한 연결부를 제공하며, 외부 연결부 및 핀(430)은 제2 트랜지스터들(490)의 드레인을 위한 연결부를 제공한다. 개시된 다양한 실시예에 따른 다른 트랜지스터 구조들이 사용될 수 있는데, 예를 들어 H-브리지 또는 다중 단일 트랜지스터들이 사용될 수 있다. 도 4b는 단일 반도체 칩(405) 내의 마이크로컨트롤러 또는 변조기와 함께 결합할 수 있는 H-브리지를 형성하기 위해 연결되는 예시적인 복수의 MOSFET를 도시한다.
도 5는 단일 하우징 내에 결합할 수 있는 2개의 별도의 반도체 칩들을 이용하는 다른 또 하나의 실시예를 도시한다. 제1 칩(540)은 마이크로컨트롤러(510) 및 복수의 본드 패드들(550)을 포함할 수 있다. 제2 칩(500)은 개시된 다양한 실시예들 중 하나에 따라 제조되는 하나 이상의 파워 MOSFET들(401)을 포함한다. 따라서 칩(500)은 도시된 바와 같은 다양한 본드 패드들(530)을 포함할 수 있다. 2개의 칩들(500, 540)은 본드 와이어들(520)에 의해 상호 연결될 수 있다. 점선들은 파워 MOSFET 디바이스들(401)과의 모든 연결부들이 반드시 컨트롤러 칩(540)에 연결될 필요가 없음을 나타낸다. 이런 결과의 디바이스는 이 기술분야에서 알려진 리드프레임 등에 의해 제공될 수 있는 외부 연결들을 포함한다.
본 개시의 실시예들은 본 개시의 예시적인 실시예들을 참조하여 특별히 도시되고 설명되고 정의되었지만, 이러한 참조는 본 개시의 한정을 의미하지 않고 이러한 한정이 추정되지도 않는다. 개시된 본 발명은 이 기술분야에 통상의 기술을 가지고 본 개시의 혜택을 갖는 사람들에게는 형태와 기능에 있어서 상당한 수정, 대체, 및 균등물들이 가능하다. 본 개시의 도시되고 설명된 실시예들은 단지 예로서, 본 개시의 범위를 한정하지 않는다.

Claims (20)

  1. 복수의 트랜지스터 셀들을 포함하고, 각 셀은 실리콘 웨이퍼 다이의 표면을 통해 콘택될 소스 영역 및 드레인 영역을 포함하는, 파워 MOS 전계효과 트랜지스터(FET)로서,
    상기 실리콘 웨이퍼 다이의 표면에 증착되는 제1 유전체 레이어;
    상기 소스 영역들과 상기 드레인 영역들 위에 각각 형성되고 전도성 재질로 충진되는 상기 제1 유전체 레이어 내의 복수의 그루브들;
    상기 제1 유전체 레이어의 표면에 증착되고, 그리고 상기 그루브들에 콘택 영역들을 노출시키는 개구부들을 포함하는, 제2 유전체 레이어; 및
    상기 제2 유전체 레이어의 표면에 증착되고 상기 개구부들을 충진하는 금속 레이어를 포함하고,
    상기 금속 레이어는 상기 그루브들을 통해 상기 복수의 트랜지스터 셀들의 각 드레인 영역과 각 소스 영역을 각각 연결하는 별도의 금속 와이어들을 형성하기 위해 패터닝되고 에칭되는, 파워 MOS 전계효과 트랜지스터.
  2. 제1항에 있어서,
    상기 드레인 영역들과 상기 소스 영역들은 스트립 형태로 형상화되는, 파워 MOS 전계효과 트랜지스터.
  3. 제1항에 있어서,
    상기 그루브들은 상기 드레인 영역들과 상기 소스 영역들의 실질적인 표면 영역을 각각 덮는, 파워 MOS 전계효과 트랜지스터.
  4. 제1항에 있어서,
    각 그루브는 상기 유전체 레이어의 하나의 개구부와 연관되어 있는, 파워 MOS 전계효과 트랜지스터.
  5. 제4항에 있어서,
    상기 제2 유전체 레이어의 상기 개구부들은 대략 정사각형 또는 원형인, 파워 MOS 전계효과 트랜지스터.
  6. 제4항에 있어서,
    상기 제2 유전체 레이어의 상기 개구부들은 직사각형인, 파워 MOS 전계효과 트랜지스터.
  7. 제1항에 있어서,
    어떠한 금속 레이어도 상기 금속 레이어 위에 추가로 증착되지 않는, 파워 MOS 전계효과 트랜지스터.
  8. 제1항에 있어서,
    상기 금속 레이어 위에 금속 레이어가 추가로 증착되는, 파워 MOS 전계효과 트랜지스터.
  9. 마이크로컨트롤러 및 적어도 하나의 파워 MOS 전계효과 트랜지스터(FET)를 포함하는 하우징, - 상기 MOSFET는 복수의 트랜지스터 셀들을 포함하고, 각 셀은 실리콘 웨이퍼 다이의 표면을 통해 콘택될 소스 영역 및 드레인 영역을 포함함 - ;
    상기 실리콘 웨이퍼 다이의 표면에 증착되는 제1 유전체 레이어;
    상기 소스 영역들과 상기 드레인 영역들 위에 각각 형성되고 전도성 재질로 충진되는 상기 제1 유전체 레이어 내의 복수의 그루브들;
    상기 제1 유전체 레이어의 표면에 증착되고, 그리고 상기 그루브들에 콘택 영역들을 노출시키는 개구부들을 포함하는, 제2 유전체 레이어; 및
    상기 제2 유전체 레이어의 표면에 증착되고 상기 개구부들을 충진하는 금속 레이어를 포함하고,
    상기 금속 레이어는 상기 그루브들을 통해 상기 복수의 트랜지스터 셀들의 각 드레인 영역과 각 소스 영역을 각각 연결하는 별도의 금속 와이어들을 형성하기 위해 패터닝되고 에칭되는, 디바이스.
  10. 제9항에 있어서,
    상기 마이크로컨트롤러는 제1 칩 상에 형성되고, 상기 적어도 하나의 파워 트랜지스터는 제2 칩 상에 형성되고, 상기 제1 칩 및 상기 제2 칩은 와이어 본딩에 의해 상기 하우징 내에서 연결되는, 디바이스.
  11. 제9항에 있어서,
    상기 마이크로컨트롤러 및 상기 적어도 하나의 파워 트랜지스터는 단일 칩 상에 형성되는, 디바이스.
  12. 제9항에 있어서,
    복수의 파워 MOSFET를 포함하는 디바이스.
  13. 파워 MOS 전계효과 트랜지스터(FET)를 제조하는 방법으로서,
    반도체 웨이퍼 다이 내에 복수의 트랜지스터 셀들을 포함하는 파워 MOSFET를 형성하는 것, - 각 셀은 드레인 영역 및 소스 영역을 포함함 - ;
    상기 반도체 웨이퍼 다이의 표면에 제1 유전체 레이어를 증착하는 것;
    상기 소스 영역들과 상기 드레인 영역들 위에 각각 상기 제1 유전체 레이어 내의 복수의 그루브들을 형성하기 위해 상기 제1 유전체 레이어를 패터닝하고 에칭하는 것;
    상기 그루브들을 전도성 재질로 충진하는 것;
    상기 제1 유전체 레이어의 표면에 제2 유전체 레이어를 증착하고, 그리고 상기 그루브들에 콘택 영역들을 노출시키기 위해 상기 제2 유전체 레이어에 개구부들을 형성하는 것;
    상기 제2 유전체 레이어의 표면에 금속 레이어를 증착하는 것; 및
    상기 그루브들을 통해 상기 복수의 트랜지스터 셀들의 각 드레인 영역과 각 소스 영역을 각각 연결하는 별도의 금속 와이어들을 형성하기 위해 상기 금속 레이어를 패터닝하고 에칭하는 것을 포함하는, 파워 MOS 전계효과 트랜지스터 제조 방법.
  14. 제13항에 있어서,
    상기 드레인 영역들과 상기 소스 영역들은 스트립 형태로 형상화되는, 파워 MOS 전계효과 트랜지스터 제조 방법.
  15. 제13항에 있어서,
    상기 그루브들은 상기 드레인 영역들과 상기 소스 영역들의 실질적인 표면 영역을 각각 덮는, 파워 MOS 전계효과 트랜지스터 제조 방법.
  16. 제13항에 있어서,
    각 그루브는 상기 유전체 레이어의 하나의 개구부와 연관되어 있는, 파워 MOS 전계효과 트랜지스터 제조 방법.
  17. 제16항에 있어서,
    상기 제2 유전체 레이어의 상기 개구부들은 대략 정사각형 또는 원형인, 파워 MOS 전계효과 트랜지스터 제조 방법.
  18. 제16항에 있어서,
    상기 제2 유전체 레이어의 상기 개구부들은 직사각형인, 파워 MOS 전계효과 트랜지스터 제조 방법.
  19. 제13항에 있어서,
    어떠한 금속 레이어도 상기 금속 레이어 위에 추가로 증착되지 않는, 파워 MOS 전계효과 트랜지스터 제조 방법.
  20. 제13항에 있어서,
    상기 금속 레이어 위에 금속 레이어가 추가로 증착되는, 파워 MOS 전계효과 트랜지스터 제조 방법.
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