KR19990081540A - 반도체소자의 퓨즈부 구조 - Google Patents

Abstract

본 발명은 반도체소자의 퓨즈부 구조에 관한 것으로, 종래에는 퓨즈의 상부에 제3,제4산화막이 경사지게 형성됨에 따라 레이저빔의 에너지가 과다하거나 또는 부족하여 반도체기판이 손상되거나 또는 컷팅이 이루어지지 않음으로써, 반도체소자의 신뢰성이 저하되는 문제점이 있었다. 이와같은 문제점을 감안한 본 발명은 반도체기판상에 형성된 필드산화막과; 상기 필드산화막의 상부에 소정거리씩 이격되어 형성된 다수개의 전도층과; 상기 전도층이 형성된 필드산화막의 상부에 형성된 제1산화막과; 상기 전도층상의 제1산화막 상부에 형성된 다수개의 퓨즈와; 상기 다수개의 퓨즈 사이에 형성된 다수개의 더미퓨즈와; 상기 퓨즈 및 더미퓨즈가 형성된 제1산화막의 상부에 형성된 제2산화막과; 상기 제2산화막의 상부에 퓨즈 및 더미퓨즈가 형성된 영역을 외부와 차단하도록 형성된 가드링과; 상기 가드링이 형성된 제2산화막의 상부에 순차적층된 제3,제4산화막으로 구성되는 반도체소자의 퓨즈부 구조를 통해 퓨즈의 상부에 제3,제4산화막이 평탄하게 형성됨에 따라 레이저빔의 에너지를 일정하게 주사할 수 있어 퓨즈의 컷팅이 원활하게 이루어짐으로써, 반도체소자의 신뢰성이 향상되는 효과가 있다.

Description

반도체소자의 퓨즈부 구조

본 발명은 반도체소자의 퓨즈부 구조에 관한 것으로, 특히 퓨즈부 표면의 평탄도를 향상시켜 퓨즈의 컷팅이 원활하게 이루어지도록 한 반도체소자의 퓨즈부 구조에 관한 것이다.

종래 반도체소자의 퓨즈부 구조를 도면을 참조하여 상세히 설명하면 다음과 같다.

도1은 종래 반도체소자의 퓨즈부 구조를 보인 단면도로서, 이에 도시한 바와같이 반도체기판(1)의 상부에 형성된 필드산화막(2)과; 그 필드산화막(2)의 상부에 형성된 제1산화막(3)과; 그 필드산화막(2)상의 제1산화막(3) 상부에 소정거리씩 이격되어 형성된 퓨즈(FU1∼FU5)와; 그 퓨즈(FU1∼FU5)가 형성된 제1산화막(3)의 상부에 형성된 제2산화막(4)과; 그 제2산화막(4)의 상부에 상기 퓨즈(FU1∼FU5)가 형성된 영역을 외부와 차단하도록 형성된 가드링(guard ring : 5)과; 그 가드링(5)이 형성된 제2산화막(4)의 상부에 순차적층된 제3,제4산화막(6,7)으로 구성된다.

이때, 상기 퓨즈(FU1∼FU5)가 형성되지 않은 영역상의 제4산화막(7) 상부에 순차적층된 플라즈마 질화막(8) 및 피아이큐(polyimide isoindro quinazoline-dione : PIQ)막(9)은 제조가 완료된 소자의 보호를 위해 형성하며, 상기 제1∼제4산화막(3,4,6,7) 및 가드링(15)은 반도체소자가 형성되는 공정을 수행하면서, 동시에 퓨즈부에 형성되며, 제3,제4산화막(6,7)은 에스오지(spin on glass : SOG)막과 같이 웨이퍼의 스핀을 통해 형성됨에 따라 퓨즈(FU1∼FU5)가 형성된 영역으로부터 가드링(5)이 형성된 영역으로 밀려 올라가게 되어 경사지게 된다.

그리고, 도2는 상기한 바와같은 종래 반도체소자의 퓨즈부 구조를 보인 평면도로서, 이에 도시한 바와같이 메모리셀에 결함이 발생하면, 레이저빔을 이용하여 제4,제3산화막(7,6)의 하부에 형성된 퓨즈(FU1∼FU5)를 컷팅함으로써, 결함이 발생한 메모리셀을 리던던시셀로 대체하게 된다. 이때, 레이저빔은 제4,제3산화막(7,6)의 두께에 따라 적정한 에너지로 주사된다.

한편, 상기 퓨즈(FU1∼FU5)는 미설명부호인 콘택(CONT)을 통해 배선에 연결된다.

그러나, 상기한 바와같은 종래 반도체소자의 퓨즈부 구조는 퓨즈의 상부에 제3,제4산화막이 경사지게 형성됨에 따라 레이저빔의 에너지가 과다하거나 또는 부족하여 반도체기판이 손상되거나 또는 컷팅이 이루어지지 않음으로써, 반도체소자의 신뢰성이 저하되는 문제점이 있었다.

본 발명은 상기한 바와같은 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 퓨즈부 표면의 평탄도를 향상시켜 퓨즈의 컷팅이 원활하게 이루어질 수 있는 반도체소자의 퓨즈부 구조를 제공하는데 있다.

도1은 종래 반도체소자의 퓨즈부 구조를 보인 단면도.

도2는 도1의 평면도.

도3은 본 발명의 일 실시예를 보인 단면도.

도4는 도3의 평면도.

*도면의 주요 부분에 대한 부호의 설명*

11:반도체기판 12:필드산화막

13A∼13E:전도층 14,15,17,18:제1∼제4산화막

16:가드링 19:플라즈마 질화막

20:피아이큐막

상기한 바와같은 본 발명의 목적은 반도체기판상에 형성된 필드산화막과; 상기 필드산화막의 상부에 소정거리씩 이격되어 형성된 다수개의 전도층과; 상기 전도층이 형성된 필드산화막의 상부에 형성된 제1산화막과; 상기 전도층상의 제1산화막 상부에 형성된 다수개의 퓨즈와; 상기 다수개의 퓨즈 사이에 형성된 다수개의 더미(dummy)퓨즈와; 상기 퓨즈 및 더미퓨즈가 형성된 제1산화막의 상부에 형성된 제2산화막과; 상기 제2산화막의 상부에 퓨즈 및 더미퓨즈가 형성된 영역을 외부와 차단하도록 형성된 가드링과; 상기 가드링이 형성된 제2산화막의 상부에 순차적층된 제3,제4산화막으로 구성함으로써 달성되는 것으로, 본 발명에 의한 반도체소자의 퓨즈부 구조를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도3은 본 발명의 일 실시예를 보인 단면도로서, 이에 도시한 바와같이 반도체기판(11)의 상부에 평성된 필드산화막(12)과; 그 필드산화막(12)의 상부에 소정거리씩 이격되어 형성된 전도층(13A∼13E)과; 그 전도층(13A∼13E)이 형성된 필드산화막(12)의 상부에 형성된 제1산화막(14)과; 그 전도층(13A∼13E)상의 제1산화막(14) 상부에 형성된 퓨즈(FU1∼FU5)와; 그 퓨즈(FU1∼FU5)의 사이에 형성된 더미퓨즈(DFU1∼DFU4)와; 상기 퓨즈(FU1∼FU5) 및 더미퓨즈(DFU1∼DFU4)가 형성된 제1산화막(14)의 상부에 형성된 제2산화막(15)과; 그 제2산화막(15)의 상부에 퓨즈(FU1∼FU5) 및 더미퓨즈(DFU1∼DFU4)가 형성된 영역을 외부와 차단하도록 형성된 가드링(16)과; 그 가드링(16)이 형성된 제2산화막(15)의 상부에 순차적층된 제3,제4산화막(17,18)으로 구성된다.

이때, 제4산화막(18) 상부에 순차적층된 플라즈마 질화막(19) 및 피아이큐막(20)은 종래와 동일하게 제조가 완료된 소자의 보호를 위해 형성하며, 상기 제1∼제4산화막(14,15,17,18), 가드링(16) 및 전도층(13)은 반도체소자가 형성되는 공정을 수행하면서, 동시에 퓨즈부에 형성되며, 전도층(13)과 더미퓨즈(DFU1∼DFU4)가 제3,제4산화막(17,18)이 경사지지 않도록 하여 퓨즈부 표면이 평탄하게 형성된다.

그리고, 도4는 상기한 바와같은 본 발명의 일 실시예에 대한 평면도로서, 종래와 동일하게 메모리셀에 결함이 발생하면, 레이저빔을 이용하여 제4,제3산화막(18,17)의 하부에 형성된 퓨즈(FU1∼FU5)를 컷팅함으로써, 결함이 발생한 메모리셀을 리던던시셀로 대체하게 된다. 이때, 레이저빔은 제4,제3산화막(18,17)이 평탄화되어 있으므로, 일정한 에너지로 주사된다.

한편, 상기 퓨즈(FU1∼FU5)는 미설명부호인 콘택(CONT)을 통해 배선에 연결된다.

상기한 바와같은 본 발명에 의한 반도체소자의 퓨즈부 구조는 퓨즈의 상부에 제3,제4산화막이 평탄하게 형성됨에 따라 레이저빔의 에너지를 일정하게 주사할 수 있어 퓨즈의 컷팅이 원활하게 이루어짐으로써, 반도체소자의 신뢰성이 향상되는 효과가 있다.

Claims (1)

1. 반도체기판상에 형성된 필드산화막과; 상기 필드산화막의 상부에 소정거리씩 이격되어 형성된 다수개의 전도층과; 상기 전도층이 형성된 필드산화막의 상부에 형성된 제1산화막과; 상기 전도층상의 제1산화막 상부에 형성된 다수개의 퓨즈와; 상기 다수개의 퓨즈 사이에 형성된 다수개의 더미퓨즈와; 상기 퓨즈 및 더미퓨즈가 형성된 제1산화막의 상부에 형성된 제2산화막과; 상기 제2산화막의 상부에 퓨즈 및 더미퓨즈가 형성된 영역을 외부와 차단하도록 형성된 가드링과; 상기 가드링이 형성된 제2산화막의 상부에 순차적층된 제3,제4산화막으로 구성된 것을 특징으로 하는 반도체소자의 퓨즈부 구조.