KR20010044928A - 반도체 소자의 리페어 퓨즈 - Google Patents
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Abstract
본 발명은 메모리 소자의 커패시터의 전극을 구성하는 물질층으로 퓨즈를 구성하여 칩 크기를 줄이고 신뢰성을 높일 수 있도록한 반도체 소자의 리페어 퓨즈에 관한 것으로, 셀 트랜지스터 및 커패시터로 이루어진 복수개의 셀을 포함하는 반도체 장치의 내부 회로와 내부 회로 사이에 구성되는 리페어 퓨즈에 있어서, 각각의 퓨즈가 하부에 커패시터의 스토리지 노드의 형성 물질층,유전체층,플레이이트 노드의 형성 물질층이 적층 구성되고, 상기 퓨즈부의 플레이트 노드 형성 물질층과 스토리지 노드 형성 물질층이 각각 대응하는 내부 회로에 연결되는 구조이다.
Description
본 발명은 반도체 소자에 관한 것으로, 특히 메모리 소자의 커패시터의 전극을 구성하는 물질층으로 퓨즈를 구성하여 칩 크기를 줄이고 신뢰성을 높일 수 있도록한 반도체 소자의 리페어 퓨즈에 관한 것이다.
이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 리페어 퓨즈에 관하여 설명하면 다음과 같다.
도 1은 종래 기술의 반도체 소자의 리페어 퓨즈의 평면 구성도이고,도 2는 종래 기술의 반도체 소자의 리페어 퓨즈의 단면 구성도이다.
내부 회로(1a)와 내부 회로(1b)사이에 퓨즈부(2)가 구성되는데, 퓨즈부(2)의 폭(ⓐ)은 수 ㎛이상이고, 퓨즈부(2)내에 구성되는 도전층(3)들간의 간격(ⓑ) 역시 수 ㎛이상이다.
도 1에서 ⓒ부분은 배선의 리페어시에 레이저에 의해 커팅되는 부분을 나타낸 것이다.
이와 같은 평면 구성을 갖는 종래 기술의 퓨즈의 단면 구성은 도 1의 A-A'선에 따른 단면 구성을 나타낸 도2에서와 같다.
예를들어, 스택 커패시터를 채택하는 COB 구조의 DRAM에서 셀 트랜지스터 및 워드 라인을 형성한후에 제 1 ILD(InterLayer Dielectric)층(4)을 형성한다.
그리고 상기 제 1 ILD층(4)을 선택적으로 제거하여 비트 라인 콘택홀(도면에 도시되지 않음)을 형성하고 비트 라인을 형성하기 위한 도전층(5)을 형성한다.
상기 도전층(5)의 상측 및 하측에는 층간 절연층(6)이 형성된다.
이와 같은 비트 라인을 형성하기 위한 도전층(5)이 퓨즈부(2)에 연속되어 퓨즈(3)들을 구성한다.
이와 같이 비트 라인 및 퓨즈(3)를 구성한후에 제 2 ILD층(6)을 형성하고 커패시터/ILD/금속 배선(도면에 도시되지 않음)을 형성한다.
그리고 칩 보호를 위하여 전면에 패시베이션막(8)을 형성하게 되는데, 이때, 각 배선의 불량을 체크하여 리페어 공정을 수행한다.
리페어 공정은 퓨즈부(2)의 절연층(제 2 ILD층을 포함하는)을 제거하고 레이저를 이용하여 퓨즈(3)를 선택적으로 커팅하는 순서로 진행한다.
그러나 이와 같은 종래 기술의 반도체 소자의 리페어 퓨즈는 다음과 같은 문제가 있다.
첫째, 레이저 빔의 조사 범위를 고려하고 레이저 빔의 조사시의 얼라인 마진을 확보하여야 하므로 각 퓨즈간의 충분한 이격이 필요하다.
이는 퓨즈부의 면적을 증가시켜 전체 칩 면적의 증가를 가져온다.
둘째, 리페어시에 퓨즈상의 산화막 및 패시베이션막 제거후에 잔막의 변이(variation)에 따른 공정 불균일이 발생하여 수율을 저하시킨다.
셋째, 리페어 공정시에 레이저 빔을 이용하므로 레이저 빔에 의한 물리적 손상이 발생할 가능성이 있다.
넷째, 퓨즈상의 산화막 및 패시베이션막 제거시에 평탄화 물질로 사용되는 SOG(Spin On Glass)층이 습기와 반응하여 크랙등의 불량을 유발할 수 있다.
본 발명은 이와 같은 종래 기술의 반도체 소자의 리페어 퓨즈의 문제점을 해결하기 위하여 안출한 것으로, 메모리 소자의 커패시터의 전극을 구성하는 물질층으로 퓨즈를 구성하여 칩 크기를 줄이고 신뢰성을 높일 수 있도록한 반도체 소자의 리페어 퓨즈를 제공하는데 그 목적이 있다.
도 1은 종래 기술의 반도체 소자의 리페어 퓨즈의 평면 구성도
도 2는 종래 기술의 반도체 소자의 리페어 퓨즈의 단면 구성도
도 3은 본 발명에 따른 반도체 소자의 리페어 퓨즈의 평면 구성도
도 4는 본 발명에 따른 반도체 소자의 리페어 퓨즈의 단면 구성도
도면의 주요 부분에 대한 부호의 설명
31a.31b. 내부 회로 32. 전압 인가 회로
33a.33b. 차단 스위칭 트랜지스터 34. 퓨즈
35. ILD층 36. 스토리지 노드 물질층
37. 유전체층 38. 플레이트 노드 물질층
39. IMD층 40. 패시베이션층
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 리페어 퓨즈는 셀 트랜지스터 및 커패시터로 이루어진 복수개의 셀을 포함하는 반도체 장치의 내부 회로와 내부 회로 사이에 구성되는 리페어 퓨즈에 있어서, 각각의 퓨즈가 하부에 커패시터의 스토리지 노드의 형성 물질층,유전체층,플레이이트 노드의 형성 물질층이 적층 구성되고, 상기 퓨즈부의 플레이트 노드 형성 물질층과 스토리지 노드 형성 물질층이 각각 대응하는 내부 회로에 연결되는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 소자의 리페어 퓨즈에 관하여 상세히 설명하면 다음과 같다.
도 3은 본 발명에 따른 반도체 소자의 리페어 퓨즈의 평면 구성도이고,도 4는 본 발명에 따른 반도체 소자의 리페어 퓨즈의 단면 구성도이다.
본 발명에 따른 반도체 소자의 리페어 퓨즈는 내부 회로(31a)와 내부 회로(31b) 사이에 퓨즈부가 구성되는데, 퓨즈(34)가 하부에 커패시터의 스토리지 노드의 형성 물질층(스토리지 노드 패터닝시에 퓨즈부에 남도록 패터닝한),유전체층,플레이이트 노드의 형성 물질층이 적층 구성되는 구조이다.
그리고 각각의 퓨즈(34)들의 일측 즉, 플레이트 노드 형성 물질층(ⓓ+ⓔ)이 차단 스위칭 트랜지스터(33a)를 통하여 내부 회로(31a)에 연결되고, 각각의 퓨즈(34)들의 타측 즉, 스토리지 노드 형성 물질층(ⓔ+ⓕ)이 차단 스위칭 트랜지스터(33b)를 통하여 내부 회로(31b)연결된다.
여기서, 퓨즈(34)의 ⓔ부분은 유전체층이 구성된 부분이다.
그리고 각각의 퓨즈(34)와 차단 스위칭 트랜지스터(33a)(33b)사이에는 리페어시에 유전체층의 브레이크 다운을 일으키기 위한 전압을 인가하기 위하여 전압 인가 회로(또는 프로빙 패드)(32)에 연결된 배선이 구성된다.
이와 같은 본 발명에 따른 반도체 소자의 리페어 퓨즈의 단면 구성은 도 3의 B-B'선에 따른 단면 구조를 나타낸 도 4에서와 같다.
셀 트랜지스터(도면에 도시되지 않음)가 형성된 전면에 ILD층(35)이 형성되고, ILD층(35)에 노드 콘택홀을 형성하고 커패시터를 형성하는 공정시에 퓨즈부에 스토리지 노드 물질층(36),유전체층(37),플레이트 노드 물질층(38)이 남도록 패터닝된다.
그리고 전면에 IMD층(Inter Metal Layer)(39)이 형성되고, 전면에 칩 보호를 위한 패시베이션층(40)이 형성된다.
이와 같은 리페어 퓨즈는 리페어전에 일측 내부 회로(31b)에 연결된 스토리지 노드 물질층(36)과 타측 내부 회로(31a)에 연결된 플레이트 노드 물질층(38)이 유전체층(37)에 의해 절연된 상태이다.
이와 같은 상태에서 리페어를 위하여 퓨즈 라인이 선택되면 내부 회로를 보호하기 위하여 차단 스위칭 트랜지스터(33a)(33b)에 의해 퓨즈부 전체가 플로우팅 상태에서 전압 인가 회로(32)의 전압이 퓨즈부로 공급된다.
이와 같이 전압이 계속 공급되면 선택된 퓨즈의 유전체층(37)이 브레이크 다운되어 상,하측에 구성된 스토리지 노드 물질층(36)과 플레이트 노드 물질층(38)이 전기적으로 연결되어 리페어가 이루어진다.
이와 같은 본 발명에 따른 반도체 소자의 리페어 퓨즈는 다음과 같은 효과가 있다.
첫째, 리페어시에 퓨즈를 커팅하기 위한 레이저 빔을 사용하지 않으므로 퓨즈 라인간의 이격 및 퓨즈와 내부 회로간의 이격 거리가 줄어들어 칩 전체의 면적을 축소시킬 수 있다.
둘째, 퓨즈부 주위에 칩 보호를 위한 금속 가드링을 채택하지 않으므로 칩 면적을 축소시킬 수 있다.
셋째, 퓨즈 라인 및 산화막, 패시베이션막의 식각에 따른 잔막 불균일성에 의한 수율 저하를 막을 수 있는 효과가 있다.
넷째, 리페어시에 레이저 빔을 사용하지 않으므로 칩에 가해지는 물리적 손상을 막을 수 있다.
다섯째, 리페어시에 산화막,패시베이션막등의 식각 공정이 필요없으므로 소자의 불량 발생 요인을 줄일 수 있다.
여섯째, 칩 테스트 및 리페어를 동일 장비내에서 진행할 수 있으므로 공정의 단순화 및 효율성을 높일 수 있다.
Claims (3)
- 셀 트랜지스터 및 커패시터로 이루어진 복수개의 셀을 포함하는 반도체 장치의 내부 회로와 내부 회로 사이에 구성되는 리페어 퓨즈에 있어서,각각의 퓨즈가 하부에 커패시터의 스토리지 노드의 형성 물질층,유전체층,플레이이트 노드의 형성 물질층이 적층 구성되고, 상기 퓨즈부의 플레이트 노드 형성 물질층과 스토리지 노드 형성 물질층이 각각 대응하는 내부 회로에 연결되는 것을 특징으로 하는 반도체 소자의 리페어 퓨즈.
- 제 1 항에 있어서, 퓨즈부의 플레이트 노드 형성 물질층과 스토리지 노드 형성 물질층은 각각 리페어시에 내부 회로와 퓨즈부를 전기적으로 차단하는 차단 스위칭 트랜지스터를 통하여 각각 내부 회로에 연결되는 것을 특징으로 하는 반도체 소자의 리페어 퓨즈.
- 제 1 항 또는 제 2 항에 있어서, 각각의 퓨즈와 차단 스위칭 트랜지스터들사이에는 리페어시에 유전체층의 브레이크 다운을 일으키기 위한 전압을 인가하기 위하여 전압 인가 회로에 연결된 배선이 구성되는 것을 특징으로 하는 반도체 소자의 리페어 퓨즈.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990047988A KR20010044928A (ko) | 1999-11-01 | 1999-11-01 | 반도체 소자의 리페어 퓨즈 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019990047988A KR20010044928A (ko) | 1999-11-01 | 1999-11-01 | 반도체 소자의 리페어 퓨즈 |
Publications (1)
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|---|---|
| KR20010044928A true KR20010044928A (ko) | 2001-06-05 |
Family
ID=19618040
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| KR1019990047988A KR20010044928A (ko) | 1999-11-01 | 1999-11-01 | 반도체 소자의 리페어 퓨즈 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20010044928A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100795675B1 (ko) * | 2001-11-20 | 2008-01-21 | 매그나칩 반도체 유한회사 | 반도체 소자의 더미 라우팅 패스 및 이를 이용한 리페어방법 |
-
1999
- 1999-11-01 KR KR1019990047988A patent/KR20010044928A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100795675B1 (ko) * | 2001-11-20 | 2008-01-21 | 매그나칩 반도체 유한회사 | 반도체 소자의 더미 라우팅 패스 및 이를 이용한 리페어방법 |
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