CN1692497A

CN1692497A - 半导体装置及其制造方法

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Publication number: CN1692497A
Application number: CN200380100641.4A
Authority: CN
Inventors: 置田阳一
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2002-11-18
Filing date: 2003-11-18
Publication date: 2005-11-02
Anticipated expiration: 2023-11-18
Also published as: JPWO2004047175A1; JP4332119B2; CN100428477C; WO2004047175A1

Abstract

在现有的具备层叠型强电介质电容器的半导体装置中，在缩小基板面内方向的电容器的间距而提高面积效率时，由于成批蚀刻下部电极膜/强电介质膜/上部电极膜的层叠膜的蚀刻残渣，会产生上部电极和下部电极的漏电，产生电容器劣化的问题。本发明通过形成多个下部电极、和覆盖下部电极的表面及侧壁面的强电介质膜、以及在强电介质膜上与下部电极对向配置的上部电极，来防止下部电极和上部电极短路而漏电的情况。并且，通过强电介质膜连续覆盖下部电极，并按规定的关系来设定下部电极之间的间距和强电介质膜的膜厚，将强电介质膜的表面成为平坦面而抑制其侧壁的露出，防止电容器劣化。

Description

半导体装置及其制造方法

技术领域

本发明涉及一种半导体装置及其制造方法，特别涉及一种具有强电介质电容器的半导体装置及其制造方法。

背景技术

对应于高集成化的需求，即使对于构成强电介质存储器的FeRAM元件，也要求进一步微细化。为此，正在开发一种替代平面型而具有层叠结构的FeRAM器件(例如，参照专利文献1及2)。在实现层叠结构中，为了进一步提高集成度，在形成强电介质存储器单元的电容器部时，采用将下部电极膜、强电介质膜、上部电极膜一起进行蚀刻的方法(例如，参照专利文献2)。

图1是根据与本专利申请相同的申请人在日本专利特愿2002-249448中提出的1T1C层叠型强电介质存储器的一个例子。即使在此例子中，在形成下部电极膜111、强电介质膜112、上部电极膜113之后，将这三层一起蚀刻，并在MOS晶体管Tr的上方形成有层叠型的强电介质电容器101。此外，MOS晶体管Tr一侧的杂质扩散区116通过导电性插头105a电连接到强电介质电容器101的下部电极111，另一侧的杂质扩散区116通过导电性插头105b、106、108和导电性衬垫107电连接到位线109。MOS晶体管Tr的栅极118仍然作为字线的布线。

在将下部电极膜111、强电介质膜112、上部电极膜113一起加工成为电容器形状时，为了提高面积效率，必须以接近垂直的角度来进行蚀刻。为了获得这样的锥度轻的电容器形状，因此就必须将晶片维持在400℃左右的高温，并采用化学反应等的高温蚀刻技术。

此外，在锥角成为接近垂直的状态的同时，必须防止通过侧壁附着物使上部电极和下部电极电接触，为此，也需要高温蚀刻等的高度的蚀刻技术。但是，即使使用这种高温蚀刻技术，也难于稳定地形成上部电极和下部电极不漏电的电容器。

并且，由于将下部电极膜111、强电介质膜112、上部电极膜113一起进行蚀刻，由此，在各电容器单元中就会露出强电介质膜112的侧壁。虽然用电容器保护膜104覆盖加工后的电容器的表面及基板表面，但即使设置电容器保护膜104，在此后的还原气氛下进行成膜、热处理等的工序中，也不能完全防止水分从强电介质膜112的侧壁通过保护膜104而侵入。就会产生所谓的由于侵入的氢分子的还原作用而使得电容器的特性容易劣化的问题。在强电介质材料使用PZT系列强电介质材料的情况下，容易分离出氧且由于含有Pb而产生铅脱落，因此劣化特别加剧。

存在这样的电容器的劣化时，即使通过以接近垂直的角度一起蚀刻来实现面积效率的提高，但最终还是导致有效电容器区域的减少。

通过一起蚀刻而形成强电介质电容器101之后，为了连接独立的上部电极103彼此之间，因此就必须需要构成板线103的布线层。

专利文献1 日本专利特开平11-97535号公报

专利文献2 日本专利特开平10-308515号公报

发明内容

在此，本发明的概括的课题在于，提供一种解决上述课题的新颖且有用的半导体装置及其制造方法。

本发明的更具体的目的在于，提供一种具备面积效率高、防止电容器劣化及漏电的可靠性高的强电介质电容器的半导体装置。

本发明另一具体的目的在于，提供一种不需要高温蚀刻而降低电容器劣化的半导体装置的制造方法。

为了实现这样的目的，在本发明的第一方面中，半导体装置的结构包括：与在半导体基板上形成的晶体管一侧的杂质扩散区电连接的多个下部电极；覆盖上述多个下部电极的表面及侧壁面的强电介质膜；在上述强电介质膜上与下部电极对向配置的上部电极。

根据本发明，由于用强电介质膜覆盖下部电极的表面及侧壁面，所以能够防止因在形成上部电极时所产生的导电性残渣等而导致下部电极和上部电极短路漏电的情况。此外，由于能够缩小由下部电极/强电介质膜/上部电极的叠层体形成的强电介质电容器的基板面内方向的间距，所以能够提高面积效率。

在这样的半导体装置中，上述强电介质膜还可以构成为除规定区域之外连续覆盖上述多个下部电极的结构。能够抑制强电介质膜侧壁面的露出，能够有效地防止由强电介质膜侧壁的电容器劣化，形成稳定的强电介质电容器。

此外，在这样的半导体装置中，以规定的间距来配置上述多个下部电极，在下部电极之间的间距设为W，强电介质膜的膜厚设为T_FER时，除了上述规定区域之外，以满足W＜T_FER×2来配置下部电极。

在满足该配置关系的区域中，连续覆盖下部电极的强电介质膜的表面在邻接的下部电极之间，成为平坦面，且仅在规定区域中露出侧壁。通过使露出的侧壁区域最小，能够防止因在后工序中的工序劣化的影响引起的电容器劣化。

此外，通过使连续覆盖强电介质膜的强电介质膜的表面成为平坦面，能够充分降低上部电极的加工残余。

在这样的半导体装置中，还包括与上述晶体管的另一侧杂质扩散区接触的另一个导电性插头、和与上述下部电极位于相同的层且覆盖上述另一个导电性插头的表面及其周边的电极衬垫，在上述电极衬垫和上述下部电极的间距设为Wa，强电介质膜的膜厚设为T_FER时，以满足Wa＜T_FER×2来配置电极衬垫。

通过满足该关系，覆盖电极衬垫及邻接于电极衬垫的下部电极的强电介质膜的表面成为平坦面，能够进一步抑制强电介质膜的侧壁的露出。

在这样的半导体装置中，上部电极具有板线的形状，兼作为上部电极和板线。由此，没必要设置共通地连接独立的上部电极的板线。

半导体装置还包括：连接下部电极和上述一侧的杂质扩散区的导电性插头；插入到导电性插头和下部电极之间且覆盖导电性插头的表面及其周边的插头防氧化膜；与插头防氧化膜位于相同的层且覆盖上述导电性插头的表面及其周边之外的区域的绝缘膜；插入到绝缘膜和上述强电介质膜之间的粘合膜。此时，在插头防氧化膜的膜厚设为t1，绝缘膜的膜厚设为t2，粘合膜的膜厚设为t3时，满足t1≥t2+t3的关系。

由于存在满足这样的膜厚关系的粘合膜，因此强电介质膜的粘合性良好且稳定地保持，能够防止膜剥离。

粘合膜例如可以使用铝氧化膜、钛氧化膜、PZT膜等。

在本发明的第二方面中，半导体装置的制造方法包含以下的工序：

(a)形成导电性插头，该导电性插头与在半导体基板上形成的晶体管一侧的杂质扩散区连接；

(b)以规定的配置间距来形成电连接于上述导电性插头的下部电极；

(c)在整个面上形成连续覆盖上述下部电极的强电介质膜；

(d)以规定形状在上述强电介质膜上形成上部电极；

(e)仅在规定的区域去除上述强电介质膜；然后

(f)在上述规定的区域中，形成与上述晶体管的另一侧杂质扩散区电连接的触头。

在该制造方法中，不必将上部电极、强电介质膜、下部电极一起蚀刻，还有，能够最小限度地加工强电介质膜。因此，由于最小限度地抑制强电介质膜的侧壁露出，因此能够防止由强电介质侧壁的电容器劣化。此外，还能够消除对成批蚀刻中的上下电极之间的漏电的担心。

在上述下部电极的形成工序中，在下部电极的配置间距设为W，上述强电介质膜的膜厚设为T_FER时，除上述规定区域之外，以满足W＜T_FER×2的方式形成下部电极。

通过以满足这样关系的方式配置下部电极，在除上述规定区域之外，使在邻接的下部电极之间连续的强电介质膜的表面形成为平坦面。因此，在平坦面上也形成上部电极膜，能够减少上部电极加工时的蚀刻残渣等的影响。

优选地，上部电极的形成工序包含将上部电极加工成板线形状的工序。由此，不需要另外形成连接独立的上部电极的板线的工序，能够简化工序。

本发明的其它特征、效果，将通过参照以下的附图来阐述的详细说明会变得更加明确。

附图说明

图1是表示层叠型强电介质存储器的一个例子的截面图。

图2是与本发明的第一实施方式相关的半导体装置的俯视图。

图3是图2中所示的半导体装置的A-A′截面图。

图4A是表示与第一实施方式相关的半导体装置的制造工序(其1)的俯视图，图4B是图4A的A-A′截面图。

图5是表示与第一实施方式相关的半导体装置的制造工序(其2)的截面图。

图6A是表示与第一实施方式相关的半导体装置的制造工序(其3)的俯视图，图6B是图6A的A-A′截面图。

图7A是表示与第一实施方式相关的半导体装置的制造工序(其4)的俯视图，图7B是图7A的A-A′截面图。

图8是表示与第一实施方式相关的半导体装置的制造工序(其5)的截面图。

图9是表示与第一实施方式相关的半导体装置的第一变形例的截面图。

图10是表示第一实施方式的第一变形例的制造工序(其1)的截面图。

图11是表示第一实施方式的第一变形例的制造工序(其2)的截面图。

图12是表示第一实施方式的第一变形例的制造工序(其3)的截面图。

图13是表示第一实施方式的第一变形例的制造工序(其4)的截面图。

图14是表示与第一实施方式相关的半导体装置的第二变形例的截面图。

图15是表示第一实施方式的第二变形例的制造工序(其1)的截面图。

图16是表示第一实施方式的第二变形例的制造工序(其2)的截面图。

图17是表示第一实施方式的第二变形例的制造工序(其3)的截面图。

图18是与本发明的第二实施方式相关的半导体装置的俯视图。

图19是图18中所示的半导体装置的A-A′截面图。

图20是与第二实施方式相关的半导体装置的变形例的俯视图。

图21是图20中所示的半导体装置的A-A′截面图。

图22是与本发明的第三实施方式相关的半导体装置的变形例的俯视图。

图23是图22中所示的半导体装置的A-A′截面图。

图24是表示与第三实施方式相关的半导体装置的制造工序(其1)的截面图。

图25A是表示与第三实施方式相关的半导体装置的制造工序(其2)的俯视图，图25B是图25A的A-A′截面图。

图26是表示与第三实施方式相关的半导体装置的第一变形例的截面图。

图27是表示第三实施方式的第一变形例的制造工序(其1)的截面图。

图28是表示第三实施方式的第一变形例的制造工序(其2)的截面图。

图29是表示与第三实施方式相关的半导体装置的第二变形例的截面图。

其中，附图标记说明如下：

11…半导体基板 12a、12b…导电性插头

13、67…位线触头 14、40…插头防氧化膜

16…杂质扩散区 17…栅极绝缘膜

18…栅极(字线) 19…位线

20、50…强电介质电容器 21…下部电极

22…强电介质膜 23…上部电极(兼用板线)

24…电容器保护膜 41…第一绝缘膜

42…粘合膜 43…第二绝缘膜

53…上部电极 63、73…板线

Tr…晶体管

具体实施方式

下面，参照附图来说明本发明的实施方式。

图2是与本发明的第一实施方式相关的半导体装置的俯视图，图3是沿图2的A-A′线的截面图。如图2及图3所示，与第一实施方式相关的半导体装置包括：在半导体基板11上形成的晶体管Tr；分别与对应的晶体管Tr一侧的扩散区16电连接的多个下部电极21；除规定区域之外连续覆盖多个下部电极21的强电介质膜22；与下部电极21相对向地位于强电介质膜22上的上部电极23，其中，在相互邻接下部电极21的间距W满足一定条件的区域内，连续的强电介质膜22具有平坦的表面。由下部电极21、与下部电极21相对应的区域的强电介质膜22和与下部电极对向的上部电极23来构成强电介质电容器20。

强电介质电容器20的下部电极21通过导电性插头12a电连接到晶体管Tr一侧的杂质扩散区16，晶体管Tr另一侧的杂质扩散区16通过导电性插头12b及位线触头13电连接到位线19。

强电介质膜22，虽然在位于夹持位线触头13的一对强电介质电容器20之间是不连续的，但在除此之外的区域中，连续覆盖邻接的下部电极21之间。

在邻接的下部电极21之间的间距设为W(nm)、强电介质膜22的膜厚设为T_FER时，在满足公式(1)的区域内，强电介质膜22的表面成为平坦面。因此，

W＜T_FER×2 (1)除形成位线触头13的区域之外，按照满足公式(1)来配置邻接的下部电极21之间的间距，由此连续覆盖下部电极21的强电介质膜22具有平坦的表面。作为结果，在强电介质膜22上与下部电极21对向形成的上部电极23的表面也成为平坦面。此外，在此，选择强电介质膜22按照与制成的图形的下部电极21的上面和侧面基本上相同的膜厚来形成膜的成膜条件。

在第一实施方式中，上部电极23不独立而具有板线的形状。由于上部电极23还作为板线而起功能，所以不需要追加连接布线。

这样，在第一实施方式的半导体装置中，由于强电介质电容器20的强电介质膜22除了环绕位线触头13的区域之外，连续覆盖下部电极21，因此，能够最小限度地抑制强电介质膜22的侧壁露出。因此，即使经过还原气氛中的各种处理之后，也会减少因铅脱落等的工序劣化而引起的强电介质膜的劣化，提高操作的可靠性。

此外，除了夹持位线触头13的区域之外，按照满足条件式(1)来设定邻接的下部电极21之间的间距和强电介质膜22的膜厚，由此，能够使连续覆盖下部电极21的强电介质膜22的表面成为没有阶差的平坦面。利用该结构，能够使上部电极(或板线)23形成时的蚀刻残渣成为最少，能够减少短路等的危险。

图4A～图8是表示图2及3中所示的与第一实施方式相关的半导体装置的制造工序的图。

首先，如图4A及图4B所示，在形成于半导体基板11的晶体管Tr的上方，形成规定图形的下部电极21。图4A是下部电极形成工序中的俯视图，图4B是沿图4A的A-A′线的截面图。

在形成下部电极21之前，在半导体基板11上通过栅极绝缘膜17而形成成为字线的一部分的栅极18、且形成杂质扩散区16而制造晶体管Tr，但由于制造这样的晶体管是任意的，因此在此省略其说明。此外，对于连接于晶体管一侧的杂质扩散区16的导电性插头12a和后工序中连接于位线的导电性插头12b的形成，也由于可采用任意的工序，因此在此省略其说明。在图4A及图4B的例子中，导电性插头12a及12b是例如介于Ti/TiN膜的钨(W)插头。

形成导电性插头12a、12b之后，在导电性插头12a、12b的露出面上，形成导电性插头防氧化膜14。例如在整个面溅射Ir膜或Ir氧化膜之后，通过光刻法和蚀刻来形成插头防氧化膜14。此后，堆积绝缘膜15，并进行表面研磨直到露出插头防氧化膜14的表面为止。作为绝缘膜15，可以使用SiON膜、氧化铝膜或氧化钛膜。通过作为绝缘膜15使用SiON膜、氧化铝膜或氧化钛膜，也能够保护导电性插头12b在伴随后工序中的热处理而产生的氧化。此后，在整个面上形成下部电极材料，以规定的形状制成图形而形成下部电极21。下部电极21由Pt、Ir、Ir氧化膜或这些的层叠形成，膜厚为100nm左右。

在后工序中形成位线触头的区域内，按邻接的下部电极之间的间距较宽的方式设定下部电极21。在除此之外的区域内，在邻接的下部电极21之间的间距W与后工序中形成的强电介质膜的膜厚T_FER的关系中，按满足上述条件式的关系来设定。

W＜T_FER×2 (1)

接下来，如图5所示，覆盖下部电极21及基板的整个面，而形成强电介质膜22及上部电极膜23a。强电介质膜22例如可使用PZT(Pb(Zr，Ti)O₃)系强电介质材料、SBT(SrBi₂Ta₂O₉)系强电介质材料、或其它金属氧化物强电介质材料。强电介质膜以200nm的膜厚来形成，在含氧的气氛中退火而进行结晶化。

在该强电介质膜22的形成中，扩宽下部电极21之间的距离，在后续成为形成位线触头的区域内会存在阶差，但在下部电极21之间的间距W满足条件式(1)的邻接区域内，强电介质膜22的表面成为平坦面。作为强电介质膜22，例如通过溅射法来形成PZT膜的情况下，如图5所示，虽然在下部电极21之间产生间隙27，但这对电容器的电特性能没有特别影响。在强电介质膜22的形成中使用MO-CVD、SOL-GEL法等的情况下，不会产生间隙27。

接下来，如图6A的俯视图及图6B的A-A′截面图所示，将上部电极膜23a以规定形状制成图形，并形成上部电极23。上部电极膜23a可以是与下部电极21相同的材料，也可以是不同的材料。在第一实施方式中，上部电极23兼用作板线。如上所述，在按满足条件式(1)的方式配置下部电极21的区域内，强电介质膜22的表面成为没有阶差的平坦面。即使通过蚀刻将这样的平坦面上形成的上部电极膜23a制成图形，也不会产生上部电极膜23a的蚀刻残渣。

另一方面，在不满足条件式(1)的部分，即后工序中成为形成位线触头的区域内，强电介质膜22产生阶差，在阶差的侧壁部会残留一些上部电极膜23a。但是，由于该残留膜不与其它上部电极(板线图形)23电接触，所以不会成为问题。

接下来，如图7A的俯视图及图7B的A-A′截面图所示，去除形成位线触头的区域的强电介质膜22，并形成位触头开口28，形成覆盖上部电极21、强电介质膜22、绝缘膜15整体的电容器保护膜24。强电介质一般难于蚀刻，通过在绝缘膜15上以单层位置处的该阶段中去除，在形成后面的位线触头孔时就不会出现障碍。例如使用抗蚀掩膜或硬掩膜，利用含Ar的气氛中的RIE来进行强电介质膜22的去除。在RIE之后，进行用于恢复强电介质膜22的损伤的退火。此后，形成覆盖整个面的电容器保护膜24。对于电容器保护膜24，可以使用铝氧化膜、PZT膜、钛氧化膜等。

通过强电介质膜22的蚀刻、恢复退火、电容器保护膜的形成，对导电性插头12b正上方的绝缘膜15的材料或电容器保护膜24的材料进行最优化，由此能够在后工序中抑制与位线触头连接的导电性插头12b的氧化。如上所述，作为绝缘膜15，使用SiON或氧化铝膜，防止电容器保护膜24同时导电性插头12b的氧化，保证良好的电连接。

接下来，如图8所示，利用CVD等在整个面上堆积层间绝缘膜29，并表面平坦化之后，形成到达导电性插头12b的接触孔。在接触孔内壁上形成TiN膜后，例如用钨(W)填充接触内部，而形成位线触头13。此后，作为位线19形成与位线触头13连接的多层金属布线19。

根据第一实施方式的制造方法，由于通过制造工序使电容器的强电介质侧壁的露出为最小限度，所以即使经过了在还原气氛中的处理后，也能够抑制强电介质膜22的劣化。

此外，由于上部电极23兼用作板线，因此能够省略另外形成板线的工序。

此外，能够消除一起蚀刻上部电极、强电介质膜、下部电极时的电容器的漏电的担心。

图9是表示第一实施方式的半导体装置的第一变形例的图。该第一变形例是考虑了电容器的基底膜与强电介质膜的粘合性的例子。在使用TEOS膜等作为基底膜的情况等下，与强电介质膜的粘合性差，最恶劣的情况下在强电介质膜上会产生剥离。为此，需要基底膜和强电介质膜的粘合性高的结构。因此，在成为强电介质膜电容器20的基底层的第一层间绝缘膜41和强电介质膜22之间，插入绝缘性的粘合膜42及第二层间绝缘膜43。

图10～图13表示图9中所示的半导体装置的制造工序。

首先，如图10所示，在与晶体管Tr一侧的杂质扩散区16连接的导电性插头12a的表面上，形成厚度t1的导电性的插头防氧化膜40。插头防氧化膜40，首先，在表面平坦化的基板的整个面上，堆积Ir膜或Ir氧化膜，直到达到膜厚t1为止，并使用抗蚀掩膜或硬掩膜，蚀刻成为覆盖导电性插头12a的露出面及其周边的独立图形。通过蚀刻，露出与晶体管Tr另一侧的杂质扩散区16连接的导电性插头12b的表面。

接下来，如图11所示，覆盖插头防氧化膜40和基板整个面，并依次形成第一层间绝缘膜41、粘合膜42、第二层间绝缘膜43。作为第一层间绝缘膜，例如使用SiON膜或SiN膜，绝缘性的粘合膜42例如使用铝氧化膜、PZT膜、钛氧化膜等。第二层间绝缘膜例如为SiON膜或SiN膜。

此时，设定成第一层间绝缘膜41和粘合膜42的总膜厚不超过插头防氧化膜40的膜厚。即，当插头防氧化膜40的膜厚设为t1、第一层间绝缘膜41的膜厚设为t2、粘合膜42的膜厚设为t3时，按满足条件式(2)的方式形成第一层间绝缘膜41及粘合膜42。

t1≥t2+t3 (2)

接下来，如图12所示，利用CMP法，表面研磨并平坦化第二层间绝缘膜43，直到露出插头防氧化膜40的表面。在该平坦化工序中，由于按满足条件式(2)的方式设定第一层间绝缘膜41和粘合膜42，所以粘合膜42不会消失，而稳定地残留在插头防氧化膜40之外的区域中。

接下来，如图13所示，在插头防氧化膜40之上，形成电容器的下部电极21。如上所述，在除了成为形成位线触头的区域之外，按满足条件式(1)的方式设定下部电极21之间的间距W。在该第一变形例中，当加工下部电极21时，通过深蚀刻，去除第二层间绝缘膜43，露出粘合膜42的表面。

接下来，虽然未图示，但在露出的粘合膜42及下部电极21之上，依次形成例如PZT强电介质膜22和上部电极膜23a，而成为图5中所示的状态。与图5不同之处在于，由于在粘合膜42上形成强电介质膜22，因此不会产生剥离并保持稳定。对于此后的工序，由于与图6A～8所示的工序相同，所以省略其说明。

如此，根据第一实施方式的第一变形例，除了有效地防止来自强电介质膜侧壁的电容器劣化之外，还能够提高强电介质膜和基底膜的粘合性，而构成更稳定的强电介质电容器单元。

图14是表示第一实施方式的半导体装置的第二变形例的图。该第二变形例是考虑到降低在形成位线触头的区域的强电介质膜中产生的阶差的例子。并且，该第二变形例是考虑到导电性插头的防氧化结构的简化的例子。此外，图中，对应于前面说明过的部分赋予相同的参考符号，并省略其说明。

在图3中所示的第一实施方式中，由于在位线触头13的区域中不满足上述条件式(1)，所以在强电介质膜22中产生阶差。因此，如图14所示，在位线触头13和导电性插头12b之间的、与下部电极21相同的层上设置电极衬垫21A。

此外，通过简化第一实施方式的导电性插头的防氧化结构，并在绝缘膜15中使用SiON膜、氧化铝膜、或氧化钛膜，由此能够从伴随后工序中的热处理的氧化中保护下部电极21及电极衬垫21A，同时保护导电性插头12a、12b。

图15～图17表示图14中所示的半导体装置的制造工序。

首先，如图15所示，依次堆积覆盖晶体管Tr的层间绝缘膜44和绝缘膜15，贯通层间绝缘膜44及绝缘膜15，形成露出晶体管Tr的杂质扩散区16的开口部45。接下来，例如通过Ti/TiN薄膜，利用钨填充导电性插头12a及12b。此外，绝缘膜15与第一实施方式相同，可以使用SiON膜、氧化铝膜、或氧化钛膜。利用这样的绝缘膜15，能够从伴随后工序的热处理中的氧化保护导电性插头12a及12b。

形成导电性插头12a、12b之后，与第一实施方式相同，在导电性插头12a的露出面上按满足上述条件式(1)的方式形成下部电极21。在形成下部电极21的同时，在导电性插头12b的露出面上，形成电极衬垫21A。电极衬垫21A通过由与下部电极21相同的导电膜制成图形来形成。因此，在与下部电极21相同层上，由相同的材料，以基本上相同的厚度来形成电极衬垫21A。

在此，在电极衬垫21A和下部电极21的间距Wa与后工序中形成的强电介质膜的膜厚T_FER的关系中，按满足下述条件式(3)的方式设定间距Wa。

Wa＜T_FER×2 (3)

接下来，如图16所示，与第一实施方式的图5中说明的工序相同地，覆盖下部电极21、电极衬垫21A及基板整个面，而形成强电介质膜22及上部电极膜23a。不仅在上部电极21之间的间距W满足条件式(1)的邻接的区域，而且即使是在电极衬垫21A和下部电极21的间距Wa满足条件式(3)而形成位线触头的区域内，强电介质膜22的表面也成为平坦面。

接下来，如图17所示，将上部电极膜23a按规定的形状制成图形，并形成上部电极23，并且，通过上述的RIE，去除强电介质膜22，露出电极衬垫21A的表面的一部分。如上所述，由于在形成位线触头的区域内强电介质膜22的表面是平坦面，所以在电极衬垫21A上形成的强电介质膜22的侧壁面22-1与第一实施方式相比，能够大幅度地降低其面积。因此，能够抑制通过侧壁面引起的、还原强电介质膜22的水分的侵入或从强电介质膜22的Pb的脱落。此外，在本变形例中不会产生第一实施方式中附着在强电介质膜22的侧壁的上部电极膜23a的残渣。由于此后的工序与图7A的强电介质膜22的退火处理～图8中所示的工序相同，所以省略其说明。

如此，根据第一实施方式的第二变形例，大幅度地减少强电介质膜侧壁的面积，有效地防止由强电介质膜侧壁的电容器劣化，并能够构成更稳定的强电介质电容器单元。此外，能够省略第一实施方式的插头防氧化膜并减少工序数量。

此外，在第二变形例中，也可采用第一实施方式的导电性插头的防氧化结构。

接下来，叙述本发明的第二实施方式。

图18及图19是表示与本发明的第二实施方式相关的半导体装置的图。图18是第二实施方式的半导体装置的俯视图，图19是沿图18的A-A′线的截面图。

在第一实施方式中，通过将上部电极23以板线的形状制成图形，来共用上部电极23和板线，但在第二实施方式中，将上部电极53形成为与下部电极21相对应的形状，另外设置板线63。因此，强电介质电容器50由下部电极21、和连续覆盖下部电极21的强电介质膜22中与下部电极21相对应的区域、以及夹持强电介质膜22与下部电极21对向的独立的上部电极43构成。

在强电介质电容器的情况下，上部电极必须选择在用于强电介质材料的结晶化或特性改善的高温处理中能忍耐，同时与强电介质膜的结晶相容性良好的材料，一般使用贵金属材料。但是，可想到这种上部电极材料多数是电阻比较高，对于器件速度的高速化的应用变难的情况。因此，在第二实施方式中，上部电极只作为上部电极起功能，通过另外的布线层来形成板线63，而力求实现操作速度的高速化。

图18及图19中所示的半导体装置的制造工序，直至图9中的位线触头13的制造工序为止，除了上部电极53的制成图形形状不同之外，与第一实施方式的第一变形例相同。对此后的工序而言，虽然未特别图示，但在形成位线触头13后，为了防止位线触头13的氧化，而在层间绝缘膜29上形成防氧化膜(未图示)后，形成到达电容器50的上部电极53的孔61。然后，去除层间绝缘膜29上的防氧化膜，在孔61的内部及层间绝缘膜29上的整个面上形成多层金属层。多层金属层例如是由Ti、Al、TiN等构成的多层结构。通过以规定的形状将该多层金属层制成图形，形成与上部电极52连接的板线63和与位线触头13连接的导电性衬垫51。

此后，再次堆积层间绝缘膜69，形成到达导电性衬垫51的接触孔67，在接触孔67的内壁形成TiN膜后，用钨进行填充，而形成第二位线触头52。再在其上层，形成连接于第二位线触头52的多层布线的位线19，而完成图19中所示的半导体装置(强电介质存储器)。

即使在第二实施方式中，强电介质膜22以下述情况为基本，即除了规定的区域之外，连续覆盖上部电极21，在满足条件式(1)的邻接的下部电极间，具有平坦的表面。不用说，也可以省略使用粘合膜42的粘合膜结构，按第一实施方式构成电容器的基底膜。

在第二实施方式中，在防止由强电介质侧壁的电容器的劣化、或上下电极间的漏电的同时，通过另外设置的板线，能够对应操作的高速化。

图20及图21是表示与第二实施方式相关的半导体装置的变形例的图。在该变形例中，与第一实施方式相同，将上部电极23以板线的形状制成图形，同时设置低电阻的第二板线73，并与上部电极23平行走向。由此，减少共用电极的总电阻，提高操作速度。

即，与变形例相关的半导体装置(强电介质存储器)包括：与晶体管Tr的一侧的杂质扩散区16电连接的、具有规定的独立图形的多个下部电极21；除规定的区域之外，连续覆盖下部电极21的强电介质膜22；在强电介质膜22上与下部电极21对向的同时，以规定的线形状制成图形的上部电极23；与该上部电极连接的板线73。强电介质膜22与上述例子相同，在下部电极21之间的间距W满足条件式(1)的区域中，具有平坦的表面。通过该结构，无需使用高度的成批蚀刻的工序，防止由强电介质膜侧壁的电容器劣化。同时，通过与板线形状的上部电极23一并设置的低电阻的第二板线73，力求实现操作速度的提高和稳定。

在图21的例子中，在所有的电容器单元20中，虽然形成板状上部电极21和低电阻板线73的接触，但不限定于此例，也可以仅在存储器单元的端部，构成板状的上部电极23和低电阻板线73形成接触的结构。

接下来，叙述本发明的第三实施方式。

图23及图24是表示与本发明的第三实施方式相关的半导体装置的图。图22是第三实施方式的半导体装置的俯视图，图23是沿图22的A-A′线的截面图。图中，对于前面说明过的部分赋予相同的参考符号，并省略其说明。

如图22及图23所示，与第三实施方式相关的半导体装置包括：在半导体基板11上形成的晶体管Tr；分别与对应晶体管Tr一侧的扩散区16电连接的多个下部电极21；除规定区域之外连续覆盖多个下部电极21的表面21-1及侧壁面21-2的强电介质膜82；在强电介质膜22上与下部电极21对向设置的上部电极23，由下部电极21、和与下部电极21对应的区域的强电介质膜82、以及与下部电极对向的上部电极23来构成强电介质电容器81。

与第三实施方式相关的半导体装置，除了强电介质膜82覆盖下部电极21的表面21-1及侧壁面21-3的同时，反映出下部电极21的形状并具有阶差部82-1之外，与第一实施方式的半导体装置相同。

图24及图25表示图22及图23中所示的半导体装置的制造工序。

首先，如图24所示，与第一实施方式的图4A及图4B相同地，形成直到下部电极21。在此，在形成位线触头的区域之外，按在下部电极间的间距W1例如与后工序中形成的强电介质膜的膜厚T_FER的关系中满足第一实施方式中的条件式(1)的间距W相比比较宽的方式形成下部电极21。

接下来，如图25A的俯视图及图25B的A-A′截面图所示，与第一实施方式的图5～图6B的工序相同地，形成强电介质膜82，进而形成覆盖强电介质膜82的上部电极膜(未图示)，通过RIE制成图形，而形成上部电极23。在此，在延长兼作上部电极23的板线的方向中，连续形成上部电极23。以覆盖下部电极21的表面21-1及侧壁面21-2、绝缘膜15的表面的方式形成强电介质膜82。强电介质膜82的表面反映出下部电极表面21-1及侧壁面21-2的形状，并形成阶差部82-1，以包围上部电极膜由RIE去除的阶差部82-1的侧壁面的方式附着有上部电极膜的残渣83。由于强电介质膜82覆盖着下部电极21的侧壁面21-2，因此残渣83不会导致上部电极23和下部电极21的电短路。此外，通过适当地选择下部电极21之间的距离W1及强电介质膜82的横向厚度Ta等，能够防止邻接的上部电极23彼此之间由残渣83而短路的情况。

此后的工序由于与图7A～图8中所示的工序相同，所以省略其说明。

这样，在第三实施方式的半导体装置中，即使在强电介质膜82的表面形成阶差部82-1的情况下，也能够防止由在阶差部的侧壁面附着的残渣83而使上部电极23-下部电极21之间或邻接的上部电极23之间短路的情况，能够实现消除电容器漏电的担心的可靠性高的半导体装置。

此外，在第三实施方式的半导体装置中，虽然以在板线延伸方向形成阶差部82-1的情况为例进行了说明，但也可以使在该方向上邻接的下部电极之间变狭窄而在强电介质膜82的表面上不形成阶差部，该情况与第一实施方式一样，在强电介质膜82的平坦面上形成兼用作板线的上部电极23。此外，与图18及图19中所示的第二实施方式的半导体装置相同地，也可以设置独立的上部电极53和连接上部电极53的板线63。

图26是表示第三实施方式的半导体装置的第一变形例的图。图中，对于前面说明过的部分赋予相同的参考符号，并省略其说明。

如图26所示，第一变形例的半导体装置形成有覆盖强电介质膜82的表面、填充其阶差部的第二强电介质膜86。即，强电介质电容器85由下部电极21/强电介质膜82/第二强电介质膜86/上部电极23的叠层体构成。由于在第二强电介质膜86的表面不形成陡峭的阶差部，所以能够防止在图23中所示的第三实施方式的强电介质膜82的阶差部82-1的侧壁面上产生上部电极膜的残渣83的发生。

如上所述，在第三实施方式中，为了不会因残渣而使邻接的上部电极彼此之间短路，就必须扩宽下部电极之间的距离，使面积效率相当恶化。此外，由于比第一实施方式更多地露出强电介质膜的侧壁面，所以容易受到后工序中的劣化因素的影响。因此，在第三实施方式的第一变形例中，通过在强电介质膜82上设置第二强电介质膜86，能够力求实现抑制面积效率的降低以及减少电介质膜侧壁面的面积。

图27及图28表示图26中所示的半导体装置的制造工序。

首先，如图27所示，同样进行直到第三实施方式的图24及图25的强电介质膜82的形成为止的工序。接下来，在强电介质膜82的表面形成例如厚度约100nm的第二强电介质膜86。第二强电介质膜86，例如，通过旋涂法使用PZT前躯体溶液形成PZT前躯体膜。作为PZT前躯体溶液，例如在强电介质膜上滴下约0.3cm³的市场销售的PZT薄膜形成剂(PZT113/45/56、浓度15质量％)，以3000rpm旋转20秒钟。在此，PZT113/45/55表示Pb、Zr及Ti的摩尔浓度比分别是113∶45∶55。接下来，将基板加热到约350℃，使PZT薄膜形成剂的溶剂挥发，接下来冷却到室温。接下来，利用卤素灯退火装置使PZT膜结晶化。具体地，例如，在卤素白炽灯退火装置中配置基板，在氧气体流动下，同时进行约650℃、10分钟加热。

如此，通过使用PZT前躯体溶液并利用旋涂法来形成第二强电介质膜86，填充阶差部82-1而能够抑制第二强电介质膜86的侧壁面露出。此外，形成第二强电介质膜86的方法不限于旋涂法，也可以使用阶梯覆盖良好的例如MO-CVD法。此外，第二强电介质膜86不限于PZT膜，只要是PLZT膜或SBT膜等具有钙钛矿结晶结构的强电介质即可，优选的是强电介质膜和结晶相容性良好的强电介质。

接下来，如图28所示，与第三实施方式的图25相同地，在第二强电介质膜86上以规定形状形成上部电极23。在此，由于第二强电介质膜86的表面基本上形成为平坦面，所以能够防止上部电极膜的残渣的发生。其结果，能够减少下部电极21之间的间距，并能够提高面积效率。

此后的工序由于除了形成贯通第二强电介质膜86的位线触头这一点之外，与图7～图8所示的工序相同，所以省略其说明。

如此，在第三实施方式的第一变形例中，能够减少强电介质膜82的阶差，并减少第二强电介质膜86的侧壁面露出。此外，能够防止残渣的产生并提高面积效率。

图29是表示第三实施方式的半导体装置的第二变形例的图。图中，对于前面说明过的部分赋予相同的参考符号，并省略其说明。

如图29所示，第三实施方式的第二变形例的半导体装置，具有下部电极82朝向下方扩宽的锥体形状，强电介质膜82覆盖下部电极88的表面88-1及侧壁面88-2，具有反映出下部电极88的表面形状的锥体状的表面82-1，除这些点之外，与第三实施方式相同。

这样的锥体形状的下部电极88，虽省略工序图，但例如，在下部电极膜(利用蚀刻形成下部电极前的连续膜)上形成下部电极88的下面的大小的尖端·掩膜，使用各向同性蚀刻或具有面内方向的蚀刻性的厚度方向可支配的各向异性蚀刻，将下部电极88制成图形。利用这样的制成图形方法，由于接触于尖端·掩膜的下部电极表面88-1与下部电极88的底面相比更多地进行面内方向蚀刻，所以侧壁面88-2形成为锥体状。

接下来，与第三实施方式相同地形成强电介质膜82及上部电极层23。反映出下部电极88的形状，强电介质膜82由于侧壁面82-1形成为锥体形状，因此容易去除覆盖该部分的上部电极膜。其结果，能够防止上部电极膜的残渣的发生。此外，由于强电介质膜82能够更完全地覆盖下部电极88的侧壁面88-1，所以能够进一步防止上部电极—下部电极之间的短路。

如此，在第三实施方式的第二变形例中，通过将下部电极88形成为锥体形状，能够防止上部电极23—下部电极88之间或邻接的上部电极23之间的短路，能够实现消除电容器漏电的担心的可靠性高的半导体装置。

以上详述了本发明的优选实施方式，但本发明并不限定于这样的特定的实施方式，可在权利要求的范围内记载的本发明的范围内进行各种变化·改变。

如上所述，提供一种用强电介质膜覆盖电容器的下部电极的表面及侧壁面，并防止下部电极和上部电极的漏电，提高面积效率的半导体装置。

此外，提供一种减少电容器的强电介质侧壁的露出并减少强电介质膜劣化的半导体装置。

此外，提供一种不使用高度的高温蚀刻工序，减少通过制造工序对强电介质膜的恶劣影响的半导体装置的制造方法。

此外，消除了上部电极、强电介质膜、下部电极的成批蚀刻中所担心的电容器漏电的问题。

Claims

1.一种半导体装置，其特征在于，包括：

与半导体基板上形成的晶体管一侧的杂质扩散区电连接的多个下部电极；

覆盖上述多个下部电极的表面及侧壁面的强电介质膜；

在上述强电介质膜上与下部电极对向配置的上部电极。

2.根据权利要求1所述的半导体装置，其特征在于，上述强电介质膜除规定区域之外连续覆盖上述多个下部电极。

3.根据权利要求2所述的半导体装置，其特征在于，

按规定的间距来配置上述多个下部电极，

当下部电极之间的间距设为W，强电介质膜的膜厚设为T_FER时，下部电极除了上述规定区域之外，以满足下述条件式来配置：

W＜T_FER×2。

4.根据权利要求3所述的半导体装置，其特征在于，还包括：

与上述晶体管另一侧的杂质扩散区接触的另一个导电性插头；以及

位于与上述下部电极相同的层且覆盖上述另一个导电性插头的表面及其周边的电极衬垫，

当上述电极衬垫和上述下部电极的间距设为Wa，强电介质膜的膜厚设为T_FER时，以满足下述条件式来配置电极衬垫：

Wa＜T_FER×2。

5.根据权利要求1所述的半导体装置，其特征在于，还包括：

连接上述下部电极和上述一侧的杂质扩散区的导电性插头；

插入到上述导电性插头和上述下部电极之间且覆盖上述导电性插头的表面及其周边的插头防氧化膜；

位于与上述插头防氧化膜相同的层且覆盖上述导电性插头的表面及其周边之外的区域的绝缘膜；以及

与插入于上述绝缘膜和上述强电介质膜之间的强电介质的粘合性高的粘合膜，

当插头防氧化膜的膜厚设为t1，绝缘膜的膜厚设为t2，粘合膜的膜厚设为t3时，满足

t1≥t2+t3。

6.根据权利要求5所述的半导体装置，其特征在于，上述粘合膜选自铝氧化膜、钛氧化膜、PZT膜。

7.根据权利要求5所述的半导体装置，其特征在于，上述插头防氧化膜是Ir膜或Ir氧化膜。

8.根据权利要求5所述的半导体装置，其特征在于，上述绝缘膜是SiON膜或氧化铝膜。

9.根据权利要求1所述的半导体装置，其特征在于，上述上部电极具有板线的形状，兼作为上部电极和板线。

10.根据权利要求1所述的半导体装置，其特征在于，还包括覆盖上述上部电极及强电介质膜的电容器保护膜。

11.根据权利要求1所述的半导体装置，其特征在于，上述强电介质膜，其表面具有反映出上述下部电极的表面及侧壁面形状的阶差部。

12.根据权利要求11所述的半导体装置，其特征在于，

还包括覆盖上述强电介质膜的表面的另一个强电介质膜，

上述另一个强电介质膜填充阶差部。

13.根据权利要求1所述的半导体装置，其特征在于，上述下部电极的侧壁面具有朝向下方扩展的锥体形状。

14.一种半导体装置的制造方法，其特征在于，包括：

形成导电性插头的工序，该导电性插头与在半导体基板上形成的晶体管一侧的杂质扩散区连接；

形成下部电极的工序，该下部电极与上述导电性插头电连接；

在整个面形成强电介质膜的工序，该强电介质膜覆盖上述下部电极的表面及侧壁面；

在上述强电介质膜上以规定形状形成上部电极的工序；

仅在规定的区域中去除上述强电介质膜的工序；

在上述规定的区域形成触头的工序，该触头与上述晶体管的另一侧杂质扩散区电连接。

15.根据权利要求14所述的半导体装置的制造方法，其特征在于，上述下部电极的形成工序，以规定间距配置下部电极，同时，当上述下部电极间的间距设为W，上述强电介质膜的膜厚设为T_FER时，除了上述规定区域之外以满足下述条件式来形成下部电极：

W＜T_FER×2。

16.根据权利要求15所述的半导体装置的制造方法，其特征在于，在上述下部电极的形成工序中，与上述下部电极同时形成与上述晶体管的另一侧杂质扩散区连接的另一个导电性插头电连接的电极衬垫；

当上述电极衬垫和上述下部电极的间距设为Wa，强电介质膜的膜厚设为T_FER时，以满足下述条件式来形成电极衬垫：

Wa＜T_FER×2。

17.根据权利要求14所述的半导体装置的制造方法，其特征在于，在上述导电性部插头的形成工序之后，还包括：

在上述导电性插头的表面及其周边形成覆盖该导电性插头的插头防氧化膜的工序；

在上述插头防氧化膜及基板整个面上，将第一层间绝缘膜和与强电介质的粘合性高的粘合膜，以该第一层间绝缘膜的膜厚和该粘合膜的膜厚的总厚度不超过上述插头防氧化膜的厚度的方式，依次堆积的工序；

在上述粘合膜上堆积第二层间绝缘膜的工序；

对上述第二层间绝缘膜进行直到露出上述插头防氧化膜的表面为止的平坦化工序，

在上述插头防氧化膜上形成上述下部电极。

18.根据权利要求14所述的半导体装置的制造方法，其特征在于，上述上部电极的形成工序包括将上部电极加工成板线的形状的工序。

19.根据权利要求14所述的半导体装置的制造方法，其特征在于，在形成上述强电介质膜的工序后，还包括：形成另一个强电介质膜的工序，该另一个强电介质膜覆盖上述强电介质膜的表面的同时，填充该表面上形成的阶差。

20.根据权利要求19所述的半导体装置的制造方法，其特征在于，上述另一个强电介质膜的形成工序为，利用旋涂法在上述强电介质膜的表面涂布强电介质前驱体溶液且进行加热处理。