KR20030074079A - 비아식각저지막을 이용하는 강유전체 메모리 소자 및 그제조방법 - Google Patents

비아식각저지막을 이용하는 강유전체 메모리 소자 및 그제조방법 Download PDF

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Abstract

강유전체 메모리 소자 및 그 제조방법을 개시한다. 본 발명에 따른 강유전체 메모리 소자는 하부 층간절연막 상에 행 방향 및 열 방향을 따라 2차원적으로 배열된 복수개의 강유전체 커패시터들을 포함하는데, 상기 강유전체 커패시터들의 상면은 상기 강유전체 커패시터들 사이를 덮는 층간절연막에 의해 노출되고, 이 층간절연막 상에만 비아식각저지막(via etch-stop layer) 패턴이 개재된다. 복수개의 플레이트 라인들이 서로 이웃한 적어도 2개의 행들 상에 배열된 상기 강유전체 커패시터들과 전기적으로 접속하고 상기 강유전체 커패시터들 사이에서는 상기 비아식각저지막 패턴에 접하도록 배치된다. 본 발명에 따르면, 셀마다 플레이트 라인 연결을 위한 비아홀을 형성하지 않아도 되므로 더욱 고집적화하는 것이 가능하며, 개재된 비아식각저지막 패턴에 의해 그 하부의 층간절연막이 보호되므로 커패시터 특성 열화를 방지할 수 있다.

Description

비아식각저지막을 이용하는 강유전체 메모리 소자 및 그 제조방법{Ferroelectric memory device using via etch-stop layer and method for manufacturing the same}
본 발명은 반도체 소자에 관한 것으로, 특히 강유전체 커패시터(ferroelectric capacitor)를 포함하는 강유전체 메모리 소자 및 그 제조방법에 관한 것이다.
최근 들어 강유전체막을 이용한 강유전체 메모리 소자가 차세대 메모리로 주목받고 있다. 강유전체 메모리 소자에서는 인가하는 전기장의 방향에 따라 분극 방향을 조절함으로써 신호를 입력하고, 전기장을 제거하였을 때 남아 있는 잔류분극(remnant polarization)의 방향에 따라 디지털 신호 1과 0을 저장하게 되는 원리를 이용한다. 이와 같은 강유전체 메모리 소자는 뛰어난 내구성(endurance), 수십 nsec의 빠른 속도, 5 V 이하의 낮은 구동전압, 그리고 낮은 소비전력 등을 특성으로 한다. 하지만, 이렇게 뛰어난 특성을 갖고 있더라도 메모리 제품으로써 충분히 활용되기 위해서는 더욱 고집적화가 이루어져야 한다.
강유전체 메모리 소자의 고집적화를 위해서는 1T/1C(1-트랜지스터와 1-강유전체 커패시터) 셀 구조의 실현, 강유전체 커패시터의 소형화 기술, 다층배선 공정의 개발뿐만 아니라 내열성(hot temperature retention), 디램(DRAM)/에스램(SRAM)에 필적할 만한 기입/독출 내구성 등의 신뢰성 확보가 필수적이다.
그 중에서도 특히 강유전체 커패시터의 소형화 기술은 고집적화가 진행됨에 따라 가장 중요하고도 복잡한 기술이 된다. 이는 고집적화가 진행되면서 현격하게 줄어든 강유전체 커패시터 영역에 따른 강유전성의 변화 정도가 아직 충분히 검증되지 않았고, 줄어든 커패시터에 대해 후속 공정이 더욱 어려워졌기 때문이다. 그리고, 강유전체 메모리 소자의 고유 특성상, 셀마다 비아홀(via hole)을 형성하여플레이트 라인(plate line)에 연결해야 하기 때문이기도 하다. 각 셀마다 비아홀을 형성하는 종래의 제조방법은 0.25 ㎛ 디자인 룰(design rule) 이하의 커패시터 영역에서는 불가능하게 된다.
따라서, 작아진 커패시터에서 플레이트 라인과의 연결을 위한 비아홀의 새로운 형성기술이 필요하다. 그러나, 이 기술은 커패시터에 데미지(damage)를 주지 않는 기술이어야만 할 것이다. 데미지는 통상 식각 공정에서 사용하는 식각용 케미컬(가스나 용액)에 의해 발생할 수 있는데, 이것에 의하여 잔류분극 특성이 열화되거나 그 분포가 나빠지는 문제, 즉 커패시터가 열화되는 문제가 발생하기 때문이다. 특히 각각의 커패시터에서의 잔류분극이 불균일해지면 강유전체 메모리 소자의 센싱 마진(sensing margin)이 감소되는 불량이 발생할 수 있다. 이는 강유전체 메모리 소자의 처리 방식이 참조 셀(reference cell)의 커패시터와 메모리 셀의 커패시터의 잔류분극 값을 서로 비교하여 그 차이를 인식하는 방식인 점에 기인한다.
본 발명이 이루고자 하는 기술적 과제는, 플레이트 라인과 강유전체 커패시터간의 연결 구조를 개선함으로써 더욱 고집적화할 수 있는 강유전체 메모리 소자를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 더욱 고집적화된 강유전체 메모리 소자를 제조하는 데에 있어서 커패시터 특성의 열화 문제 없이 비아홀을 형성하는 방법을 포함하는 강유전체 메모리 소자의 제조방법을 제공하는 것이다.
도 1 내지 도 9는 본 발명의 일 실시예에 따른 강유전체 메모리 소자 및 그 제조방법을 설명하기 위한 단면도들이다.
도 10 내지 도 15는 본 발명의 다른 실시예에 따른 강유전체 메모리 소자 및 그 제조방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
20 : 제 1 하부 층간절연막,35 : 제 2 하부 층간절연막,
60 : 강유전체 커패시터,70 : 층간절연막,
80a, 180a : 비아식각저지막 패턴,90 : 캡슐화 장벽막,
95, 195 : 제 1 상부 층간절연막,105a : 스트래핑 라인,
110, 210 : 제 2 상부 층간절연막,115, 215 : 슬릿형 공통 비아홀,
120, 220 : 플레이트 라인
상기 기술적 과제를 달성하기 위한 본 발명에 따른 강유전체 메모리 소자는 복수개의 강유전체 커패시터들을 포함한다. 상기 강유전체 커패시터들은 반도체 기판 상에 형성된 하부 층간절연막 상에 행 방향 및 열 방향을 따라 2차원적으로 배열된다. 상기 강유전체 커패시터들의 상면은 상기 강유전체 커패시터들 사이를 덮는 층간절연막에 의해 노출된다. 이 층간절연막 상에만 비아식각저지막(via etch-stop layer) 패턴이 개재된다. 그리고, 상기 비아식각저지막 패턴 상에는 상부 층간절연막이 형성된다. 복수개의 플레이트 라인들이 서로 이웃한 적어도 2개의 행들 상에 배열된 상기 강유전체 커패시터들과 전기적으로 접속하고 상기 강유전체 커패시터들 사이에서는 상기 비아식각저지막 패턴에 접하도록 배치된다.
상기 비아식각저지막 패턴은 상기 층간절연막 및 상부 층간절연막과 식각선택비가 다른 물질로 이루어진 것이 바람직한데, 예를 들어, 상기 층간절연막과 상부 층간절연막이 산화막으로 이루어진 경우 상기 비아식각저지막 패턴은 타이타늄 산화막(TiO2), 알루미늄 산화막(Al2O3), 실리콘 질화막(Si3N4) 또는 실리콘 산화질화막(SiON)으로 이루어진다.
상기 비아식각저지막 패턴 상에는 수소 침투를 방지하는 캡슐화 장벽막(encapsulated barrier layer)이 피복될 수 있다. 이와 같은 캡슐화 장벽막은 알루미늄 산화막, 타이타늄 산화막, 지르코늄 산화막(ZrO2), 탄탈륨 산화막(Ta2O5), 실리콘 질화막 또는 세륨 산화막(CeO2)으로 이루어질 수 있다.
한편, 상기 강유전체 커패시터들은 각각 차례로 적층된 하부전극, 강유전체막 패턴 및 상부전극을 포함하고, 상기 플레이트 라인은 서로 이웃한 적어도 2개의 행들 상에 배열된 상기 상부전극들과 직접 접촉할 수 있다. 이 때, 상기 플레이트 라인들은 상기 상부 층간절연막을 관통하는 슬릿형 공통 비아홀을 통하여 서로 이웃한 적어도 2개의 행들 상에 배열된 상기 상부전극들과 직접 접촉하는 공통 플레이트 라인들일 수 있다.
본 발명에 따른 다른 강유전체 메모리 소자는, 반도체 기판 상에 형성된 하부 층간절연막 상에 행 방향 및 열 방향을 따라 2차원적으로 배열된 복수개의 강유전체 커패시터들을 포함하는데, 상기 강유전체 커패시터들 사이에는 층간절연막이 상기 강유전체 커패시터와 동일한 높이로 채워져 상기 강유전체 커패시터들의 상면을 노출시키고 있다. 이 층간절연막 상에는 서로 이웃한 적어도 2개의 행들 상에 배열된 상기 강유전체 커패시터들 사이에서 상기 층간절연막을 노출시키도록 형성된 비아식각저지막 패턴이 개재된다. 상기 비아식각저지막 패턴 상에 상부 층간절연막이 형성되어 있으며, 상기 서로 이웃한 적어도 2개의 행들 상에 배열된 상기 강유전체 커패시터들과 전기적으로 접속하도록 복수개의 플레이트 라인들이 배치된다.
이 경우에, 수소 침투를 방지하는 캡슐화 장벽막은 상기 강유전체 커패시터들과 상기 층간절연막 사이 또는 상기 상부 층간절연막 내부에 더 개재되어 있을 수 있다.
상기 다른 기술적 과제를 이루기 위하여 본 발명에 따른 강유전체 메모리 소자의 제조방법은 반도체 기판 상에 하부 층간절연막을 형성하는 단계를 포함한다.상기 하부 층간절연막 상에 행 방향 및 열 방향을 따라 2차원적으로 복수개의 강유전체 커패시터들을 형성한다. 상기 강유전체 커패시터들을 덮는 층간절연막 및 비아식각저지막을 순차적으로 형성한 다음, 상기 강유전체 커패시터들의 상면을 노출시키는 셀비아홀이 형성되도록 상기 비아식각저지막 및 층간절연막을 패터닝한다. 이어서, 상기 셀비아홀을 완전히 매립하는 제 1 상부 층간절연막을 형성한 후, 상기 제 1 상부 층간절연막 상에 스트래핑 라인(strapping line)들을 형성한다. 상기 스트래핑 라인들을 완전히 덮는 제 2 상부 층간절연막을 형성하고, 상기 패터닝된 비아식각저지막을 식각종료점으로 하여 상기 제 2 및 제 1 상부 층간절연막을 식각한 후 도전층을 증착한다. 이것에 의해, 서로 이웃한 적어도 2개의 행들 상에 배열된 상기 강유전체 커패시터들과 전기적으로 접속하고 상기 강유전체 커패시터들 사이에서는 상기 패터닝된 비아식각저지막에 접하도록 배치된 복수개의 플레이트 라인들이 형성된다.
상기 비아식각저지막은 상기 층간절연막, 제 1 및 제 2 상부 층간절연막과 식각선택비가 다른 물질로 사용하여 형성하는 것이 바람직하다. 상기 층간절연막, 제 1 및 제 2 상부 층간절연막은 산화막으로 형성하고, 상기 비아식각저지막은 타이타늄 산화막, 알루미늄 산화막, 실리콘 질화막 또는 실리콘 산화질화막으로 형성할 수 있다.
상기 강유전체 커패시터들을 형성하는 단계는, 상기 하부 층간절연막 상에 하부전극막, 강유전체막 및 상부전극막을 차례로 형성하는 단계, 및 상기 상부전극막, 상기 강유전체막 및 상기 하부전극막을 연속적으로 패터닝하여, 하부전극, 강유전체막 패턴 및 상부전극이 차례로 적층된 복수개의 강유전체 커패시터들을 형성하는 단계를 포함할 수 있다.
상기 플레이트 라인들은 상기 제 1 및 제 2 상부 층간절연막을 관통하는 슬릿형 공통 비아홀을 통하여 서로 이웃한 적어도 2개의 행들 상에 배열된 상기 강유전체 커패시터들과 직접적으로 접촉하는 공통 플레이트 라인들로 형성하는 것이 바람직하다.
본 발명에 따른 다른 강유전체 메모리 소자의 제조방법에서는, 반도체 기판 상에 하부 층간절연막을 형성한 다음, 상기 하부 층간절연막 상에 행 방향 및 열 방향을 따라 2차원적으로 복수개의 강유전체 커패시터들을 형성하고 나서, 상기 강유전체 커패시터들을 덮는 층간절연막을 형성한다. 이어서, 상기 강유전체 커패시터들의 상면이 노출될 때까지 평탄화시킨 후, 상기 층간절연막을 포함하는 반도체 기판의 전면에 비아식각저지막을 형성한다. 그 위에 제 1 상부 층간절연막을 형성한 다음 스트래핑 라인들을 형성하고 나서, 상기 스트래핑 라인들을 완전히 덮는 제 2 상부 층간절연막을 형성한다. 상기 비아식각저지막을 식각종료점으로 하여 서로 이웃한 적어도 2개의 행들 상에 배열된 상기 강유전체 커패시터들 사이에서 상기 제 2 상부 층간절연막 및 제 1 상부 층간절연막을 선택적으로 식각함으로써 슬릿형 공통 비아홀을 형성한다. 상기 제 2 상부 층간절연막, 제 1 상부 층간절연막 및 층간절연막을 식각하지 않으면서 상기 슬릿형 공통 비아홀 안의 비아식각저지막을 식각하여 상기 강유전체 커패시터들의 상면을 노출시키고 난 후, 상기 슬릿형 공통 비아홀 안에 도전층을 증착함으로써, 상기 서로 이웃한 적어도 2개의 행들 상에 배열된 상기 강유전체 커패시터들과 전기적으로 접속하고 상기 강유전체 커패시터들 사이에서는 상기 층간절연막에 접하도록 배치된 복수개의 플레이트 라인들을 형성하게 된다.
본 발명에 따르면, 슬릿형 공통 비아홀을 통하여 플레이트 라인과 강유전체 커패시터를 연결하므로, 종래 각 셀마다 플레이트 라인의 연결을 위한 비아홀을 형성하는 데에 따르는 집적화 제한 요인을 제거한다. 슬릿형 공통 비아홀을 형성할 때에는 비아식각저지막을 식각종료점으로 이용하므로, 그 하부의 층간절연막은 손상되지 않는다. 이에 따라, 식각용 케미컬이 커패시터 유전막에 침투하여 커패시터 특성을 열화시키던 종래의 문제를 해결할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
(제 1 실시예)
도 9는 본 발명의 일 실시예에 따른 강유전체 메모리 소자의 단면도이다. 본발명의 실시예에 따르면 셀 트랜지스터들이 반도체 기판 상에 행 방향 및 열 방향을 따라 2차원적으로 배열되는데, 도 9는 각 셀 트랜지스터의 게이트 연장 방향을 행 방향으로 볼 때, 그와 직교하는 열 방향으로 자른 단면이다.
도 9를 참조하면, 소자분리가 마쳐진 반도체 기판(10) 상에 복수개의 셀 트랜지스터들이 형성되어 있다. 하나의 셀 트랜지스터는 게이트(15)와 그 양측의 소스/드레인 영역(17, 18)으로 구성된다. 각 소스/드레인 영역(17, 18) 상에는 콘택패드(25)가 형성된다. 비트라인(30)은 제 1 하부 층간절연막(20)을 관통하여 콘택패드(25)에 의해 셀 트랜지스터들의 드레인 영역(18)에 전기적으로 연결된다. 그 상부에 제 2 하부 층간절연막(35)이 배치되고, 제 2 및 제 1 하부 층간절연막(35, 20)을 관통하여 콘택플러그(40)들이 형성되어 있다. 콘택플러그(40)들은 콘택패드(25)들에 의해 셀 트랜지스터들의 소스 영역(17)들에 전기적으로 연결된다. 콘택패드(25)들은 비트라인(30) 및 콘택플러그(40) 형성을 위한 각각의 콘택홀의 종횡비가 커질 경우를 고려하여 형성하는 것으로, 생략되는 경우도 있다.
콘택플러그(40)들 위에는 강유전체 커패시터(60)들이 형성된다. 셀 트랜지스터들이 2차원적으로 배열되기 때문에 콘택플러그(40)들도 2차원적으로 배열되고, 결과적으로 강유전체 커패시터(60)들도 2차원적으로 배열된다.
강유전체 커패시터(60)들의 각각은 차례로 적층된 하부전극(45), 강유전체막 패턴(50) 및 상부전극(55)을 포함한다. 하부전극(45)은 콘택플러그(40) 위에 위치하므로, 콘택플러그(40)를 통하여 소스 영역(17)과 전기적으로 접속된다. 하부전극(45)은 접착막, 하부 확산방지막, 하부 금속산화막 및 하부 금속막의 다중막으로 구성될 수 있고, 그 총 두께는 1000 내지 3000Å 정도로 할 수 있다. 하부 확산방지막은 산소 확산 방지를 위해서 형성하는 것으로, 예컨대 TiN, Ti, TiAlN, TiSix, TiSi, TiSiN, TaSiN, TaAlN, Ir, Ru, W, WSi와 같은 고융점 금속, 또는 그 실리사이드 또는 그 질화물을 사용하여 형성할 수 있다. 강유전체막 패턴(50)은 Pb(Zr,Ti)O3막, SrBi2Ta2O9막 또는 SrBi(Ta,Nb)2O9막으로 이루어질 수 있다. 그 밖에도 SrTiO3, BaTiO3, (Ba,Sr)TiO3, (Pb,La)(Zr,Ti)O3, Bi4Ti3O12막으로 이루어져도 좋다. 상부전극(55)은 상부 금속산화막 및 상부 확산방지막의 이중막으로 구성될 수 있으며, 상부전극(55)의 총 두께도 1000 내지 3000Å 정도로 할 수 있다. 상부 및 하부전극(55, 45)을 구성하는 물질로는 Pt, Ir, Ru, Rh, Os, Pd 등의 금속이 사용된다. 따라서, 이러한 금속의 산화물 예컨대 IrO2, RhO2, 또는 RuO2등도 사용될 수 있다.
강유전체 커패시터(60)들의 각 상부전극(55)은 강유전체 커패시터(60)들 사이를 덮는 층간절연막(70)에 의해 노출된다. 이 층간절연막(70) 상에만 비아식각저지막 패턴(80a)이 개재된다. 이 비아식각저지막 패턴(80a) 상에는 수소 침투를 방지하는 캡슐화 장벽막(encapsulated barrier layer, 90)이 피복된다. 캡슐화 장벽막(90)은 알루미늄 산화막, 타이타늄 산화막, 지르코늄 산화막, 탄탈륨 산화막, 실리콘 질화막 또는 세륨 산화막과 같은 금속산화막일 수 있다.
이와 같은 캡슐화 장벽막(90)은 강유전체막 패턴(50) 내부로 공정 중에 발생하거나 캐리어 가스에 포함되어 있는 수소원자들이 침투되는 것을 방지할 수 있다.강유전체막 패턴(50) 내에 수소원자들이 침투되면, 강유전체막 패턴(50)의 신뢰성이 저하된다. 침투된 수소원자들은 강유전체막 패턴(50) 내의 산소 원자들과 반응하여 산소 공공(oxygen vacancy)을 생성한다. 이러한 산소 공공은 강유전체의 분극특성(polarization characteristic)을 저하시킨다. 그 결과, 강유전체 메모리 소자의 오동작(malfunction)을 유발시킨다.
또한, 수소원자들이 강유전체막 패턴(50)과 상부 및 하부전극(55, 45) 사이의 계면에 포획되면, 이들 사이의 에너지 장벽(energy barrier)이 낮아진다. 따라서, 강유전체 커패시터의 누설전류 특성이 저하된다. 결론적으로, 캡슐화 장벽막(90)은 강유전체 커패시터(60)의 특성 및 신뢰성을 향상시킨다.
비아식각저지막 패턴(80a)은 상부 층간절연막에 의해 덮여진다. 상부 층간절연막은 차례로 적층된 제 1 상부 층간절연막(95)과 제 2 상부 층간절연막(110)을 포함한다. 비아식각저지막 패턴(80a)과 층간절연막(70) 및 상부 층간절연막(95, 110)은 서로 식각선택비가 다른 물질로 이루어진 것이 바람직하다. 예를 들어, 층간절연막(70) 과 상부 층간절연막(95, 110)이 산화막으로 이루어진 경우, 비아식각저지막 패턴(80a)은 타이타늄 산화막, 알루미늄 산화막, 실리콘 질화막 또는 실리콘 산화질화막으로 이루어진다. 제 1 및 제 2 상부 층간절연막(95, 110) 사이에는 복수개의 제 1 배선인 스트래핑 라인(strapping line; 105a)들이 개재된다.
복수개의 제 2 배선인 플레이트 라인(120)들이 제 1 및 제 2 상부 층간절연막들(95, 110)과 캡슐화 장벽막(90)을 관통하는 슬릿형 공통 비아홀(115)을 통하여 서로 이웃한 적어도 2개의 행들 상에 배열된 강유전체 커패시터(60)들과 직접적으로 접촉하여 형성된다. 이 플레이트 라인(120)들은 강유전체 커패시터(60)들 사이에서는 비아식각저지막 패턴(80a)에 접한다.
상세히 설명한 바와 같이, 본 실시예에 따르면 슬릿형 공통 비아홀을 통하여 플레이트 라인과 적어도 2개의 커패시터들을 연결하므로, 종래 각 셀마다 플레이트 라인의 연결을 위한 비아홀을 형성하는 데에 따르는 고집적화 제한 요인을 제거할 수 있다. 따라서, 디자인 룰 감소에 따라 작아진 커패시터에서 플레이트 라인과의 연결 구조가 개선됨으로써 더욱 고집적화될 수 있는 강유전체 메모리 소자가 구현된다.
이하 본 발명의 일 실시예에 따른 강유전체 메모리 소자의 제조방법을 설명한다. 도 1 내지 도 8은 도 9에 나타낸 본 발명의 일 실시예에 따른 강유전체 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
먼저 도 1에 도시되어 있는 대로, 소자분리가 마쳐진 반도체 기판(10) 상에 행 방향 및 열 방향을 따라 2차원적으로 배열된 복수개의 셀 트랜지스터들을 형성한다. 우선 복수개의 게이트(15)들을 형성한 다음, 게이트(15)들 양측의 반도체 기판(10)에 불순물을 주입하여 소스/드레인 영역(17, 18)들을 형성한다. 게이트(15)의 도전층은 도핑된 폴리실리콘, 텅스텐(W), 텅스텐 실리사이드(WSi), 타이타늄 실리사이드(TiSix), 탄탈륨 실리사이드(TaSix) 또는 이들의 조합막으로 형성할 수 있다. 하나의 셀 트랜지스터는 게이트(15)와 그 양측의 소스/드레인 영역(17, 18)으로 구성된다. 다음으로, 각 소스/드레인 영역(17, 18) 상에 콘택패드(25)를 형성한다. 콘택패드(25)는 도핑된 폴리실리콘을 이용하여 형성할 수 있으며, 자기정렬적인 개념으로 형성할 수 있다.
콘택패드(25)까지 형성된 반도체 기판(10)의 전면에 제 1 하부 층간절연막(20)을 형성한 다음, 제 1 하부 층간절연막(20)을 관통하여 콘택패드(25)에 의해 셀 트랜지스터의 드레인 영역(18)과 전기적으로 연결되는 비트라인(30)을 형성한다. 제 1 하부 층간절연막(20)은 예를 들어 BPSG(Boro Phospho Silicate Glass)로 형성할 수 있고, 비트라인(30)은 예를 들어 텅스텐으로 형성할 수 있다.
비트라인(30)이 형성된 반도체 기판(10)의 전면에 제 2 하부 층간절연막(35)을 형성한 다음, 제 2 및 제 1 하부 층간절연막(35, 20)을 관통하여 콘택패드(25)에 의해 각 셀 트랜지스터들의 소스 영역(17)들과 전기적으로 연결된 복수개의 콘택플러그(40)들을 형성한다. 제 2 하부 층간절연막(35)도 BPSG로 형성할 수 있고, 콘택플러그(40)들은 예를 들어 도핑된 폴리실리콘으로 형성한다.
콘택플러그(40)들을 포함하는 제 2 하부 층간절연막(35) 상에 하부전극막, 강유전체막 및 상부전극막을 차례로 형성한다. 하부전극막은 접착막, 하부 확산방지막, 하부 금속산화막 및 하부 금속막의 다중막으로 구성되도록 형성할 수 있으며, 그 총 두께는 1000 내지 3000Å 정도로 할 수 있다. 접착막은 하부전극이 콘택플러그(40)들과의 오믹 콘택(ohmic contact)을 이루도록 하기 위해서 형성한다. 접착막으로는 100 내지 500Å 두께의 타이타늄막을 스퍼터링에 의해서 증착한 다음, 노(furnace)에서 산소 열처리를 실시하여 타이타늄 산화막으로 만들 수 있다. 필요에 따라서는 접착막의 형성 공정을 생략할 수도 있다. 하부 확산방지막은 산소 확산 방지를 위해서 형성하는 것으로서, 예컨대 TiN, Ti, TiAlN, TiSix, TiSi, TiSiN, TaSiN, TaAlN, Ir, Ru, W, WSi와 같은 고융점 금속, 그 실리사이드 또는 그 질화물을 증착하여 형성한다. 이러한 막들은 스퍼터링과 같은 물리적 기상 증착(PVD), 화학적 기상 증착(CVD), 솔-젤(sol-gel) 방식 중의 어느 한 방법으로 증착할 수 있다. 하부 확산방지막은 접착막의 형성이 생략된 경우에는 콘택플러그(40)들과 오믹 콘택을 형성한다. 콘택플러그(40)들로의 산소 확산 방지막으로서의 역할을 고려할 때, 낮은 산소 투과도 특성을 나타내는 Ir을 사용하는 것이 가장 바람직하다. 상부전극막은 상부 금속산화막 및 상부 확산방지막의 이중막으로 구성될 수 있으며, 그 총 두께도 1000 내지 3000Å 정도로 할 수 있다. 상부 확산방지막은 하부 확산방지막과 동일한 물질로 형성될 수 있다. 상부 및 하부전극막을 구성하는 물질로는 Pt, Ir, Ru, Rh, Os, Pd 등의 금속 및/또는 이들의 산화물이 사용된다. 예를 들어, 하부전극막은 1500Å 두께의 Ir, 500Å 두께의 IrO2및 1500Å 두께의 Pt로 구성될 수 있고, 상부전극막은 300Å 두께의 Ir과 1200Å 두께의 IrO2로 구성될 수 있으며 각 성분의 증착은 물리적 기상 증착에 의할 수 있다. 강유전체막은 Pb(Zr,Ti)O3막, SrBi2Ta2O9막 또는 SrBi(Ta,Nb)2O9막을 사용하여 형성할 수 있는데, 이 때 스핀 코팅, LSMCD(Liquid Source Mist Chemical Vapor Deposition), 화학적 기상 증착 또는 물리적 기상 증착 등의 다양한 방법으로 형성할 수 있다. 바람직하게, Pb(Zr,Ti)O3막의 경우에는 솔-젤 방법에 의해 증착한 후결정화 열처리를 통해 형성한다. 강유전체막은 그 밖에도 SrTiO3, BaTiO3, (Ba,Sr)TiO3, (Pb,La)(Zr,Ti)O3, Bi4Ti3O12막으로 형성해도 된다.
차례로 형성된 하부전극막, 강유전체막 및 상부전극막을 1개의 마스크를 이용하여 연속적으로 패터닝함으로써, 하부전극(45), 강유전체막 패턴(50) 및 상부전극(55)이 차례로 적층된 복수개의 강유전체 커패시터(60)들을 형성한다. 강유전체 커패시터(60)들은 콘택플러그(40)들 위에 형성된다. 셀 트랜지스터들이 2차원적으로 배열되기 때문에 콘택플러그(40)들도 2차원적으로 배열되고, 결과적으로 강유전체 커패시터(60)들도 2차원적으로 배열된다.
고집적된 강유전체 메모리 소자에서는 오버레이 마진이 상당히 감소하게 되므로, 기존에 3개의 마스크를 이용한 식각 공정을 적용하는 것은 불가능하다. 타이타늄 질화막으로 된 1개의 하드 마스크막 및 포토레지스트를 이용한 통상의 사진 식각 공정을 이용하여 이와 같은 커패시터 노드 분리를 수행할 수 있다.
다음으로 도 2에서 나타낸 바와 같이, 강유전체 커패시터(60)들을 덮는 층간절연막(70)을 형성하고, 그 위에 비아식각저지막(80)을 형성한다. 층간절연막(70)은 예를 들어 USG(Undoped Silicate Glass), PSG(Phosphorus Silicate Glass), PE-TEOS(Plasma Enhanced Ortho Silicate Glass) 등으로 형성할 수 있다. 또는 절연성을 가지는 여러 막질의 조합막으로 형성할 수도 있다. 비아식각저지막(80)은 층간절연막(70)과 식각선택비가 다른 막질이어야 하며, 예를 들어 타이타늄 산화막, 알루미늄 산화막, 실리콘 질화막 또는 실리콘 산화질화막으로 형성한다.
적층된 비아식각저지막(80)과 층간절연막(70)은 도 3에서와 같이 각 셀마다 패터닝되어서 각 상부전극(55)을 노출하는 비교적 얕은 셀비아홀(85)이 형성된다. 참조번호 "80a"는 패터닝된 비아식각저지막, 즉 비아식각저지막 패턴을 가리킨다.
다음으로 도 4의 단계에서, 비아식각저지막 패턴(80a)을 따라 수소 침투를 방지하는 캡슐화 장벽막(90)이 피복된다. 캡슐화 장벽막(90)은 알루미늄 산화막, 타이타늄 산화막, 지르코늄 산화막, 탄탈륨 산화막, 실리콘 질화막 또는 세륨 산화막으로 형성할 수 있다. 캡슐화 장벽막(90)은 강유전체막 패턴(50) 내부로 공정 중에 발생하거나 캐리어 가스에 포함되어 있는 수소원자들이 침투되는 것을 방지할 수 있다. 앞에서도 언급한 바와 같이 수소원자의 침투는 최대한 방지하여야 한다. 수소는 기본적으로 상부전극을 통해 강유전체막 패턴으로 확산하여 강유전체 재료에 함유된 산화물을 환원시킨다. 그 결과 강유전체 커패시터의 전자특성이 열화된다. 강유전체막 패턴의 상부전극에의 부착성은 계면에서 일어나는 화학적 변화에 의해 낮아진다. 상부전극은 산화-환원 반응으로 발생하는 산소, 물 등의 생성물에 의해 밀려 올라간다. 그러므로 상부전극과 강유전체막 패턴 사이의 계면에서 박리되기 쉬워진다. 캡슐화 장벽막(90)을 형성하면 수소원자들이 침투되는 것이 방지되므로 이와 같은 문제를 예방할 수 있다. 캡슐화 장벽막(90)은 단차도포성을 향상시키기 위하여 IMP(Ion Metal Plasma) 또는 콜리메이트 방법을 이용한 PVD 또는 CVD 방법으로 형성할 수 있으며, CVD 방법 중에서도 PE-CVD, LP(Low Pressure)-CVD 또는 AP(Atmospheric Pressure)-CVD에 의할 수 있다. 혹은 원자층 증착(ALD) 방식을 사용하여도 된다. 특히 ALD 방식은 저온에서 구현할 수 있으며, 물리적 및 화학적으로 매우 안정한 캡슐화 장벽막을 형성하게 한다. 1 원자층 단위로 반복 형성하기 때문에, 막의 두께를 정확하게 제어하는 것이 가능하여, 캡슐화 장벽막이 증착되는 피증착표면의 토폴로지가 아무리 복잡하더라도, 100%의 단차도포성을 가지도록 형성할 수 있다.
계속하여 도 5를 참조하면, 비아식각저지막 패턴(80a)은 셀비아홀(85)을 완전히 매립하는 제 1 상부 층간절연막(95)에 의해 덮여진다. 제 1 상부 층간절연막(95)은 비아식각저지막 패턴(80a)과 식각선택비가 다른 물질로 이루어진 것이 바람직하다. 비아식각저지막 패턴(80a)으로서 타이타늄 산화막, 알루미늄 산화막, 실리콘 질화막 또는 실리콘 산화질화막을 사용한 경우라면, 제 1 상부 층간절연막(95)으로서 산화막을 사용한다. 예를 들어, 제 1 상부 층간절연막(95)은 USG, PSG, PE-TEOS 등으로 형성할 수 있다. 그런 다음, 알루미늄과 같은 금속층을 증착하여 제 1 상부 층간절연막(95) 상에 도전층(105)을 형성한다.
도 6을 참조하여, 도전층(105)을 패터닝함으로써, 제 1 상부 층간절연막(95) 상에 스트래핑 라인(105a)들을 형성한다. 스트래핑 라인(105a)들은 인접하는 두 개의 셀비아홀(85) 양측으로 형성된다.
다음으로 도 7에 나타낸 바와 같이, 스트래핑 라인(105a)들이 형성된 결과물 상에 제 2 상부 층간절연막(110)을 형성한다. 스트래핑 라인(105a)들이 금속으로 이루어지고, 후속적으로 형성하는 플레이트 라인 또한 금속으로 이루어지면, 제 2 상부 층간절연막(110)을 금속간절연막(IMD)이라 할 수 있다. 제 2 상부 층간절연막(110)은 비아식각저지막 패턴(80a)과 식각선택비가 다른 물질로 이루어진 것이 바람직하다. 따라서, 제 1 상부 층간절연막(95)과 마찬가지로, 산화막, 이를테면 USG, PSG, PE-TEOS 등으로 형성한다.
이어서, 도 8에 나타낸 바와 같이 인접한 커패시터(60)들의 상부전극(55)을 노출시키는 슬릿형 공통 비아홀(115)을 형성한다. 단면상, 슬릿형 공통 비아홀(115)이 2개의 커패시터 상부전극을 노출하는 것으로 보이나, 실제 평면상으로는 더 많은 상부전극을 노출시킨다. 바람직하게는 적어도 2개의 행들 상에 배열된 강유전체 커패시터들의 상부전극을 노출시키도록 한다. 슬릿형 공통 비아홀(115)은 그 아래의 셀비아홀(85)들과 중첩되게 형성된다. 이 때, 비아식각저지막 패턴(80a)을 식각종료점으로 하여 제 2 및 제 1 상부 층간절연막들(110, 95)을 식각하게 된다. 이 과정에서 노출된 캡슐화 장벽막(90) 부분도 식각된다. 비아식각저지막 패턴(80a)으로서 층간절연막(70), 제 1 및 제 2 상부 층간절연막(95, 110)과 식각선택비가 다른 물질을 이용하므로, 비아식각저지막 패턴(80a)이 각 강유전체 커패시터(60) 사이의 층간절연막(70)을 식각으로부터 보호한다. 이에 따라, 식각용 케미컬이 강유전체막 패턴(50)으로 침투되어 커패시터를 열화시킬 염려가 없다. 비아식각저지막 패턴(80a)이 없는 부분에서는 제 1 및 제 2 상부 층간절연막들(95, 110)의 식각이 진행되어 커패시터 상부전극(55)이 노출된다.
다음으로, 알루미늄과 같은 금속막을 증착하여 플레이트 라인(120)을 형성하면, 도 9에 나타낸 바와 같은 강유전체 메모리 소자가 제조된다. 플레이트 라인(120)은 서로 이웃한 적어도 2개의 행들 상에 배열된 강유전체 커패시터(60)들과 전기적으로 접속하지만, 강유전체 커패시터(60)들 사이에서는 비아식각저지막패턴(80a)에 접한다. 플레이트 라인(120)은 굳이 알루미늄에 한정되는 것은 아니고 전도성을 가지는 물질이면 어느 것이든지 족하다. 알루미늄으로 형성할 경우, CVD법을 이용할 수도 있으나, 스퍼터링으로 형성하여도 된다. 여기서의 스퍼터링 방법은 비교적 넓은 슬릿형 공통 비아홀(115) 안에 행하는 것이기에 고온 리플로우 공정을 필요로 하지 않는다. 따라서, 이미 형성된 강유전체 커패시터(60)들의 특성 열화를 피할 수 있다.
이상에서 상세히 설명한 바와 같이, 본 실시예에 따르면 슬릿형 공통 비아홀을 형성할 때에는 비아식각저지막 패턴을 식각종료점으로 이용하므로, 그 하부의 층간절연막은 손상되지 않는다. 따라서, 식각용 케미컬이 강유전체막 패턴 혹은 하부전극까지 노출시키는 일이 없어 커패시터에 데미지를 주지 않는다. 따라서, 잔류분극 특성이 열화되거나 그 분포가 나빠지는 문제가 없다.
(제 2 실시예)
도 10 내지 도 15는 본 발명의 제 2 실시예에 따른 강유전체 메모리 소자 및 그 제조방법을 설명하기 위한 단면도들이다. 본 실시예에 따르면 셀 트랜지스터들이 반도체 기판 상에 행 방향 및 열 방향을 따라 2차원적으로 배열되는데, 도 10 내지 도 15는 각 셀 트랜지스터의 게이트 연장 방향을 행 방향으로 볼 때, 그와 직교하는 열 방향으로 자른 단면들이다. 도 1에서부터 도 9에 나타난 구성요소와 동일한 기능을 가지는 구성요소에 대해서는 동일한 참조번호를 병기하고 이들에 대한 자세한 설명은 생략한다. 본 실시예가 전술한 실시예와 다른 점은, 비아식각저지막을 형성하기에 앞서 층간절연막을 평탄화하는 데에 있다.
먼저 도 15를 참조하여 강유전체 메모리 소자의 구조를 살펴보면, 강유전체 커패시터(60)들의 각 상부전극(55)은 강유전체 커패시터(60)들 사이를 덮는 층간절연막(170)에 의해 노출된다. 이 때 층간절연막(170)은 강유전체 커패시터(60)들 사이에 이들과 동일한 높이로 채워져 있다. 이 층간절연막(170) 상에는 비아식각저지막 패턴(180a)이 형성되어 있는데, 이것은 서로 이웃한 적어도 2개의 행들 상에 배열된 강유전체 커패시터(60)들 사이에서는 층간절연막(170)을 노출시키도록 형성되어 있다.
비아식각저지막 패턴(180a)은 상부 층간절연막(195, 210)에 의해 덮여지는데, 비아식각저지막 패턴(180a)과 층간절연막(170) 및 상부 층간절연막(195, 210)은 식각선택비가 다른 물질로 이루어진다. 예를 들어, 층간절연막(170)과 상부 층간절연막(195, 210)이 산화막으로 이루어진 경우, 비아식각저지막 패턴(180a)은 타이타늄 산화막, 알루미늄 산화막, 실리콘 질화막 또는 실리콘 산화질화막으로 이루어진다.
상부 층간절연막(195, 210)은 차례로 적층된 제 1 상부 층간절연막(195)과 제 2 상부 층간절연막(210)을 포함한다. 제 1 및 제 2 상부 층간절연막(195, 210) 사이에는 복수개의 스트래핑 라인(105a)들이 개재된다. 복수개의 플레이트 라인(220)들은 제 1 및 제 2 상부 층간절연막들(195, 210)을 관통하는 슬릿형 공통 비아홀(215)을 통하여 서로 이웃한 적어도 2개의 행들 상에 배열된 강유전체 커패시터(60)들과 직접적으로 접촉하여 형성된다. 이 플레이트 라인(220)들은 강유전체 커패시터(60)들 사이에서는 층간절연막(170)에 접한다.
한편, 도면에 도시하지는 않았지만, 강유전체 커패시터(60)들과 층간절연막(170) 사이 또는 제 1 및 제 2 상부 층간절연막들(195, 210) 내부에 수소 침투를 방지하는 캡슐화 장벽막(도 9에서의 참조번호 90)이 더 피복되어 있을 수 있다.
이러한 구조의 강유전체 메모리 소자도 각 셀마다 플레이트 라인의 연결을 위한 비아홀을 형성하는 대신 슬릿형 공통 비아홀을 통하여 적어도 2개의 커패시터와 플레이트 라인을 연결하므로 집적화에 매우 유리하다.
이하에서는 도 10 내지 도 14를 참조하여 도 15에 나타낸 강유전체 메모리 소자의 제조방법을 설명한다.
먼저 도 10에 도시되어 있는 대로, 앞의 실시예에서 도 1을 참조하여 설명한 단계, 즉 차례로 형성된 하부전극막, 강유전체막 및 상부전극막을 1개의 마스크를 이용하여 연속적으로 패터닝함으로써, 하부전극(45), 강유전체막 패턴(50) 및 상부전극(55)이 차례로 적층된 복수개의 강유전체 커패시터(60)들을 형성하는 단계까지 수행한다. 그런 다음, 강유전체 커패시터(60)들을 덮는 층간절연막(170)을 형성한다. 층간절연막(170)은 USG, PSG, PE-TEOS 등으로 형성할 수 있다.
다음으로 도 11에 나타낸 바와 같이, 층간절연막(170)에 대하여 평탄화 공정을 진행한다. 상기 평탄화 공정은 에치백(etch-back) 또는 화학적 기계적 연마(CMP) 등에 의해 진행할 수 있으며, 커패시터(60)들의 상부전극(55)이 나타날 때까지 진행하여, 커패시터(60)들 사이에만 층간절연막(170)이 남도록 하고, 커패시터(60)들 상에는 층간절연막(170)이 남지 않도록 한다. 평탄화 단계의 조건을 조절함으로써 상부전극(550에 무리한 손상이 생기지 않을 정도에서 종료한다. 그런 다음, 평탄화된 층간절연막(170)을 포함하는 반도체 기판(10)의 전면에 비아식각저지막(180)을 형성한다. 비아식각저지막(180)은 층간절연막(170)과 식각선택비가 다른 물질, 예컨대 타이타늄 산화막, 알루미늄 산화막, 실리콘 질화막 또는 실리콘 산화질화막으로 형성한다. 전도성을 띄는 막인 경우에는 포토리소그라피를 이용하여 비아식각저지막을 단위묶음 셀당 1개씩 분리되도록 형성할 필요가 있다.
다음으로 도 12의 단계에서, 비아식각저지막(180) 위로 제 1 상부 층간절연막(195)을 형성한다. 제 1 상부 층간절연막(195)은 비아식각저지막(180)과 식각선택비가 다른 물질로 이루어진 것이 바람직하며, 예를 들어, USG, PSG, PE-TEOS 등으로 형성할 수 있다. 제 1 상부 층간절연막(195) 상에 알루미늄과 같은 도전층을 형성한 다음 패터닝하여 스트래핑 라인(105a)들을 형성한다.
이어서, 도 13에 나타낸 바와 같이, 스트래핑 라인(105a)들이 형성된 결과물 상에 제 2 상부 층간절연막(195)을 형성한다. 제 2 상부 층간절연막(195)도 USG, PSG, PE-TEOS 등으로 형성할 수 있다.
이어서, 도 14에 나타낸 바와 같이 서로 인접하여 있는 커패시터(60)들의 상부전극(55)을 노출시키는 슬릿형 공통 비아홀(215)을 형성한다. 단면상, 슬릿형 공통 비아홀(215)이 2개의 커패시터 상부전극을 노출하는 것으로 보이나, 실제 평면상으로는 더 많은 상부전극을 노출시킨다. 바람직하게는 적어도 2개의 행들 상에 배열된 강유전체 커패시터들의 상부전극을 노출시킨다. 이 때, 비아식각저지막(180)을 식각종료점으로 하여 제 1 및 제 2 상부 층간절연막(195,210)을 선택적으로 식각하게 된다. 비아식각저지막(180)으로서 층간절연막(170), 제 1 및 제 2 상부 층간절연막(195, 210)과 식각선택비가 다른 물질을 이용하므로, 슬릿형 공통 비아홀(215)을 형성하는 동안 비아식각저지막(180)이 각 강유전체 커패시터(60) 사이의 층간절연막(170)을 식각으로부터 보호한다. 이에 따라, 식각용 케미컬이 강유전체막 패턴(50)으로 침투되어 커패시터를 열화시킬 염려가 없다.
다음으로 도 15는 제 2 상부 층간절연막(210), 제 1 상부 층간절연막(195) 및 층간절연막(170)을 식각하지 않으면서 슬릿형 공통 비아홀(215) 안의 비아식각저지막(180)을 제거하여 강유전체 커패시터(60)들의 상면을 노출시킨 후, 플레이트 라인(220)들을 형성한 결과를 나타낸다. 강유전체 커패시터(60)들 상면이 노출되면서 비아식각저지막(180)은 패터닝되며, 이를 참조번호 "180a"으로 가리킨다. 비아식각저지막(180)은 제거하는 방법은 예를 들어 아르곤을 이용한 RF 스퍼터링에 의할 수 있다. 조건을 조절하면 층간절연막(170)을 손상시키지 않으면서 비아식각저지막(180)만 제거할 수 있다. 여기서, 플레이트 라인(220)들은 서로 이웃한 적어도 2개의 행들 상에 배열된 강유전체 커패시터(60)들과 전기적으로 접속하고 강유전체 커패시터(60)들 사이에서는 층간절연막(170)에 접한다.
도 14와 도 15의 단계 사이에 본 발명의 비아식각저지막(180)이 없다면 슬릿형 공통 비아홀(215) 형성시 층간절연막(170)이 과다하게 리세스되어 강유전체막 패턴(50)이 노출되게 되며, 이후 플레이트 라인(220) 형성시 다이렉트 콘택(direct contact)이 형성되어 강유전 특성의 저하를 유발시킨다. 오버 에치의 양이 심한 경우에는 하부전극(45)과의 접촉으로 인한 쇼트가 발생되므로 강유전체 메모리 소자의 불량을 유발시킨다. 따라서, 비아식각저지막을 사용하는 본 실시예에 의할 경우에는 식각용 케미컬이 강유전체막 패턴 혹은 하부전극까지 노출시키는 일이 없어 견고한(robust) 강유전체 메모리 소자를 제조할 수 있게 되며, 각각의 커패시터에서의 잔류분극 균일성이 유지될 수 있으므로, 강유전체 메모리 소자의 센싱 마진이 감소되는 불량이 방지된다.
이상에서 상세히 설명한 바와 같이, 본 실시예에 따르면 슬릿형 공통 비아홀을 형성할 때에는 비아식각저지막 혹은 그 패턴을 식각종료점으로 이용하므로, 그 하부의 층간절연막은 손상되지 않는다. 이에 따라, 식각용 케미컬이 커패시터 유전막에 침투하여 커패시터 특성을 열화시키던 종래의 문제를 해결할 수 있다.
본 발명은 상기한 실시예에 한정되지 않고, 당업자의 수준에서 변형 및 개량이 가능하다. 예를 들면, 상기 플레이트 라인들의 각각은 서로 이웃하는 3개 이상의 행들 상에 배열된 강유전체 커패시터들과 접속될 수도 있다.
이상 상술한 바와 같이, 본 발명에 따르면 슬릿형 공통 비아홀을 통하여 플레이트 라인과 커패시터를 연결하므로, 종래 각 셀마다 플레이트 라인의 연결을 위한 비아홀을 형성하는 데에 따르는 집적화 제한 요인을 제거한다. 본 발명의 실시예에서는 하나의 플레이트 라인이 셀 어레이 내에 서로 이웃한 적어도 2개의 행들 상에 배열된 강유전체 커패시터들의 상부전극들과 직접적으로 접촉한다. 이와 같은 플레이트 라인을 구비함으로써 강유전체 메모리 소자의 집적도를 현저히 증가시킬 수 있으며 아울러 강유전체 메모리 소자의 신뢰성을 향상시키는 것이 가능하다.
슬릿형 공통 비아홀을 형성할 때에는 비아식각저지막 또는 그 패턴을 식각종료점으로 이용하므로, 그 하부의 층간절연막은 손상되지 않는다. 이에 따라, 식각용 케미컬이 커패시터 유전막에 침투하여 커패시터 특성을 열화시키던 종래의 문제를 해결할 수 있다. 이러한 공정을 적용하면 매우 안정적인 커패시터를 제조할 수 있게 되어 획기적인 소자 특성 향상이 기대된다.

Claims (33)

  1. 반도체 기판 상에 형성된 하부 층간절연막;
    상기 하부 층간절연막 상에 행 방향 및 열 방향을 따라 2차원적으로 배열된 복수개의 강유전체 커패시터들;
    상기 강유전체 커패시터들 사이를 덮으면서 상기 강유전체 커패시터들의 상면을 노출시키는 층간절연막;
    상기 층간절연막 상에만 형성된 비아식각저지막(via etch-stop layer) 패턴;
    상기 비아식각저지막 패턴 상에 형성된 상부 층간절연막; 및
    서로 이웃한 적어도 2개의 행들 상에 배열된 상기 강유전체 커패시터들과 전기적으로 접속하고 상기 강유전체 커패시터들 사이에서는 상기 비아식각저지막 패턴에 접하도록 배치된 복수개의 플레이트 라인들을 포함하는 것을 특징으로 하는 강유전체 메모리 소자.
  2. 제 1 항에 있어서, 상기 비아식각저지막 패턴은 상기 층간절연막 및 상부 층간절연막과 식각선택비가 다른 물질로 이루어진 것을 특징으로 하는 강유전체 메모리 소자.
  3. 제 2 항에 있어서, 상기 층간절연막과 상부 층간절연막은 산화막으로 이루어지고, 상기 비아식각저지막 패턴은 타이타늄 산화막, 알루미늄 산화막, 실리콘 질화막 및 실리콘 산화질화막으로 이루어진 그룹에서 선택된 막으로 이루어지는 것을 특징으로 하는 강유전체 메모리 소자.
  4. 제 1 항에 있어서, 상기 비아식각저지막 패턴 상에 피복되어 수소 침투를 방지하는 캡슐화 장벽막(encapsulated barrier layer)을 더 포함하는 것을 특징으로 하는 강유전체 메모리 소자.
  5. 제 4 항에 있어서, 상기 캡슐화 장벽막은 알루미늄 산화막, 타이타늄 산화막, 지르코늄 산화막, 탄탈륨 산화막, 실리콘 질화막 및 세륨 산화막으로 이루어진 그룹에서 선택된 산화막인 것을 특징으로 하는 강유전체 메모리 소자.
  6. 제 1 항에 있어서, 상기 강유전체 커패시터들은 각각 차례로 적층된 하부전극, 강유전체막 패턴 및 상부전극을 포함하고, 상기 플레이트 라인들은 서로 이웃한 적어도 2개의 행들 상에 배열된 상기 상부전극들과 직접 접촉하는 것을 특징으로 하는 강유전체 메모리 소자.
  7. 제 6 항에 있어서, 상기 플레이트 라인들은 상기 상부 층간절연막을 관통하는 슬릿형 공통 비아홀을 통하여 서로 이웃한 적어도 2개의 행들 상에 배열된 상기 상부전극들과 직접 접촉하는 공통 플레이트 라인들인 것을 특징으로 하는 강유전체 메모리 소자.
  8. 제 7 항에 있어서, 상기 층간절연막과 비아식각저지막 패턴은 상기 강유전체 커패시터들의 상면을 노출시키는 셀비아홀을 정의하며, 상기 셀비아홀은 상기 슬릿형 공통 비아홀과 중첩되는 것을 특징으로 하는 강유전체 메모리 소자.
  9. 제 1 항에 있어서, 상기 하부 층간절연막 내에는,
    상기 반도체 기판 상에 행 방향 및 열 방향을 따라 2차원적으로 배열된 복수개의 셀 트랜지스터들;
    상기 셀 트랜지스터들의 드레인 영역들과 전기적으로 연결되는 복수개의 비트라인들; 및
    상기 셀 트랜지스터들의 소스 영역들과 전기적으로 연결되는 복수개의 콘택플러그들을 포함하고,
    상기 강유전체 커패시터들은 상기 콘택플러그들을 통해 상기 소스 영역들과 전기적으로 접속되는 것을 특징으로 하는 강유전체 메모리 소자.
  10. 제 7 항에 있어서, 상기 상부 층간절연막은 차례로 적층된 제 1 및 제 2 상부 층간절연막들을 포함하고,
    상기 제 1 및 제 2 상부 층간절연막들 사이에 상기 슬릿형 공통 비아홀의 양 옆으로 스트래핑 라인(strapping line)들을 더 포함하는 것을 특징으로 하는 강유전체 메모리 소자.
  11. 반도체 기판 상에 하부 층간절연막을 형성하는 단계;
    상기 하부 층간절연막 상에 행 방향 및 열 방향을 따라 2차원적으로 복수개의 강유전체 커패시터들을 형성하는 단계;
    상기 강유전체 커패시터들을 덮는 층간절연막 및 비아식각저지막(via etch-stop layer)을 순차적으로 형성하는 단계;
    상기 강유전체 커패시터들 사이를 덮으면서 상기 강유전체 커패시터들의 상면을 노출시키는 셀비아홀이 형성되도록 상기 비아식각저지막 및 층간절연막을 패터닝하는 단계;
    상기 셀비아홀을 완전히 매립하는 제 1 상부 층간절연막을 형성하는 단계;
    상기 제 1 상부 층간절연막 상에 스트래핑 라인(strapping line)들을 형성하는 단계;
    상기 스트래핑 라인들을 완전히 덮는 제 2 상부 층간절연막을 형성하는 단계; 및
    상기 패터닝된 비아식각저지막을 식각종료점으로 하여 상기 제 2 및 제 1 상부 층간절연막을 식각한 후 도전층을 증착함으로써, 서로 이웃한 적어도 2개의 행들 상에 배열된 상기 강유전체 커패시터들과 전기적으로 접속하고 상기 강유전체 커패시터들 사이에서는 상기 비아식각저지막 패턴에 접하도록 배치된 복수개의 플레이트 라인들을 형성하는 단계를 포함하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
  12. 제 11 항에 있어서, 상기 비아식각저지막은 상기 층간절연막, 제 1 상부 층간절연막 및 제 2 상부 층간절연막과 식각선택비가 다른 물질로 형성하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
  13. 제 12 항에 있어서, 상기 층간절연막, 제 1 상부 층간절연막 및 제 2 상부 층간절연막은 산화막을 사용하여 형성하고, 상기 비아식각저지막은 타이타늄 산화막, 알루미늄 산화막, 실리콘 질화막 및 실리콘 산화질화막으로 이루어진 그룹에서 선택된 막을 사용하여 형성하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
  14. 제 11 항에 있어서, 상기 비아식각저지막 및 층간절연막을 패터닝하는 단계이후, 수소 침투를 방지하는 캡슐화 장벽막(encapsulated barrier layer)을 피복하는 단계를 더 포함하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
  15. 제 14 항에 있어서, 상기 캡슐화 장벽막은 알루미늄 산화막, 타이타늄 산화막, 지르코늄 산화막, 탄탈륨 산화막, 실리콘 질화막 및 세륨 산화막으로 이루어진 그룹에서 선택된 산화막을 사용하여 형성하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
  16. 제 11 항에 있어서, 상기 강유전체 커패시터들을 형성하는 단계는,
    상기 하부 층간절연막 상에 하부전극막, 강유전체막 및 상부전극막을 차례로 형성하는 단계; 및
    상기 상부전극막, 상기 강유전체막 및 상기 하부전극막을 연속적으로 패터닝하여, 하부전극, 강유전체막 패턴 및 상부전극이 차례로 적층된 복수개의 강유전체 커패시터들을 형성하는 단계를 포함하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
  17. 제 11 항에 있어서, 상기 플레이트 라인들은 상기 제 1 및 제 2 상부 층간절연막을 관통하는 슬릿형 공통 비아홀을 통하여 서로 이웃한 적어도 2개의 행들 상에 배열된 상기 강유전체 커패시터들과 직접적으로 접촉하는 공통 플레이트 라인들로 형성하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
  18. 제 14 항에 있어서, 상기 플레이트 라인들은 상기 제 1 및 제 2 상부 층간절연막과 상기 캡슐화 장벽막을 관통하는 슬릿형 공통 비아홀을 통하여 서로 이웃한적어도 2개의 행들 상에 배열된 상기 강유전체 커패시터들과 직접적으로 접촉하는 공통 플레이트 라인들로 형성하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
  19. 제 16 항에 있어서, 상기 강유전체막은 Pb(Zr,Ti)O3막, SrBi2Ta2O9막 및 SrBi(Ta,Nb)2O9막으로 이루어진 그룹에서 선택된 막을 사용하여 형성하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
  20. 제 11 항에 있어서, 상기 하부 층간절연막을 형성하는 단계 전에,
    상기 반도체 기판 상에 행 방향 및 열 방향을 따라 2차원적으로 배열된 복수개의 셀 트랜지스터들을 형성하는 단계;
    상기 셀 트랜지스터들을 갖는 반도체 기판의 전면에 제 1 하부 층간절연막을 형성하는 단계;
    상기 제 1 하부 층간절연막을 관통하여 상기 셀 트랜지스터들의 드레인 영역들과 전기적으로 연결되는 복수개의 비트라인들을 형성하는 단계;
    상기 비트라인들이 형성된 반도체 기판의 전면에 제 2 하부 층간절연막을 형성하는 단계; 및
    상기 제 2 및 제 1 하부 층간절연막을 관통하여 상기 강유전체 커패시터와 상기 셀 트랜지스터들의 소스 영역들을 전기적으로 연결시키는 복수개의 콘택플러그들을 형성하는 단계를 포함하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
  21. 반도체 기판 상에 형성된 하부 층간절연막;
    상기 하부 층간절연막 상에 행 방향 및 열 방향을 따라 2차원적으로 배열된 복수개의 강유전체 커패시터들;
    상기 강유전체 커패시터들 사이에 상기 강유전체 커패시터와 동일한 높이로 채워져 있는 층간절연막;
    상기 층간절연막 상에 형성되되 서로 이웃한 적어도 2개의 행들 상에 배열된 상기 강유전체 커패시터들 사이에서는 상기 층간절연막을 노출시키도록 형성된 비아식각저지막(via etch-stop layer) 패턴;
    상기 비아식각저지막 패턴 상에 형성된 상부 층간절연막; 및
    상기 서로 이웃한 적어도 2개의 행들 상에 배열된 상기 강유전체 커패시터들과 전기적으로 접속하도록 배치된 복수개의 플레이트 라인들을 포함하는 것을 특징으로 하는 강유전체 메모리 소자.
  22. 제 21 항에 있어서, 상기 비아식각저지막 패턴은 상기 층간절연막 및 상부 층간절연막과 식각선택비가 다른 물질로 이루어진 것을 특징으로 하는 강유전체 메모리 소자.
  23. 제 22 항에 있어서, 상기 층간절연막 및 상부 층간절연막은 산화막으로 이루어지고, 상기 비아식각저지막 패턴은 타이타늄 산화막, 알루미늄 산화막, 실리콘 질화막 및 실리콘 산화질화막으로 이루어진 그룹에서 선택된 막으로 이루어지는 것을 특징으로 하는 강유전체 메모리 소자.
  24. 제 21 항에 있어서, 상기 강유전체 커패시터들과 상기 층간절연막 사이 또는 상기 상부 층간절연막 내부에 수소 침투를 방지하는 캡슐화 장벽막(encapsulated barrier layer)이 더 개재되어 있는 것을 특징으로 하는 강유전체 메모리 소자.
  25. 제 24 항에 있어서, 상기 캡슐화 장벽막은 알루미늄 산화막, 타이타늄 산화막, 지르코늄 산화막, 탄탈륨 산화막, 실리콘 질화막 및 세륨 산화막으로 이루어진 그룹에서 선택된 산화막인 것을 특징으로 하는 강유전체 메모리 소자.
  26. 제 21 항에 있어서, 상기 강유전체 커패시터들은 각각 차례로 적층된 하부전극, 강유전체막 패턴 및 상부전극을 포함하고, 상기 플레이트 라인들은 서로 이웃한 적어도 2개의 행들 상에 배열된 상기 상부전극들과 직접 접촉하는 것을 특징으로 하는 강유전체 메모리 소자.
  27. 제 21 항에 있어서, 상기 플레이트 라인들은 상기 상부 층간절연막을 관통하는 슬릿형 공통 비아홀을 통하여 상기 서로 이웃한 적어도 2개의 행들 상에 배열된상기 강유전체 커패시터들과 직접적으로 접촉하는 공통 플레이트 라인들인 것을 특징으로 하는 강유전체 메모리 소자.
  28. 반도체 기판 상에 하부 층간절연막을 형성하는 단계;
    상기 하부 층간절연막 상에 행 방향 및 열 방향을 따라 2차원적으로 복수개의 강유전체 커패시터들을 형성하는 단계;
    상기 강유전체 커패시터들을 덮는 층간절연막을 형성한 다음, 상기 강유전체 커패시터들의 상면이 노출될 때까지 평탄화시키는 단계;
    상기 평탄화된 층간절연막을 포함하는 반도체 기판의 전면에 비아식각저지막(via etch-stop layer)을 형성하는 단계;
    상기 비아식각저지막을 포함하는 반도체 기판의 전면에 제 1 상부 층간절연막을 형성하는 단계;
    상기 제 1 상부 층간절연막 상에 스트래핑 라인(strapping line)들을 형성하는 단계;
    상기 스트래핑 라인들을 완전히 덮는 제 2 상부 층간절연막을 형성하는 단계;
    상기 비아식각저지막을 식각종료점으로 하여 서로 이웃한 적어도 2개의 행들 상에 배열된 상기 강유전체 커패시터들 사이에서 상기 제 2 상부 층간절연막 및 제 1 상부 층간절연막을 선택적으로 식각하여 슬릿형 공통 비아홀을 형성하는 단계;
    상기 제 2 상부 층간절연막, 제 1 상부 층간절연막 및 층간절연막을 식각하지 않으면서 상기 슬릿형 공통 비아홀 안의 비아식각저지막을 식각하여 상기 강유전체 커패시터들의 상면을 노출시키는 단계; 및
    상기 슬릿형 공통 비아홀 안에 도전층을 증착함으로써, 상기 서로 이웃한 적어도 2개의 행들 상에 배열된 상기 강유전체 커패시터들과 전기적으로 접속하고 상기 강유전체 커패시터들 사이에서는 상기 층간절연막에 접하도록 배치된 복수개의 플레이트 라인들을 형성하는 단계를 포함하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
  29. 제 28 항에 있어서, 상기 비아식각저지막은 상기 층간절연막, 제 1 상부 층간절연막 및 제 2 상부 층간절연막과 식각선택비가 다른 물질로 형성하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
  30. 제 29 항에 있어서, 상기 층간절연막, 제 1 상부 층간절연막 및 제 2 상부 층간절연막은 산화막을 사용하여 형성하고, 상기 비아식각저지막은 타이타늄 산화막, 알루미늄 산화막, 실리콘 질화막 및 실리콘 산화질화막으로 이루어진 그룹에서 선택된 막을 사용하여 형성하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
  31. 제 28 항에 있어서, 상기 층간절연막을 평탄화시키는 단계는 에치백(etch-back) 또는 화학적 기계적 연마(CMP)에 의하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
  32. 제 28 항에 있어서, 상기 강유전체 커패시터들과 상기 층간절연막 사이 또는 상기 제 1 층간절연막 또는 제 2 층간절연막 내부에 수소 침투를 방지하는 캡슐화 장벽막(encapsulated barrier layer)을 피복하는 단계를 더 포함하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
  33. 제 32 항에 있어서, 상기 캡슐화 장벽막은 알루미늄 산화막, 타이타늄 산화막, 지르코늄 산화막, 탄탈륨 산화막, 실리콘 질화막 및 세륨 산화막으로 이루어진 그룹에서 선택된 산화막을 사용하여 형성하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
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