JP3475100B2 - 半導体装置の製造方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 52
- 239000004065 semiconductor Substances 0.000 title claims description 23
- 238000004519 manufacturing process Methods 0.000 title claims description 21
- 239000010949 copper Substances 0.000 claims description 77
- KRKNYBCHXYNGOX-UHFFFAOYSA-N citric acid Chemical compound OC(=O)CC(O)(C(O)=O)CC(O)=O KRKNYBCHXYNGOX-UHFFFAOYSA-N 0.000 claims description 42
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 36
- 229910052802 copper Inorganic materials 0.000 claims description 36
- 238000004380 ashing Methods 0.000 claims description 15
- 239000004020 conductor Substances 0.000 claims description 15
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 13
- 238000007254 oxidation reaction Methods 0.000 claims description 13
- 239000001301 oxygen Substances 0.000 claims description 13
- 229910052760 oxygen Inorganic materials 0.000 claims description 13
- 230000003647 oxidation Effects 0.000 claims description 12
- 229910045601 alloy Inorganic materials 0.000 claims description 8
- 239000000956 alloy Substances 0.000 claims description 8
- 238000010438 heat treatment Methods 0.000 claims description 7
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 66
- 238000005229 chemical vapour deposition Methods 0.000 description 12
- 238000001312 dry etching Methods 0.000 description 11
- 230000004888 barrier function Effects 0.000 description 9
- 239000002184 metal Substances 0.000 description 9
- 229910052751 metal Inorganic materials 0.000 description 9
- 238000000206 photolithography Methods 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 238000004544 sputter deposition Methods 0.000 description 8
- 229910004298 SiO 2 Inorganic materials 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 7
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 6
- 238000000151 deposition Methods 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 6
- 238000005530 etching Methods 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- 239000007789 gas Substances 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 3
- 239000007795 chemical reaction product Substances 0.000 description 3
- 229910052731 fluorine Inorganic materials 0.000 description 3
- 239000011737 fluorine Substances 0.000 description 3
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 238000005546 reactive sputtering Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 238000000992 sputter etching Methods 0.000 description 2
- 238000001816 cooling Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 150000003839 salts Chemical class 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に係り、特には、銅又は銅を主成分とする合金から
成る導電体層を形成する工程を有する半導体装置の製造
方法に関するものである。
方法に係り、特には、銅又は銅を主成分とする合金から
成る導電体層を形成する工程を有する半導体装置の製造
方法に関するものである。
【０００２】
【従来の技術】ＬＳＩの高集積化や高速化に伴って、半
導体装置に於ける配線の微細化、多層化が進んでいる。
しかしながら、この配線の微細化は、配線抵抗の増大及
び信頼性の低下を招くことから、従来のＡｌ系合金に代
わり、低抵抗で高融点のＣｕ材料の使用が必要とされて
いる。
導体装置に於ける配線の微細化、多層化が進んでいる。
しかしながら、この配線の微細化は、配線抵抗の増大及
び信頼性の低下を招くことから、従来のＡｌ系合金に代
わり、低抵抗で高融点のＣｕ材料の使用が必要とされて
いる。
【０００３】図２に、従来のＣｕ配線工程を有する半導
体装置の製造方法の工程断面図を示す。
体装置の製造方法の工程断面図を示す。
【０００４】まず、図２（ａ）に示すように、拡散層
（ソース、ドレイン）２等を有するＳｉ基板２３上に、
公知のフォトリソグラフィ技術、ドライエッチング技
術、及びＣＶＤ技術等を用いて、素子分離領域（ＳｉＯ
2膜）１及びゲート電極３の形成を行い、各種イオン注
入を行うことで、トランジスタやキャパシタを作成し、
その後、公知のＣＶＤ法によりＢＰＳＧ膜５を堆積さ
せ、これも公知のＣＭＰ法により平坦化を行う。その
後、これも公知のフォトリソグラフィ技術及びドライエ
ッチング技術を用いて、コンタクトホール４を形成する
（６：フォトレジスト）。なお、図２（ａ）において
は、低抵抗化のために、ゲート電極３の表面及び拡散層
２の表面をシリサイド化して、それぞれ、シリサイド層
３’及び２’を形成している。また、２”は短チャネル
効果防止のための低濃度拡散層であり、３”はサイドウ
ォールである。
（ソース、ドレイン）２等を有するＳｉ基板２３上に、
公知のフォトリソグラフィ技術、ドライエッチング技
術、及びＣＶＤ技術等を用いて、素子分離領域（ＳｉＯ
2膜）１及びゲート電極３の形成を行い、各種イオン注
入を行うことで、トランジスタやキャパシタを作成し、
その後、公知のＣＶＤ法によりＢＰＳＧ膜５を堆積さ
せ、これも公知のＣＭＰ法により平坦化を行う。その
後、これも公知のフォトリソグラフィ技術及びドライエ
ッチング技術を用いて、コンタクトホール４を形成する
（６：フォトレジスト）。なお、図２（ａ）において
は、低抵抗化のために、ゲート電極３の表面及び拡散層
２の表面をシリサイド化して、それぞれ、シリサイド層
３’及び２’を形成している。また、２”は短チャネル
効果防止のための低濃度拡散層であり、３”はサイドウ
ォールである。
【０００５】次に、図２（ｂ）に示すように、形成され
たコンタクトホール４内に、スパッタリング法を用いて
ＴｉＮ／Ｔｉ積層膜７を堆積させ、続けて、ＣＶＤ法に
よりＷ膜８を堆積させた後、ＣＭＰ法により、コンタク
トホール内にのみ、ＴｉＮ／Ｔｉ積層膜７とＷ膜８とを
残し、Ｗプラグ形成と平坦化を行う。
たコンタクトホール４内に、スパッタリング法を用いて
ＴｉＮ／Ｔｉ積層膜７を堆積させ、続けて、ＣＶＤ法に
よりＷ膜８を堆積させた後、ＣＭＰ法により、コンタク
トホール内にのみ、ＴｉＮ／Ｔｉ積層膜７とＷ膜８とを
残し、Ｗプラグ形成と平坦化を行う。
【０００６】次に、図２（ｃ）に示すように、Ｗプラグ
上に公知のＣＶＤ法を用いて、ＰＥ−ＳｉＯ2膜９を堆
積させ、続いて、これも公知のフォトリソグラフィ技術
及びドライエッチング技術を用いて、Ｗプラグ上に溝配
線用のコンタクトホール１０を形成する。
上に公知のＣＶＤ法を用いて、ＰＥ−ＳｉＯ2膜９を堆
積させ、続いて、これも公知のフォトリソグラフィ技術
及びドライエッチング技術を用いて、Ｗプラグ上に溝配
線用のコンタクトホール１０を形成する。
【０００７】次に、図２（ｄ）に示すように、Ｗプラグ
上に、反応性スパッタリング法やＣＶＤ法により、Ｔ
ｉ、ＴｉＮ、Ｔａ、ＴａＮ或いはＷＮのようなバリアメ
タル１１を堆積させ、更に、スパッタリング法、ＣＶＤ
法或いはＥＣＤ法を用いてＣｕ膜１２を堆積させ、ＣＭ
Ｐ法により溝配線用コンタクトホール内にのみ、バリア
メタル１１とＣｕ膜１２を残し、１層目Ｃｕ配線形成と
平坦化を行う。
上に、反応性スパッタリング法やＣＶＤ法により、Ｔ
ｉ、ＴｉＮ、Ｔａ、ＴａＮ或いはＷＮのようなバリアメ
タル１１を堆積させ、更に、スパッタリング法、ＣＶＤ
法或いはＥＣＤ法を用いてＣｕ膜１２を堆積させ、ＣＭ
Ｐ法により溝配線用コンタクトホール内にのみ、バリア
メタル１１とＣｕ膜１２を残し、１層目Ｃｕ配線形成と
平坦化を行う。
【０００８】次に、図２（ｅ）に示すように、１層目Ｃ
ｕ溝配線１２上に、公知のＣＶＤ法を用いてＳｉＮ膜１
３及びＳｉＯ2膜１４を順次堆積させ、続いて、これも
公知のフォトリソグラフィ技術及びドライエッチング技
術を用いて、２層目溝配線用の凹部１５を形成し、引き
続いて、フォトレジスト１６をマスクにして、ビアホー
ル１７を開口する。このとき、ビアホールの開口と溝配
線用凹部の形成の順序が入れ代わっても特に問題はな
い。しかしながら、Ｃｕは蒸気圧が低いため、ビアホー
ル形成の際に、ドライエッチングで使用するガスと反応
し、その反応生成物である銅含有付着物１９がビアホー
ル側壁部や上部に付着する。また、ビアホール底部へ
は、エッチングで用いられるＦ（フッ素）が打ち込ま
れ、１層目Ｃｕ配線１２の表面が高抵抗層（ＣｕにＦが
混入した高抵抗層）１８に変質する。
ｕ溝配線１２上に、公知のＣＶＤ法を用いてＳｉＮ膜１
３及びＳｉＯ2膜１４を順次堆積させ、続いて、これも
公知のフォトリソグラフィ技術及びドライエッチング技
術を用いて、２層目溝配線用の凹部１５を形成し、引き
続いて、フォトレジスト１６をマスクにして、ビアホー
ル１７を開口する。このとき、ビアホールの開口と溝配
線用凹部の形成の順序が入れ代わっても特に問題はな
い。しかしながら、Ｃｕは蒸気圧が低いため、ビアホー
ル形成の際に、ドライエッチングで使用するガスと反応
し、その反応生成物である銅含有付着物１９がビアホー
ル側壁部や上部に付着する。また、ビアホール底部へ
は、エッチングで用いられるＦ（フッ素）が打ち込ま
れ、１層目Ｃｕ配線１２の表面が高抵抗層（ＣｕにＦが
混入した高抵抗層）１８に変質する。
【０００９】次に、図２（ｆ）に示すように、ビアホー
ル形成後に、フォトレジストやビアホール側壁部に付着
した銅含有付着物の除去をレジストアッシング工程で行
う。 ・従来のアッシング条件（レジスト膜厚：１０００ｎｍ
の場合） Ｏ2：３００ｓｃｃｍ、圧力：１ｔｏｒｒ、マイクロ波
出力：１４００Ｗ 温度：２００℃、時間：６０〜９０秒 このとき、ビアホール側壁部の銅含有付着物やビアホー
ル底部の高抵抗層は、アッシング工程で使用される加熱
状態での酸素プラズマにより、Ｆ等を含有したＣｕの酸
化物（ＣｕＯ2、若しくはＣｕＯ）２０となる。そし
て、その後、従来技術では、減圧状態で１分〜１時間の
Ｈ2雰囲気中での２００℃〜５００℃の加熱にてＣｕ酸
化物を除去している。或いは、あらかじめ、１層目Ｃｕ
溝配線表面を酸化し、レジスト除去時に、クエン酸を含
有した溶液（商品名：シュンマ２００Ｋ、大阪佐々木化
学）を６０℃〜９０℃の加温状態で絶えず循環して用い
ることで、ビアホール底部のＣｕ酸化膜の除去を行うこ
ともある。また、ビアホール底部については、他に基板
冷却中での酸素プラズマを用いたレジスト剥離処理、若
しくは有機レジスト剥離液によるレジスト剥離処理によ
ってＣｕの酸化を最小限にしている。
ル形成後に、フォトレジストやビアホール側壁部に付着
した銅含有付着物の除去をレジストアッシング工程で行
う。 ・従来のアッシング条件（レジスト膜厚：１０００ｎｍ
の場合） Ｏ2：３００ｓｃｃｍ、圧力：１ｔｏｒｒ、マイクロ波
出力：１４００Ｗ 温度：２００℃、時間：６０〜９０秒 このとき、ビアホール側壁部の銅含有付着物やビアホー
ル底部の高抵抗層は、アッシング工程で使用される加熱
状態での酸素プラズマにより、Ｆ等を含有したＣｕの酸
化物（ＣｕＯ2、若しくはＣｕＯ）２０となる。そし
て、その後、従来技術では、減圧状態で１分〜１時間の
Ｈ2雰囲気中での２００℃〜５００℃の加熱にてＣｕ酸
化物を除去している。或いは、あらかじめ、１層目Ｃｕ
溝配線表面を酸化し、レジスト除去時に、クエン酸を含
有した溶液（商品名：シュンマ２００Ｋ、大阪佐々木化
学）を６０℃〜９０℃の加温状態で絶えず循環して用い
ることで、ビアホール底部のＣｕ酸化膜の除去を行うこ
ともある。また、ビアホール底部については、他に基板
冷却中での酸素プラズマを用いたレジスト剥離処理、若
しくは有機レジスト剥離液によるレジスト剥離処理によ
ってＣｕの酸化を最小限にしている。
【００１０】次に、図２（ｇ）に示すように、１層目Ｃ
ｕ溝配線上に形成されたビアホール及び２層目溝配線用
凹部に、スパッタリング法やＣＶＤ法により、Ｔｉ、Ｔ
ｉＮ、Ｔａ、ＴａＮ或いはＷＮのようなバリアメタル２
１を堆積させ、続けて、スパッタリング法、ＣＶＤ法ま
たはＥＣＤ法を用いて、Ｃｕ膜２２を堆積した後、ＣＭ
Ｐ法により、ビアホール及び凹部内にのみバリアメタル
及びＣｕ膜を残し、２層目Ｃｕ配線形成と平坦化を行
う。このとき、ビアホール内に、Ｔｉ、Ｔａなどのバリ
アメタルを堆積させる前処理として、Ａｒスパッタエッ
チングにより、ビアホール底部に形成されたＣｕＯ等の
絶縁層除去を行うが、前工程でのＣｕ表面酸化層の完全
除去ができていなければ、長時間の処理が必要となる。
また、層間絶縁膜にＣｕが残留した場合は、絶縁膜の耐
圧を低下させる。
ｕ溝配線上に形成されたビアホール及び２層目溝配線用
凹部に、スパッタリング法やＣＶＤ法により、Ｔｉ、Ｔ
ｉＮ、Ｔａ、ＴａＮ或いはＷＮのようなバリアメタル２
１を堆積させ、続けて、スパッタリング法、ＣＶＤ法ま
たはＥＣＤ法を用いて、Ｃｕ膜２２を堆積した後、ＣＭ
Ｐ法により、ビアホール及び凹部内にのみバリアメタル
及びＣｕ膜を残し、２層目Ｃｕ配線形成と平坦化を行
う。このとき、ビアホール内に、Ｔｉ、Ｔａなどのバリ
アメタルを堆積させる前処理として、Ａｒスパッタエッ
チングにより、ビアホール底部に形成されたＣｕＯ等の
絶縁層除去を行うが、前工程でのＣｕ表面酸化層の完全
除去ができていなければ、長時間の処理が必要となる。
また、層間絶縁膜にＣｕが残留した場合は、絶縁膜の耐
圧を低下させる。
【００１１】以降、図２（ｅ）〜（ｇ）の工程を繰り返
すことにより、配線材料としてＣｕを用いた場合の多層
配線形成が行われる。
すことにより、配線材料としてＣｕを用いた場合の多層
配線形成が行われる。
【００１２】
【発明が解決しようとする課題】Ｃｕを半導体装置の配
線材料として溝配線に適用した場合、ビアホール形成の
エッチング工程で、Ｆを含有したガスを使用している
が、Ｃｕは蒸気圧が低いため、ビアホール形成の際に、
ドライエッチングで使用するガスと反応し、その反応生
成物である銅含有付着物がビアホール側壁部や上部に付
着する。また、ビアホール底部へは、エッチングで用い
られるＦ（フッ素）が打ち込まれ、１層目Ｃｕ配線の表
面が高抵抗層（ＣｕにＦが混入した高抵抗層）に変質す
る。ビアホール形成後に、フォトレジストやビアホール
側壁部等に付着した銅含有付着物の除去をレジストアッ
シング工程で行う。その際、ビアホール側壁部等の銅含
有付着物やビアホール底部の高抵抗層は、アッシング工
程で使用される加熱状態での酸素プラズマにより、Ｆ等
を含有したＣｕの酸化物（ＣｕＯ2、若しくはＣｕＯ）
となる。そして、従来技術では、減圧状態で１分〜１時
間のＨ2雰囲気中での２００℃〜５００℃の加熱にてＣ
ｕ酸化物を除去していた。或いは、あらかじめ、１層目
Ｃｕ溝配線表面を酸化し、レジスト除去時に、クエン酸
を含有した溶液（商品名：シュンマ２００Ｋ、大阪佐々
木化学）を６０℃〜９０℃の加温状態で絶えず循環して
用いることで、ビアホール底部のＣｕ酸化膜の除去を行
うこともあるが、高温でＣｕが変質し、信頼性が低下し
たり、ホール形成前に酸化膜を形成する場合は、酸化膜
の膜厚の制御が困難である。更に、従来のレジストアッ
シング条件では、付着物は完全に酸化されず、クエン酸
により付着物を完全に除去できない。基板冷却状態での
酸素プラズマ処理や有機レジスト剥離液処理によってレ
ジストの剥離を行うことによって、形成されるＣｕ酸化
膜の膜厚を低減することは可能であるが、このような工
程を行った場合においても、ホール側壁部や上部のＣｕ
含有付着物やホール底部の高抵抗層の除去を行うことは
できない。加えて、ビア抵抗値を低く安定して得ること
を目的として従来から使用されているＡｒスパッタエッ
チングにより、ホール底部に形成されたＣｕＯ等の絶縁
層除去を行うが、前工程でのＣｕ表面酸化層の完全除去
ができなければ、長時間の処理を行わなければならな
い。また、層間絶縁膜にＣｕが残留した場合は、絶縁膜
の耐圧を低下させる。
線材料として溝配線に適用した場合、ビアホール形成の
エッチング工程で、Ｆを含有したガスを使用している
が、Ｃｕは蒸気圧が低いため、ビアホール形成の際に、
ドライエッチングで使用するガスと反応し、その反応生
成物である銅含有付着物がビアホール側壁部や上部に付
着する。また、ビアホール底部へは、エッチングで用い
られるＦ（フッ素）が打ち込まれ、１層目Ｃｕ配線の表
面が高抵抗層（ＣｕにＦが混入した高抵抗層）に変質す
る。ビアホール形成後に、フォトレジストやビアホール
側壁部等に付着した銅含有付着物の除去をレジストアッ
シング工程で行う。その際、ビアホール側壁部等の銅含
有付着物やビアホール底部の高抵抗層は、アッシング工
程で使用される加熱状態での酸素プラズマにより、Ｆ等
を含有したＣｕの酸化物（ＣｕＯ2、若しくはＣｕＯ）
となる。そして、従来技術では、減圧状態で１分〜１時
間のＨ2雰囲気中での２００℃〜５００℃の加熱にてＣ
ｕ酸化物を除去していた。或いは、あらかじめ、１層目
Ｃｕ溝配線表面を酸化し、レジスト除去時に、クエン酸
を含有した溶液（商品名：シュンマ２００Ｋ、大阪佐々
木化学）を６０℃〜９０℃の加温状態で絶えず循環して
用いることで、ビアホール底部のＣｕ酸化膜の除去を行
うこともあるが、高温でＣｕが変質し、信頼性が低下し
たり、ホール形成前に酸化膜を形成する場合は、酸化膜
の膜厚の制御が困難である。更に、従来のレジストアッ
シング条件では、付着物は完全に酸化されず、クエン酸
により付着物を完全に除去できない。基板冷却状態での
酸素プラズマ処理や有機レジスト剥離液処理によってレ
ジストの剥離を行うことによって、形成されるＣｕ酸化
膜の膜厚を低減することは可能であるが、このような工
程を行った場合においても、ホール側壁部や上部のＣｕ
含有付着物やホール底部の高抵抗層の除去を行うことは
できない。加えて、ビア抵抗値を低く安定して得ること
を目的として従来から使用されているＡｒスパッタエッ
チングにより、ホール底部に形成されたＣｕＯ等の絶縁
層除去を行うが、前工程でのＣｕ表面酸化層の完全除去
ができなければ、長時間の処理を行わなければならな
い。また、層間絶縁膜にＣｕが残留した場合は、絶縁膜
の耐圧を低下させる。
【００１３】本発明は、上記従来の問題点を解決すべく
為されたものであり、Ｃｕ配線表面の完全な清浄化と、
付着物の完全除去を達成できる、半導体装置の製造方法
を提供するものである。
為されたものであり、Ｃｕ配線表面の完全な清浄化と、
付着物の完全除去を達成できる、半導体装置の製造方法
を提供するものである。
【００１４】
【課題を解決するための手段】上記目的を達成した、請
求項１に係る本発明の半導体装置の製造方法は、銅又は
銅を主成分とする合金から成る導電体層を形成する工程
と、上記導電体層上に絶縁層を堆積させ、レジストをマ
スクとして上記絶縁層に開口部を形成する工程とを有す
る半導体装置の製造方法に於いて、上記開口部の形成
後、酸素プラズマ雰囲気中で酸化兼用アッシングを行う
ことによって、レジスト除去を行うと共に、上記開口部
側壁及び底部に生成された銅含有付着物及び高抵抗層を
酸化し、その後、該酸化物を、常温でクエン酸を主成分
とする溶液で除去する工程を設けたことを特徴とするも
のである。
求項１に係る本発明の半導体装置の製造方法は、銅又は
銅を主成分とする合金から成る導電体層を形成する工程
と、上記導電体層上に絶縁層を堆積させ、レジストをマ
スクとして上記絶縁層に開口部を形成する工程とを有す
る半導体装置の製造方法に於いて、上記開口部の形成
後、酸素プラズマ雰囲気中で酸化兼用アッシングを行う
ことによって、レジスト除去を行うと共に、上記開口部
側壁及び底部に生成された銅含有付着物及び高抵抗層を
酸化し、その後、該酸化物を、常温でクエン酸を主成分
とする溶液で除去する工程を設けたことを特徴とするも
のである。
【００１５】また、請求項２に係る本発明の半導体装置
の製造方法は、銅又は銅を主成分とする合金から成る導
電体層を形成する工程と、上記導電体層上に絶縁層を堆
積させ、レジストをマスクとして上記絶縁層に開口部を
形成する工程とを有する半導体装置の製造方法に於い
て、上記開口部の形成後、上記レジストを除去する工程
と、該レジスト除去後、酸素雰囲気中で熱処理を行うこ
とにより、上記開口部側壁及び底部に生成された銅含有
付着物及び高抵抗層を酸化し、その後、該酸化物を、常
温でクエン酸を主成分とする溶液で除去する工程とを設
けたことを特徴とするものである。
の製造方法は、銅又は銅を主成分とする合金から成る導
電体層を形成する工程と、上記導電体層上に絶縁層を堆
積させ、レジストをマスクとして上記絶縁層に開口部を
形成する工程とを有する半導体装置の製造方法に於い
て、上記開口部の形成後、上記レジストを除去する工程
と、該レジスト除去後、酸素雰囲気中で熱処理を行うこ
とにより、上記開口部側壁及び底部に生成された銅含有
付着物及び高抵抗層を酸化し、その後、該酸化物を、常
温でクエン酸を主成分とする溶液で除去する工程とを設
けたことを特徴とするものである。
【００１６】かかる本発明の半導体装置の製造方法によ
り、開口部の側壁部の銅含有付着物を完全に除去できる
とともに、開口部底部に清浄な導電体層を露出させるこ
とができ、ビア抵抗値や配線抵抗値の増加や、配線遅
延、配線信頼性の低下を招くことなく、Ｃｕを用いた多
層配線形成を行うことが可能となり、半導体装置の大幅
な信頼性向上を達成することができるものである。
り、開口部の側壁部の銅含有付着物を完全に除去できる
とともに、開口部底部に清浄な導電体層を露出させるこ
とができ、ビア抵抗値や配線抵抗値の増加や、配線遅
延、配線信頼性の低下を招くことなく、Ｃｕを用いた多
層配線形成を行うことが可能となり、半導体装置の大幅
な信頼性向上を達成することができるものである。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して詳細に説明する。
て、図面を参照して詳細に説明する。
【００１８】図１は、本発明の一実施形態である、半導
体装置の製造方法の工程断面図である。
体装置の製造方法の工程断面図である。
【００１９】まず、図１（ａ）に示すように、拡散層
（ソース、ドレイン）２等を有するＳｉ基板２３上に、
公知のフォトリソグラフィ技術、ドライエッチング技
術、及びＣＶＤ技術等を用いて、素子分離領域（ＳｉＯ
2膜）１及びゲート電極３の形成を行い、各種イオン注
入を行うことで、トランジスタやキャパシタを作成し、
その後、公知のＣＶＤ法によりＢＰＳＧ膜５を堆積さ
せ、これも公知のＣＭＰ法により平坦化を行う。その
後、これも公知のフォトリソグラフィ技術及びドライエ
ッチング技術を用いて、コンタクトホール４を形成する
（６：フォトレジスト）。なお、図１（ａ）において
は、低抵抗化のために、ゲート電極３の表面及び拡散層
２の表面をシリサイド化して、それぞれ、シリサイド層
３’及び２’を形成している。また、２”は短チャネル
効果防止のための低濃度拡散層であり、３”はサイドウ
ォールである。
（ソース、ドレイン）２等を有するＳｉ基板２３上に、
公知のフォトリソグラフィ技術、ドライエッチング技
術、及びＣＶＤ技術等を用いて、素子分離領域（ＳｉＯ
2膜）１及びゲート電極３の形成を行い、各種イオン注
入を行うことで、トランジスタやキャパシタを作成し、
その後、公知のＣＶＤ法によりＢＰＳＧ膜５を堆積さ
せ、これも公知のＣＭＰ法により平坦化を行う。その
後、これも公知のフォトリソグラフィ技術及びドライエ
ッチング技術を用いて、コンタクトホール４を形成する
（６：フォトレジスト）。なお、図１（ａ）において
は、低抵抗化のために、ゲート電極３の表面及び拡散層
２の表面をシリサイド化して、それぞれ、シリサイド層
３’及び２’を形成している。また、２”は短チャネル
効果防止のための低濃度拡散層であり、３”はサイドウ
ォールである。
【００２０】次に、図１（ｂ）に示すように、形成され
たコンタクトホール４内に、スパッタリング法を用いて
ＴｉＮ／Ｔｉ積層膜７を堆積させ、続けて、ＣＶＤ法に
よりＷ膜８を堆積させた後、ＣＭＰ法により、コンタク
トホール内にのみ、ＴｉＮ／Ｔｉ積層膜７とＷ膜８とを
残し、Ｗプラグ形成と平坦化を行う。
たコンタクトホール４内に、スパッタリング法を用いて
ＴｉＮ／Ｔｉ積層膜７を堆積させ、続けて、ＣＶＤ法に
よりＷ膜８を堆積させた後、ＣＭＰ法により、コンタク
トホール内にのみ、ＴｉＮ／Ｔｉ積層膜７とＷ膜８とを
残し、Ｗプラグ形成と平坦化を行う。
【００２１】次に、図１（ｃ）に示すように、Ｗプラグ
上に公知のＣＶＤ法を用いて、ＰＥ−ＳｉＯ2膜（ＴＥ
ＯＳ膜）９を堆積させ、続いて、これも公知のフォトリ
ソグラフィ技術及びドライエッチング技術を用いて、Ｗ
プラグ上に溝配線用のコンタクトホール１０を形成す
る。
上に公知のＣＶＤ法を用いて、ＰＥ−ＳｉＯ2膜（ＴＥ
ＯＳ膜）９を堆積させ、続いて、これも公知のフォトリ
ソグラフィ技術及びドライエッチング技術を用いて、Ｗ
プラグ上に溝配線用のコンタクトホール１０を形成す
る。
【００２２】次に、図１（ｄ）に示すように、Ｗプラグ
上に、反応性スパッタリング法やＣＶＤ法により、Ｔ
ｉ、ＴｉＮ、Ｔａ、ＴａＮ或いはＷＮのようなバリアメ
タル１１を堆積させ、更に、スパッタリング法、ＣＶＤ
法或いはＥＣＤ法を用いてＣｕ膜１２を堆積させ、ＣＭ
Ｐ法により溝配線用コンタクトホール内にのみ、バリア
メタル１１とＣｕ膜１２を残し、１層目Ｃｕ配線形成と
平坦化を行う。
上に、反応性スパッタリング法やＣＶＤ法により、Ｔ
ｉ、ＴｉＮ、Ｔａ、ＴａＮ或いはＷＮのようなバリアメ
タル１１を堆積させ、更に、スパッタリング法、ＣＶＤ
法或いはＥＣＤ法を用いてＣｕ膜１２を堆積させ、ＣＭ
Ｐ法により溝配線用コンタクトホール内にのみ、バリア
メタル１１とＣｕ膜１２を残し、１層目Ｃｕ配線形成と
平坦化を行う。
【００２３】次に、図１（ｅ）に示すように、１層目Ｃ
ｕ溝配線１２上に、公知のＣＶＤ法を用いてＰＥ−Ｓｉ
Ｎ膜１３及びＳｉＯ2膜（ＰＥ−ＴＥＯＳ膜等）１４を
順次堆積させ、続いて、これも公知のフォトリソグラフ
ィ技術及びドライエッチング技術を用いて、２層目溝配
線用の凹部１５を形成し、引き続いて、フォトレジスト
１６をマスクにして、ビアホール１７を開口する。この
とき、ビアホールの開口と溝配線用凹部の形成の順序が
入れ代わっても特に問題はない。しかしながら、Ｃｕは
蒸気圧が低いため、ビアホール形成の際に、ドライエッ
チングで使用するガスと反応し、その反応生成物である
銅含有付着物１９がビアホール側壁部や上部に付着す
る。また、ビアホール底部へは、エッチングで用いられ
るＦ（フッ素）が打ち込まれ、１層目Ｃｕ配線１２の表
面が高抵抗層（ＣｕにＦが混入した高抵抗層）１８に変
質する。
ｕ溝配線１２上に、公知のＣＶＤ法を用いてＰＥ−Ｓｉ
Ｎ膜１３及びＳｉＯ2膜（ＰＥ−ＴＥＯＳ膜等）１４を
順次堆積させ、続いて、これも公知のフォトリソグラフ
ィ技術及びドライエッチング技術を用いて、２層目溝配
線用の凹部１５を形成し、引き続いて、フォトレジスト
１６をマスクにして、ビアホール１７を開口する。この
とき、ビアホールの開口と溝配線用凹部の形成の順序が
入れ代わっても特に問題はない。しかしながら、Ｃｕは
蒸気圧が低いため、ビアホール形成の際に、ドライエッ
チングで使用するガスと反応し、その反応生成物である
銅含有付着物１９がビアホール側壁部や上部に付着す
る。また、ビアホール底部へは、エッチングで用いられ
るＦ（フッ素）が打ち込まれ、１層目Ｃｕ配線１２の表
面が高抵抗層（ＣｕにＦが混入した高抵抗層）１８に変
質する。
【００２４】ここまでの工程は、従来の製造方法に於け
る工程と同一である。
る工程と同一である。
【００２５】次に、図１（ｆ）に示すように、上記ビア
ホール及び溝配線用凹部の形成後、酸素プラズマ雰囲気
中で酸化兼用アッシングを行うことによって、フォトレ
ジストの除去を行うと共に、上記開口部側壁等及び底部
に生成された銅含有付着物及び高抵抗層を完全に酸化す
る。図１（ｆ）に於いて、２０は生成された酸化物を示
す。
ホール及び溝配線用凹部の形成後、酸素プラズマ雰囲気
中で酸化兼用アッシングを行うことによって、フォトレ
ジストの除去を行うと共に、上記開口部側壁等及び底部
に生成された銅含有付着物及び高抵抗層を完全に酸化す
る。図１（ｆ）に於いて、２０は生成された酸化物を示
す。
【００２６】このときの酸化兼用アッシングの条件（レ
ジスト膜厚：１０００ｎｍの場合）は、以下の通りであ
る。
ジスト膜厚：１０００ｎｍの場合）は、以下の通りであ
る。
【００２７】・酸化兼用アッシング条件
Ｏ2：３００ｓｃｃｍ、圧力：１ｔｏｒｒ、マイクロ波
出力：１４００Ｗ 温度：２００℃、時間：＞１２０秒 なお、この場合、基板温度を２５０℃程度まで上昇さ
せ、酸化レートを上げるようにしても良い。
出力：１４００Ｗ 温度：２００℃、時間：＞１２０秒 なお、この場合、基板温度を２５０℃程度まで上昇さ
せ、酸化レートを上げるようにしても良い。
【００２８】その後、上記酸化物２０を、常温でクエン
酸を主成分とする溶液で完全に除去する。例えば、クエ
ン酸（Ｃ6Ｈ8Ｏ7）をクエン酸水塩として３０〜３２％
含有し、その他、ＳＯ4、Ｃｌ、ＰＯ4を数ｐｐｍ含有し
た溶液を、純水にて１０％に希釈し、２０〜３０℃の温
度で安定化させた溶液で処理を行う。これにより、図１
（ｇ）に示すように、上記酸化物２０が完全除去された
構造が得られる。
酸を主成分とする溶液で完全に除去する。例えば、クエ
ン酸（Ｃ6Ｈ8Ｏ7）をクエン酸水塩として３０〜３２％
含有し、その他、ＳＯ4、Ｃｌ、ＰＯ4を数ｐｐｍ含有し
た溶液を、純水にて１０％に希釈し、２０〜３０℃の温
度で安定化させた溶液で処理を行う。これにより、図１
（ｇ）に示すように、上記酸化物２０が完全除去された
構造が得られる。
【００２９】このように、開口部側壁及び上部に形成さ
れた銅含有付着物、並びに、開口部底部に形成された高
抵抗層を、酸化兼用アッシングにて完全に酸化し、該酸
化物を、常温で、クエン酸を主成分とする溶液で除去す
ることにより、開口部側壁及び上部に形成された銅含有
付着物を完全に除去できるとともに、Ｃｕ配線表面も完
全清浄化することができるものである。
れた銅含有付着物、並びに、開口部底部に形成された高
抵抗層を、酸化兼用アッシングにて完全に酸化し、該酸
化物を、常温で、クエン酸を主成分とする溶液で除去す
ることにより、開口部側壁及び上部に形成された銅含有
付着物を完全に除去できるとともに、Ｃｕ配線表面も完
全清浄化することができるものである。
【００３０】なお、上述の酸化兼用アッシング工程に代
えて、以下の工程を用いることも可能である。
えて、以下の工程を用いることも可能である。
【００３１】すなわち、まず、通常の方法により、フォ
トレジストの除去を行う。例えば、従来のレジストアッ
シング工程の条件、或いは、硫酸等により、レジストの
除去を行う。その後、酸素雰囲気中での熱処理を行うこ
とにより、上記銅含有付着物等の完全酸化を行う。例え
ば、拡散炉で、温度３００℃以上の酸素雰囲気中にて、
１０分以上の熱処理を行う。その後、上記酸化物を、常
温でクエン酸を主成分とする溶液で完全に除去する。
トレジストの除去を行う。例えば、従来のレジストアッ
シング工程の条件、或いは、硫酸等により、レジストの
除去を行う。その後、酸素雰囲気中での熱処理を行うこ
とにより、上記銅含有付着物等の完全酸化を行う。例え
ば、拡散炉で、温度３００℃以上の酸素雰囲気中にて、
１０分以上の熱処理を行う。その後、上記酸化物を、常
温でクエン酸を主成分とする溶液で完全に除去する。
【００３２】次に、図１（ｈ）に示すように、１層目Ｃ
ｕ溝配線上に形成されたビアホール及び２層目溝配線用
凹部に、スパッタリング法やＣＶＤ法により、Ｔｉ、Ｔ
ｉＮ、Ｔａ、ＴａＮ或いはＷＮのようなバリアメタル２
１を堆積させ、続けて、スパッタリング法、ＣＶＤ法ま
たはＥＣＤ法を用いて、Ｃｕ膜２２を堆積した後、ＣＭ
Ｐ法により、ビアホール及び凹部内にのみバリアメタル
及びＣｕ膜を残し、２層目Ｃｕ配線形成と平坦化を行
う。
ｕ溝配線上に形成されたビアホール及び２層目溝配線用
凹部に、スパッタリング法やＣＶＤ法により、Ｔｉ、Ｔ
ｉＮ、Ｔａ、ＴａＮ或いはＷＮのようなバリアメタル２
１を堆積させ、続けて、スパッタリング法、ＣＶＤ法ま
たはＥＣＤ法を用いて、Ｃｕ膜２２を堆積した後、ＣＭ
Ｐ法により、ビアホール及び凹部内にのみバリアメタル
及びＣｕ膜を残し、２層目Ｃｕ配線形成と平坦化を行
う。
【００３３】以降、図１（ｅ）〜（ｈ）の工程を繰り返
すことにより、配線材料としてＣｕを用いた場合の多層
配線形成が行われる。
すことにより、配線材料としてＣｕを用いた場合の多層
配線形成が行われる。
【００３４】
【発明の効果】以上、詳細に説明したように、本発明の
半導体装置の製造方法（請求項１）は、銅又は銅を主成
分とする合金から成る導電体層を形成する工程と、上記
導電体層上に絶縁層を堆積させ、レジストをマスクとし
て上記絶縁層に開口部を形成する工程とを有する半導体
装置の製造方法に於いて、上記開口部の形成後、酸素プ
ラズマ雰囲気中で酸化兼用アッシングを行うことによっ
て、レジスト除去を行うと共に、上記開口部側壁及び底
部に生成された銅含有付着物及び高抵抗層を酸化し、そ
の後、該酸化物を、常温でクエン酸を主成分とする溶液
で除去する工程を設けたことを特徴とするものであり、
また、本発明の半導体装置の製造方法（請求項２）は、
銅又は銅を主成分とする合金から成る導電体層を形成す
る工程と、上記導電体層上に絶縁層を堆積させ、レジス
トをマスクとして上記絶縁層に開口部を形成する工程と
を有する半導体装置の製造方法に於いて、上記開口部の
形成後、上記レジストを除去する工程と、該レジスト除
去後、酸素雰囲気中で熱処理を行うことにより、上記開
口部側壁及び底部に生成された銅含有付着物及び高抵抗
層を酸化し、その後、該酸化物を、常温でクエン酸を主
成分とする溶液で除去する工程とを設けたことを特徴と
するものであり、かかる本発明の半導体装置の製造方法
によれば、開口部形成時に、その側壁或いは上部に付着
する銅含有付着物を完全除去できるとともに、開口部底
部に形成される高抵抗層も完全除去することができて、
導電体層表面も清浄化させることができ、極めて信頼性
の高い半導体装置の製造が可能となるものである。
半導体装置の製造方法（請求項１）は、銅又は銅を主成
分とする合金から成る導電体層を形成する工程と、上記
導電体層上に絶縁層を堆積させ、レジストをマスクとし
て上記絶縁層に開口部を形成する工程とを有する半導体
装置の製造方法に於いて、上記開口部の形成後、酸素プ
ラズマ雰囲気中で酸化兼用アッシングを行うことによっ
て、レジスト除去を行うと共に、上記開口部側壁及び底
部に生成された銅含有付着物及び高抵抗層を酸化し、そ
の後、該酸化物を、常温でクエン酸を主成分とする溶液
で除去する工程を設けたことを特徴とするものであり、
また、本発明の半導体装置の製造方法（請求項２）は、
銅又は銅を主成分とする合金から成る導電体層を形成す
る工程と、上記導電体層上に絶縁層を堆積させ、レジス
トをマスクとして上記絶縁層に開口部を形成する工程と
を有する半導体装置の製造方法に於いて、上記開口部の
形成後、上記レジストを除去する工程と、該レジスト除
去後、酸素雰囲気中で熱処理を行うことにより、上記開
口部側壁及び底部に生成された銅含有付着物及び高抵抗
層を酸化し、その後、該酸化物を、常温でクエン酸を主
成分とする溶液で除去する工程とを設けたことを特徴と
するものであり、かかる本発明の半導体装置の製造方法
によれば、開口部形成時に、その側壁或いは上部に付着
する銅含有付着物を完全除去できるとともに、開口部底
部に形成される高抵抗層も完全除去することができて、
導電体層表面も清浄化させることができ、極めて信頼性
の高い半導体装置の製造が可能となるものである。
【図１】（ａ）乃至（ｈ）は、本発明の一実施形態の半
導体装置の製造方法の工程断面図である。
導体装置の製造方法の工程断面図である。
【図２】（ａ）乃至（ｇ）は、従来の半導体装置の製造
方法の工程断面図である。
方法の工程断面図である。
１２ １層目Ｃｕ溝配線
１３ ＳｉＮ膜
１４ ＳｉＯ2膜
１７ ビアホール
１８ 高抵抗層
１９ 銅含有付着物
２０ 酸化物
２２ ２層目Ｃｕ溝配線
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/768
H01L 21/3205
H01L 21/3213
Claims (2)
- 【請求項１】 銅又は銅を主成分とする合金から成る導
電体層を形成する工程と、上記導電体層上に絶縁層を堆
積させ、レジストをマスクとして上記絶縁層に開口部を
形成する工程とを有する半導体装置の製造方法に於い
て、 上記開口部の形成後、酸素プラズマ雰囲気中で酸化兼用
アッシングを行うことによって、レジスト除去を行うと
共に、上記開口部側壁及び底部に生成された銅含有付着
物及び銅含有高抵抗層を酸化し、その後、該酸化物を、
常温でクエン酸を主成分とする溶液で除去する工程を設
けたことを特徴とする、半導体装置の製造方法。 - 【請求項２】 銅又は銅を主成分とする合金から成る導
電体層を形成する工程と、上記導電体層上に絶縁層を堆
積させ、レジストをマスクとして上記絶縁層に開口部を
形成する工程とを有する半導体装置の製造方法に於い
て、 上記開口部の形成後、上記レジストを除去する工程と、 該レジスト除去後、酸素雰囲気中で熱処理を行うことに
より、上記開口部側壁及び底部に生成された銅含有付着
物及び銅含有高抵抗層を酸化し、その後、該酸化物を、
常温でクエン酸を主成分とする溶液で除去する工程とを
設けたことを特徴とする、半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33510098A JP3475100B2 (ja) | 1998-11-26 | 1998-11-26 | 半導体装置の製造方法 |
| TW088120443A TW447043B (en) | 1998-11-26 | 1999-11-23 | Method of fabricating semiconductor device |
| KR10-1999-0052165A KR100369746B1 (ko) | 1998-11-26 | 1999-11-23 | 반도체 장치의 제조방법 |
| US09/448,494 US6376364B1 (en) | 1998-11-26 | 1999-11-24 | Method of fabricating semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33510098A JP3475100B2 (ja) | 1998-11-26 | 1998-11-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000164703A JP2000164703A (ja) | 2000-06-16 |
| JP3475100B2 true JP3475100B2 (ja) | 2003-12-08 |
Family
ID=18284780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33510098A Expired - Fee Related JP3475100B2 (ja) | 1998-11-26 | 1998-11-26 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6376364B1 (ja) |
| JP (1) | JP3475100B2 (ja) |
| KR (1) | KR100369746B1 (ja) |
| TW (1) | TW447043B (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3639223B2 (ja) | 2001-05-14 | 2005-04-20 | 松下電器産業株式会社 | 埋め込み配線の形成方法 |
| JP2006156486A (ja) * | 2004-11-25 | 2006-06-15 | Tokyo Electron Ltd | 基板処理方法および半導体装置の製造方法 |
| US20070178611A1 (en) * | 2006-01-30 | 2007-08-02 | Shoaib Zaidi | Semiconductor wafer having measurement area feature for determining dielectric layer thickness |
| JP2009038103A (ja) * | 2007-07-31 | 2009-02-19 | Fujitsu Microelectronics Ltd | 半導体装置の製造方法と半導体装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01188856A (ja) | 1988-01-22 | 1989-07-28 | Matsushita Electric Ind Co Ltd | レジスト除去方法 |
| JPH0669203A (ja) | 1992-08-14 | 1994-03-11 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| JPH0697172A (ja) * | 1992-09-16 | 1994-04-08 | Kawasaki Steel Corp | 半導体装置の洗浄方法 |
| JP2679671B2 (ja) * | 1995-03-30 | 1997-11-19 | 日本電気株式会社 | 半導体記憶装置の容量素子の製造方法 |
| JP3256941B2 (ja) * | 1997-03-25 | 2002-02-18 | 株式会社デンソー | 化合物半導体の表面処理方法 |
| KR100279297B1 (ko) * | 1998-06-20 | 2001-02-01 | 윤종용 | 반도체 장치 및 그의 제조 방법 |
| JP3279532B2 (ja) * | 1998-11-06 | 2002-04-30 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6028015A (en) * | 1999-03-29 | 2000-02-22 | Lsi Logic Corporation | Process for treating damaged surfaces of low dielectric constant organo silicon oxide insulation material to inhibit moisture absorption |
| US6147002A (en) * | 1999-05-26 | 2000-11-14 | Ashland Inc. | Process for removing contaminant from a surface and composition useful therefor |
-
1998
- 1998-11-26 JP JP33510098A patent/JP3475100B2/ja not_active Expired - Fee Related
-
1999
- 1999-11-23 TW TW088120443A patent/TW447043B/zh not_active IP Right Cessation
- 1999-11-23 KR KR10-1999-0052165A patent/KR100369746B1/ko not_active IP Right Cessation
- 1999-11-24 US US09/448,494 patent/US6376364B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000164703A (ja) | 2000-06-16 |
| KR20000035629A (ko) | 2000-06-26 |
| TW447043B (en) | 2001-07-21 |
| US6376364B1 (en) | 2002-04-23 |
| KR100369746B1 (ko) | 2003-01-29 |
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