KR100362986B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

배리어성 및 균일성이 양호하게 배선간 용량 및 배선 저항을 저감시키는 배선을 형성한다.
절연막(1) 상에 선택적으로 에칭 마스크로서 Si 금속층(2)을 형성하고, 절연막(1)을 Si 금속층(2)을 이용하여 선택적으로 제거하여 홈 패턴(4)을 형성하고, Si 금속층(2)을 잔존시킨 채로 홈 패턴 내에 Cu 금속층(6)을 형성하고, Si 금속층(2)과 Cu 금속층(6) 상에, 질소분위기 내에서의 열처리에 따라 Cu와 에칭 마스크에서 다른 공정 반응을 나타내는 배리어 부재로서 Ti 금속층(7)을 형성하고, Ti 금속층(7)을 질소 분위기에서 열처리함으로써 Cu 금속층(6) 상의 Ti 금속층(7)을 선택적으로 질화하고, Si 금속층(2) 상의 Ti 금속층(7)을 선택적으로 제거하여 Cu 금속층(6) 상에 선택적으로 배리어층으로서 TiN 막(9)을 형성한다.

Description

반도체 장치의 제조 방법{A METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치의 제조 방법에 관한 것으로, 특히 형성되는 Cu 배선의 내산화성, 확산 배리어성의 향상에 관한 것이다.
반도체 장치의 미세화와 고집적화에 따라, 이것에 이용되는 금속 배선도 또한 미세화와 다층화가 진행되고 있다. 이 미세 금속 배선 재료로서 종래에는 Al 합금이 이용되어 왔지만, 배선 저항의 증대나 일렉트로 마이그레이션 내성의 열화가 문제가 되어 왔다. 그래서 최근, 다층 배선 재료로서 Cu가 주목받고 있다.
그러나, Cu를 이용한 배선은, 층간 절연막 퇴적 또는 레지스트의 박리등의 산화 분위기에서 용이하게 산화되고, 또한 배선 표면을 적당한 배리어 메탈로 피복하지 않으면, 층간 절연막 속으로 Cu가 확산한다. Cu가 층간 절연막 속으로 확산하면, Cu는 Si 디바이스의 라이프타임킬러가 되어, MOS 소자의 특성을 열화시킨다.
그래서, Cu를 이용한 배선을 실용화하는 데 있어서는, Cu의 확산 및 산화를 방지하기 위해 배선 표면을 보호막으로 피복하는 방법이 제안되고 있다. Cu 배선 표면을 피복하는 방법으로는, 배선 표면 및 절연막의 전면에 p-SiN을 형성하던지, 또는 배선 표면에만 선택적으로 배리어층을 성막하는 방법을 생각할 수 있다.
그러나, 표면 피복으로서 이용되는 p-SiN은 비유전률이 크기 때문에(약 7), 또한 배선 상면뿐만 아니라 절연막의 전면에 형성되기 때문에, 층간 절연막에 저유전율의 재료를 이용한 경우에 있어서도 협피치의 배선간 용량을 저감시킬 수 없다.
한편, 선택적으로 Cu상에만 배리어층을 형성하는 경우에는, 성막한 배리어층의 배리어성이나 균일성등의 문제가 생긴다. 특히, 배리어층이 배선 표면에 대해 어긋나 형성되는 경우에는, 배리어성이 저감한다. 또한, 선택적으로 Cu 상에만 배리어층을 형성하는 프로세스에서는, Cu 배선 상에 Al 등의 배리어 부재를 성막하고, 열처리에 의해 반응층을 형성한 후, 산등에 의해 Cu 배선 상 외의 Al을 에칭하고, 그 후의 열처리에 의해 Cu 배선 표면에 알루미늄을 형성하여 확산 배리어로 하는 방법을 생각할 수 있다. 그러나, 반응하는 Al막이 두꺼운 경우에는 충분한 산내성을 나타내지만, Cu 배선 내에도 Al이 확산하여 저항을 상승시킨다고 하는 문제가 있었다. 또한, 저항 상승을 방지하기 위해 반응 Al막을 얇게 한 경우에는, 산에 대한 내성이 불충분하여, 배선 외의 부분과의 에칭 선택성을 얻을 수 없다고 하는 문제가 있었다.
이상 설명된 바와 같이 종래의 반도체 장치의 제조 방법에서는, Cu 배선의 상면을 피복할 때에 p-SiN을 형성하던지, 또는 배선 상에 선택적으로 배리어층을 성막하는 방법을 생각할 수 있지만, 배선간 용량의 증대, 성막한 배리어층의 배리어성이나 균일성등의 문제가 있었다.
본 발명은 상기 과제를 해결하기 위해 이루어진 것으로, 그 목적으로 하는 점은, 배리어성 및 균일성이 양호하게 배선간 용량 및 배선 저항을 저감시키는 배선을 갖는 반도체 장치의 제조 방법을 제공하는 것에 있다.
본 발명의 청구항 1에 따른 반도체 장치의 제조 방법은, 기판 상에 절연막을 형성하는 공정과, 상기 절연막 상에 선택적으로 에칭 마스크를 형성하는 공정과, 상기 절연막을 에칭 마스크를 이용하여 선택적으로 제거하여 홈을 형성하는 공정과, 상기 에칭 마스크를 잔존시킨 채로 상기 홈내에 Cu 배선을 형성하는 공정과, 상기 에칭 마스크와 상기 Cu 배선 상에 배리어 부재를 형성하는 공정과, 상기 배리어 부재를 질소 분위기 또는 산소 분위기 속에서 열처리함으로써 상기 에칭 마스크재와 상기 배리어 부재를 공정 반응시킴과 함께, 상기 Cu 배선 상의 상기 배리어 부재를 질화 또는 산화하는 공정과, 상기 에칭 마스크와 공정 반응한 상기 배리어 부재를 선택적으로 제거하여 상기 Cu 배선 상에 선택적으로 배리어층을 형성하는 공정을 갖는 것을 특징으로 한다.
또한, 본 발명의 청구항 2에 따른 반도체 장치의 제조 방법은, 기판 상에 절연막을 형성하는 공정과, 상기 절연막 상에 선택적으로 에칭 마스크를 형성하는 공정과, 상기 절연막을 에칭 마스크를 이용하여 선택적으로 제거하여 홈을 형성하는 공정과, 상기 에칭 마스크를 잔존시킨 채로 상기 홈 내에 Cu 배선을 형성하는 공정과, 상기 에칭 마스크와 상기 Cu 배선 상에 배리어 부재를 형성하는 공정과, 상기 배리어 부재를 열처리함으로써 상기 에칭 마스크재와 상기 배리어 부재를 공정 반응시키는 공정과, 상기 에칭 마스크와 공정 반응한 상기 배리어 부재를 선택적으로 제거하여 상기 Cu 배선 상에 선택적으로 상기 배리어 부재를 잔존시키는 공정과, 잔존시킨 상기 배리어부재를 질화 또는 산화하여 상기 Cu 배선 상에 선택적으로 배리어층을 형성하는 공정을 갖는 것을 특징으로 한다.
본 발명의 바람직한 형태를 이하에 도시한다.
(1) 배리어 부재는 Ti, Al 또는 Zr이다.
(2) 에칭 마스크는 Si이다.
또한, 본 발명의 청구항 4에 따른 반도체 장치의 제조 방법은, 기판 상에 절연막을 형성하는 공정과, 상기 절연막을 선택적으로 제거하여 홈을 형성하는 공정과, 상기 홈내에 Cu 배선을 형성하는 공정과, 상기 Cu 배선 및 상기 절연막 상에, Cu보다도 산소와의 결합력이 강하고, 또한 내산화성 및 내 Cu 확산 배리어성이 높은 배리어 재료를 형성하는 공정과, 상기 배리어 재료를 열처리함으로써 상기 Cu 배선 상에 Cu와 상기 배리어 재료와의 합금층을 형성하는 공정과, 상기 배리어 재료를, 상기 배리어 재료를 포함하는 산에 의해 처리함으로써, 상기 Cu 배선상 외의 배리어 재료를 선택적으로 제거하는 공정과, 상기 Cu 배선 상에 잔존한 합금층을, Cu를 환원시키고, 또한 배리어 재료를 산화시키는 분위기에서 열처리함으로써, 상기 합금층을 선택적으로 산화하여 배리어층을 형성하는 공정을 갖는 것을 특징으로 한다.
본 발명의 바람직한 형태를 이하에 나타낸다.
(1) 배리어 재료의 주구성 원소는, Al, Be, Cr, Mg, Ta, Nb, Ti, Zr, V, Sn, W, Co 이다.
(작용)
본 발명에서는, 홈을 형성할 때에 이용되는 에칭 마스크를 Cu 배선 형성시에 잔존시킨다. 그리고, 홈에 Cu 배선을 형성하고, 또한 이 Cu 배선과 에칭 마스크 상에, 열처리에 따라 다른 공정 반응을 나타내는 배리어 부재를 형성한다. 그리고, 산소 분위기 또는 질소 분위기에서 배리어 부재를 열처리함으로써, Cu 배선과 에칭 마스크에서 다른 공정 반응을 나타내어서, Cu 상의 배리어 부재를 선택적으로 질화 또는 산화할 수 있다. 따라서, 이 Cu 배선 상에만 배리어 부재를 선택적으로 형성할 수 있다. 따라서, 종래와 같이 배리어 부재를 Cu 배선뿐만 아니라 절연막상에도 전면에 형성하는 경우에 비교하여 배선간 용량을 저감시킬 수 있다. 또한, 이 배리어 부재 형성의 프로세스는 자기 정합적으로 행할 수 있기 때문에, 배리어성이 양호한 배리어층을 형성할 수 있다. 또한, Cu 배선상 이외의 배리어 부재의 선택적 제거도 용이해지고, 그 때의 디싱등도 저감할 수 있기 때문에, 균일성이 양호하여, 배선 저항의 저감을 방지한 배리어층의 형성이 가능해진다.
또한, 다른 본 발명에서는, Cu 배선을 형성한 후, Cu보다도 산소와의 결합력이 강하고, 또한 내산화성 및 내 Cu 확산 배리어성이 높은 배리어 재료를 형성하고, 열처리에 따라 Cu 배선 상에 합금층을 형성한다. 그리고, 배리어 재료를, 상기 배리어 재료를 포함하는 산에 의해 처리함으로써, Cu 배선상 외의 배리어 재료를 선택적으로 제거한다. 이 때, 배리어 재료의 선택적 제거로서, 상기된 바와 같이 배리어 재료를 포함하는 산에 의해 처리한다. 이에 따라, 배리어층을 자기 정합적으로 형성할 수 있을 뿐만아니라, Cu 배선 상과 그 외의 부분과의 에칭 선택성을 향상시킬 수 있다. 즉, 산중에 포함되는 배리어 재료의 존재에 따라, 반응층과 미반응층에서 전극 전위의 차가 생기고, 이에 따라 에칭 선택성이 향상한다. 따라서, 배리어 재료의 두께를 두텁게 하여 에칭 선택성을 확보할 필요가 없어서, 얇은 배리어층으로 된다. 또한, 배선 외의 부분과의 에칭 선택성을 확보하면서, 배리어 재료의 확산을 저감시키고, 저항 상승을 방지할 수 있다. 또한, 에칭 선택성을 확보할 수 있기 때문에, 높은 배리어성을 유지할 수 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법의 공정 단면도.
도 2는 동일 실시예에 따른 반도체 장치의 제조 방법의 공정 단면도.
도 3은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법의 공정 단면도.
도 4는 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법의 공정 단면도.
도 5는 동일 실시예에 따른 반도체 장치의 제조 방법의 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 절연막
2 : Si 금속층
3 : 레지스트
4 : 홈 패턴
5 : TiN 금속층
6, 46 : Cu 금속층
7 : Ti 금속층
8 : TiSi 합금층
9 : TiN 막
41 : Si 기판
42 : 열산화막
43 : p-SiN 막
44 : CVD 산화막
45 : TaN 막
47 : A1막
48 : CuAlx층
49 : AlOx막
이하, 도면을 참조하면서 본 발명의 실시예를 설명한다.
(제 l 실시예)
도 l 및 도 2는 본 발명의 제 l 실시예에 따른 반도체 장치의 제조 방법의 공정 단면도이다.
우선, 도 1의 (a)에 도시된 바와 같이 절연막(1) 상에 에칭 마스크로서 Si 금속층(2)을 스퍼터링법등으로 성막한 후, 이 Si 금속층(2) 상에 레지스트(3)를 도포하고, 이 레지스트(3)를 빛노광법등에 따라 패터닝하여 레지스트 패턴을 형성한다. 그리고, 이 레지스트 패턴을 마스크에 RIE 법등을 이용하여 Si 금속층(2)에 홈 패턴(4)을 가공한다. 그 후 레지스트(3)를 애칭법 등에 따라 제거하고, 도 1의 (b)에 도시된 바와 같이 Si 금속층(2)이 깎이지 않도록 하는 조건으로 절연막(1)을 RIE 법등으로 가공한다.
이어서, 도 1(c)에 도시된 바와 같이 라이너 재료로서 TiN 금속층(5)을 스퍼터링법이나 CVD법으로 형성한 후, Cu 금속층(6)을 스퍼터링법, CVD법 또는 도금법등을 이용하여 퇴적시킨다. 그 후 도 1의 (d)에 도시된 바와 같이 홈부분 외의 Cu나 TiN을 CMP 법등을 이용하여 제거한다.
이어서, 도 2의 (e)에 도시된 바와 같이, Si 금속층(2) 및 Cu 금속층(6)의 표면에 Ti 금속층(7)을 스퍼터링법 등으로 퇴적시킨다. 여기서, Ti는, 산소 분위기 또는 질소분위기 내에서의 열처리에 따라, Si 금속층(2)과 Cu 금속층(6)에서 다른 공정 반응을 나타내는 물질이다. 계속해서, 질소 분위기 내에서 열처리를 행함으로써, Si 금속층(2)과 Cu 금속층(6)에서 다른 공정 반응을 나타낸다. 구체적으로는, 도 2의 (f)에 도시된 바와 같이 Si 금속층(2) 상의 Ti는 Si와 합금 반응을 일으켜 TiSi 합금층(8)이 형성되고, Cu 금속층(6) 상의 Ti는 질화되어, Cu의 확산 방지층으로서 유효한 TiN 막(9)이 형성된다. 마지막으로, 도 2의 (g)에 도시된 바와 같이 TiSi 합금층(8)을 CDE 법등을 이용하여 선택적으로 제거함으로써, Cu 금속층(6) 상에만 Cu 확산 방지층으로서 TiN막(9)을 자기 정합적으로 형성할 수 있다.
여기서, Cu의 라이너재인 TiN 금속층(5)은 TaN, WN, WSi 등이라도 좋고, Ti 금속층(7)은 Cu 내로 확산하기 어려운 재료로서, 열처리에 의해 용이하게 Si 금속층(2)과 공정 반응을 일으키는 재료가 좋고, Zr, Be, Cr, Mg, Ta, Nb, Ti, V, Sn, W, Co 등이라도 좋다.
이와 같이 본 실시예에서는, Cu 금속층(6)상에만 배리어층인 TiN막(9)을 선택적으로 형성할 수 있기 때문에, 종래와 같이 배리어층을 Cu 배선뿐만 아니라 절연막상에도 전면에 형성하는 경우에 비교하여, 배선간 용량을 저감시킬 수 있다. 또한, 이 TiN막(9) 형성의 프로세스는 자기 정합적으로 행할 수 있기 때문에, 배리어성이 양호한 배리어층을 형성할 수 있다. 또한, Cu 금속층(6)상외의 배리어 부재의 선택적 제거도 용이해지고, 그 때의 디싱등도 저감시킬 수 있기 때문에, 균일성이 양호하여, 배선 저항의 저감을 방지한 TiN 막(9)의 형성이 가능해진다.
(제2 실시예)
도 3은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법의 공정 단면도이다. 본 실시예에 따른 제조 방법에 있어서, 제1 실시예와 공통되는 부분에는 동일 부호를 붙이고, 또한 공통되는 도면 및 상세한 설명은 생략한다.
본 실시예에서는, 제1 실시예의 도 1의 (a)∼(e)에 나타낸 공정은 제1 실시예와 마찬가지로 제조한다. 그 후 진공 속에서 열처리를 행하면, 도 3의 (f)에 도시된 바와 같이 Si 금속층 상의 Ti는 Si와 합금 반응을 일으켜 TiSi 합금층(8)이 형성되고, Cu 상의 Ti는 반응하지 않고 남는다. 이어서 도 3의 (g)에 도시된 바와같이 TiSi 합금층(8)을 CDE 법등을 이용하여 제거함으로써, Cu 금속층(6) 상에만 Ti 금속층(7)을 남길 수 있다. 그 후 질소 분위기속에서 열처리함으로써, 도 3의 (h)에 도시된 바와 같이 Cu의 확산 방지층으로서 유효한 TiN막(9)이 형성된다. 또한, 산소 분위기속에서 열처리함으로써 TiO 막을 형성해도 좋다.
이와 같이 본 실시예에 따르면, 제1 실시예와 동일한 효과를 발휘함과 함께, 제1 실시예보다도 더욱 에칭 선택성이 높은 배리어층의 형성이 가능해진다. 여기서, Cu의 라이너재로서 이용되는 TiN 금속층(5)은 TaN, WN 등이라도 좋고, Ti 금속층(7)은 Cu 속으로 확산하기 어려운 재료로, 열처리에 따라 용이하게 Si 금속층(2)과 공정 반응을 일으키는 재료가 좋고, Al, Zr 등이라도 좋다.
(제3 실시예)
도 4 및 도 5는 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법의 공정 단면도이다.
우선, 도 4의 (a)에 도시된 바와 같이, Si 기판(41) 상에 열산화막(42)을 100㎚ 형성한 후, p-SiN막(43)을 30㎚ 퇴적시키고, 또한 CVD 산화막(44)을 400㎚ 퇴적시킨다. 계속해서, 통상의 PEP 및 산화막 에칭에 의해 절연막(44) 내에 깊이 400㎚의 배선 패턴 홈을 형성한다. 이 패턴은 L/S=0.4/0.4㎛, 길이 1.5㎜의 배선이 전극 패드에 접속된 것이다. 이 배선 패턴 홈 상에, 스퍼터링법에 따라 도시하지 않은 20㎚ TaN 막(45) 및 800㎚의 Cu 금속층(46)을 퇴적시키고, 450℃ 진공 내 열처리에 따라 홈 내에 Cu 금속층(46)을 매립하고, CMP 처리를 실시하여 Cu 배선을 형성한다.
이어서, 도 4의 (b)에 도시된 바와 같이, 배리어 재료로서, Cu 금속층(46) 및 CVD 산화막(44) 상의 전면에 스퍼터링법에 따라 Al막(47)을 5㎚ 형성한다. 이 배리어 재료인 Al은, Cu보다도 산소와의 결합력이 강하고, 또한 내산화성 및 내 Cu 확산 배리어성이 높은 재료이다.
그리고, 이 Al막(47)을 대기중 150℃에서 1시간 열처리를 실시한다. 이 열처리에 따라, 도 4의 (c)에 도시된 바와 같이 Cu 금속층(46) 상의 Al막(47)은 반응에 따라 CuAlX층(48)을 형성한다. 이어서, 도 5(d)에 도시된 바와 같이, Cu 금속층(46) 상외의 Al막(47)을 제거하기 위해, 짙은 인산 속에 반도체 장치를 침지시킨다. 이 때, 짙은 인산 속에는 Al이온이 0.1mol/l이 되도록 미리 배리어 재료로서 이용된 Al을 용해하고 있다.
또, 이와 같이 산중에 Al 이온을 함유시키는 방법으로는, 상기된 바와 같이 Al막을 용해해 둔 방법 외에도, 동시에 과잉의 Al막을 에칭하는 것 등에 따라서도 좋고, 상기 방법과 동일한 효과를 발휘한다. 이와 같이 Al 이온을 함유함으로써, 반응층인 CuAlx층(48)과, 미반응층인 Al막(47)에서 전극 전위의 차가 생겨, 이에 따라 에칭 선택성이 향상한다. 따라서, Cu 금속층(46) 상의 CuAlx층(48)을 손상시키지 않고, Cu 금속층(46)상외의 Al막(47)을 완전히 제거하는 것이 가능해진다.
이 후, 질소와 수소의 혼합 분위기 속에서 450℃, 2시간의 어닐링을 실시한다. 이에 따라, 도 5(e)에 도시된 바와 같이, CuAlx층(48) 내의 Al이 선택적으로산화되어 AlOx층(49)이 Cu 금속층(46) 표면에 형성된다. 분위기 내에 수소를 함유하지 않아도, 순질소, 순아르곤등, 비산화 분위기이면 동일한 효과를 얻을 수 있다.
산화 내성을 조사하기 위해, 이 반도체 장치를 300℃ 1시간 오븐 속에서 열처리한 바, Cu 배선의 저항 상승은 확인되지 않고, 양호한 산화 내성을 나타내었다.
이에 대해 짙은 인산을 그대로, 즉 Al 이온을 함유시키지 않고 이용한 경우, 질소와 수소의 혼합 분위기 속에서 어닐링한 후의 오븐 시험에 의해 20%의 저항 상승이 관측된다. 이것은, Cu 배선 상의 CuAlx층도 에칭되었기 때문에, 산화 방지층으로서의 AlOx층이 충분히 형성되지 않은 것에 의한다.
또한, Al막(47)을 두껍게 형성함으로써, CuAlx층(48)을 두껍게 형성하여 산내성을 향상시키는 것도 가능하지만, 그 경우에는 Cu 배선 내에 확산하는 Al량이 과잉이 되고, 질소와 수소의 혼합 분위기내의 어닐링에 의해서도 선택 산화가 충분히 진행되지 않고, Cu 배선의 저항을 상승시킨다. 따라서 Al막(47)은 에칭 선택성을 확보할 수 있는 범위에서 얇게 형성하는 것이 바람직하다.
이와 같이 본 실시예에 따르면, 배리어 재료인 Al막(47)의 선택적 제거로서, 배리어 재료인 Al을 포함하는 산에 의해 처리함으로써, 배리어층을 Cu 배선 상에 자기 정합적으로 형성할 수 있을뿐만 아니라, Cu 배선 상과 그 외의 부분과의 에칭선택성을 향상시킬 수 있다. 따라서, 배리어 재료의 두께를 두껍게 하여 에칭 선택성을 확보할 필요가 없고, 얇은 배리어 재료로 된다. 또한, 배선외의 부분과의 에칭 선택성을 확보하면서, 배리어 재료의 확산을 저감하여, 저항 상승을 방지할 수 있고, 또한 높은 배리어성을 유지할 수 있다.
이상 상술된 바와 같이 본 발명에 따르면, 에칭 마스크를 잔존시킨 채로 산소분위기 또는 질소분위기에서 열처리함으로써, Cu 배선 상에만 선택적으로 배리어층을 형성할 수 있다. 따라서, 배선간 용량을 저감시킬 수 있고, 또한 배리어성 및 균일성이 양호한 배리어층을 형성할 수 있고, 또한 배선 저항의 상승을 방지할 수 있다.
또한, 다른 본 발명에서는, 배리어 부재를 상기 배리어 부재를 포함하는 산에 의해 처리함으로써, 배리어 재료의 에칭 선택성을 향상시킬 수 있다. 이에 따라, 배선간 용량을 저감시킬 수 있음과 함께, 배선 외의 부분과의 에칭 선택성을 확보하면서, 배리어 부재의 확산을 저감시켜, 저항 상승을 방지할 수 있다.

Claims (7)

  1. 기판 상에 절연막을 형성하는 공정과,
    상기 절연막 상에 선택적으로 에칭 마스크를 형성하는 공정과,
    상기 절연막을 에칭 마스크를 이용하여 선택적으로 제거하여 홈을 형성하는 공정과,
    상기 에칭 마스크를 잔존시킨 채로 상기 홈 내에 Cu 배선을 형성하는 공정과,
    상기 에칭 마스크와 상기 Cu 배선 상에 배리어 부재를 형성하는 공정과,
    상기 배리어 부재를 질소 분위기 또는 산소 분위기 속에서 열처리함으로써 상기 에칭 마스크재(材)와 상기 배리어 부재를 공정 반응(共晶反應)시킴과 함께, 상기 Cu 배선 상의 상기 배리어 부재를 질화 또는 산화하는 공정과,
    상기 에칭 마스크와 공정 반응한 상기 배리어 부재를 선택적으로 제거하여 상기 Cu 배선 상에 선택적으로 배리어층을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 기판 상에 절연막을 형성하는 공정과,
    상기 절연막 상에 선택적으로 에칭 마스크를 형성하는 공정과,
    상기 절연막을 에칭 마스크를 이용하여 선택적으로 제거하여 홈을 형성하는 공정과,
    상기 에칭 마스크를 잔존시킨 채로 상기 홈내에 Cu 배선을 형성하는 공정과,
    상기 에칭 마스크와 상기 Cu 배선 상에 배리어 부재를 형성하는 공정과,
    상기 배리어 부재를 열처리함으로써 상기 에칭 마스크재와 상기 배리어 부재를 공정 반응시키는 공정과,
    상기 에칭 마스크와 공정 반응한 상기 배리어 부재를 선택적으로 제거하여 상기 Cu 배선 상에 선택적으로 상기 배리어 부재를 잔존시키는 공정과,
    잔존시킨 상기 배리어 부재를 질화 또는 산화하여 상기 Cu 배선 상에 선택적으로 배리어층을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 배리어 부재는 Ti, Al 또는 Zr인 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 기판 상에 절연막을 형성하는 공정과,
    상기 절연막을 선택적으로 제거하여 홈을 형성하는 공정과,
    상기 홈내에 Cu 배선을 형성하는 공정과,
    상기 Cu 배선 및 상기 절연막 상에, Cu보다도 산소와의 결합력이 강하고, 또한 내산화성 및 내(耐) Cu 확산 배리어성이 높은 배리어 재료를 형성하는 공정과,
    상기 배리어 재료를 열처리함으로써 상기 Cu 배선 상에 Cu와 상기 배리어 재료와의 합금층을 형성하는 공정과,
    상기 배리어 재료를, 상기 배리어 재료를 포함하는 산에 의해 처리함으로써, 상기 Cu 배선 상 이외의 배리어 재료를 선택적으로 제거하는 공정과,
    상기 Cu 배선 상에 잔존한 합금층을, Cu를 환원시키고, 또한 배리어 재료를 산화시키는 분위기에서 열처리함으로써, 상기 합금층을 선택적으로 산화하여 배리어층을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항 또는 제2항에 있어서,
    상기 에칭 마스크는, 제1 막과, 레지스트를 포함하는 제2 막이 적층되어서 상기 제1 막과 상기 배리어 부재 사이에 반응이 일어나도록 하는 구조를 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항 또는 제2항에 있어서,
    상기 에칭 마스크는, 제1 막과, 레지스트를 포함하는 제2 막이 적층되는 구조를 가지며,
    상기 홈을 형성한 후 상기 제2 막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제4항에 있어서,
    상기 배리어 부재는 Al인 것을 특징으로 하는 반도체 장치의 제조 방법.
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6495442B1 (en) * 2000-10-18 2002-12-17 Magic Corporation Post passivation interconnection schemes on top of the IC chips
US6537912B1 (en) 2000-08-25 2003-03-25 Micron Technology Inc. Method of forming an encapsulated conductive pillar
KR100386034B1 (ko) * 2000-12-06 2003-06-02 에이에스엠 마이크로케미스트리 리미티드 확산 방지막의 결정립계를 금속산화물로 충진한 구리 배선구조의 반도체 소자 제조 방법
JP4535629B2 (ja) * 2001-02-21 2010-09-01 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2002324797A (ja) * 2001-04-24 2002-11-08 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP4350337B2 (ja) * 2001-04-27 2009-10-21 富士通マイクロエレクトロニクス株式会社 半導体装置
US6620721B1 (en) * 2002-06-04 2003-09-16 United Microelectronics Corp. Method of forming a self-aligning pad
US20040056366A1 (en) * 2002-09-25 2004-03-25 Maiz Jose A. A method of forming surface alteration of metal interconnect in integrated circuits for electromigration and adhesion improvement
KR100487639B1 (ko) * 2002-12-11 2005-05-03 주식회사 하이닉스반도체 반도체소자의 금속배선 형성방법
KR100904613B1 (ko) 2002-12-23 2009-06-25 매그나칩 반도체 유한회사 구리 배선의 캐핑층 형성 방법
JP4207749B2 (ja) * 2003-10-28 2009-01-14 沖電気工業株式会社 半導体装置の配線構造及びその製造方法
US20050139292A1 (en) * 2003-12-31 2005-06-30 Suresh Ramarajan Method and apparatus for minimizing thickness-to-planarity and dishing in CMP
US7696625B2 (en) * 2004-11-30 2010-04-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2006179599A (ja) * 2004-12-21 2006-07-06 Toshiba Corp 半導体装置およびその製造方法
US7247946B2 (en) * 2005-01-18 2007-07-24 International Business Machines Corporation On-chip Cu interconnection using 1 to 5 nm thick metal cap
CN100578743C (zh) * 2005-12-02 2010-01-06 株式会社爱发科 Cu膜的形成方法
JP2008010453A (ja) * 2006-06-27 2008-01-17 Fujifilm Corp 半導体装置の製造方法
US8026169B2 (en) * 2006-11-06 2011-09-27 Advanced Micro Devices, Inc. Cu annealing for improved data retention in flash memory devices
US8143157B2 (en) * 2006-11-29 2012-03-27 Nxp B.V. Fabrication of a diffusion barrier cap on copper containing conductive elements
DE102008042107A1 (de) * 2008-09-15 2010-03-18 Robert Bosch Gmbh Elektronisches Bauteil sowie Verfahren zu seiner Herstellung
JP5942867B2 (ja) * 2013-01-22 2016-06-29 富士通株式会社 半導体装置の製造方法
JP6186780B2 (ja) 2013-03-18 2017-08-30 富士通株式会社 半導体装置およびその製造方法
US9859219B1 (en) 2017-01-24 2018-01-02 International Business Machines Corporation Copper wiring structures with copper titanium encapsulation
CN111312689B (zh) * 2019-11-28 2022-03-18 上海华力集成电路制造有限公司 集成电路的顶层铜工艺结构及其制造方法
US11804378B2 (en) * 2021-12-31 2023-10-31 International Business Machines Corporation Surface conversion in chemical mechanical polishing

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06275612A (ja) * 1993-03-19 1994-09-30 Fujitsu Ltd 集積回路装置の製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11204523A (ja) * 1998-01-07 1999-07-30 Toshiba Corp 半導体装置の製造方法
TW350133B (en) * 1998-02-06 1999-01-11 United Microelectronics Corp Method of formation of on-line in copper
US5939788A (en) * 1998-03-11 1999-08-17 Micron Technology, Inc. Copper diffusion barrier, aluminum wetting layer and improved methods for filling openings in silicon substrates with cooper
US6100195A (en) * 1998-12-28 2000-08-08 Chartered Semiconductor Manu. Ltd. Passivation of copper interconnect surfaces with a passivating metal layer

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06275612A (ja) * 1993-03-19 1994-09-30 Fujitsu Ltd 集積回路装置の製造方法

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Publication number Publication date
JP2000260769A (ja) 2000-09-22
US6342444B1 (en) 2002-01-29
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TW451266B (en) 2001-08-21
KR20000076808A (ko) 2000-12-26

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