KR890004463B1 - 금속 전극 배선막을 가진 반도체 장치 - Google Patents

금속 전극 배선막을 가진 반도체 장치 Download PDF

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Abstract

내용 없음.

Description

금속 전극 배선막을 가진 반도체 장치
제1(a)도~제1(i)도는 본 발명의 실시예로서 금속 전극 배선막을 가진 반도체 장치 제조의 주요공정 단계에 있어서의 상태를 나타낸 단면도.
제2(a)도~ 제2(d)도는 본 발명의 실시예로서 금속 전극 배선막을 가진 반도체 장치의 제조에 있어서의 삼원 실리사이드마이 형성될 경우의 상태를 나타낸 단면도.
제3도는 종래의 반도체 장치를 나타낸 단면도.
제4도는 종래의 반도체 장치에 있어서 컨택트 구멍 바닥부분에 실리콘이 석출된 상태를 나타낸 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 실리콘 기판 2a, 2b, 6a, 6b : 절연막
3, 3a, 3b : 티탄막 4, 4a, 4b :티탄 실리사이드막
5, 9 : 불순물 확산층 7 : 컨택트 구멍
8, 8a, 8b : 몰리브덴 실리사이드막
10 : 티탄 나이트라이드 막(titanium nitride막)
11 : 알루미늄 합금막 30 : Mox Tiy Siz 막
또한 도면중 동일부호는 동일 또는 상당부분을 나타낸다.
본 발명은 대규모 집적회로(LSI)에 있어서 금속 전극 배선막을 가진 반도체 장치에 관한 것이다.
제3도는 종래 반도체 장치를 나타낸 단면도이다. 먼저 이 장치의 구성에 대하여 설명한다. 도면에 있어서 1은 반도체 실리콘 기판, 2a, 2b는 소자 사이의 분리용으로 형성된 절연막, 5, 9는 불순물 확산층, 6a, 6b는 층사이 절연용의 절연막, 7은 컨택트 구멍, 11은 알루미늄 합금막이다.
다음에 이 장치의 작용에 대하여 설명한다.
불순물 확산층 5는 반도체 실리콘 기판 1과의 사이에서 P/N 접합을 형성하고 있다. 예를들면 MOS 소자이면 소오스/드레인 층에 상당하고 전기신호의 경로에 상당한다. 또한 이 불순물 확산층 5와 상층의 전기신호 경로인 알루미늄 합금막 11과는 선택적으로 형성된 컨택트 구멍 7의 바닥부분에서 전기적으로 접촉한다. 또한 불순물 확산층 9는 예를들면 반도체 실리콘 기판 1이 P형인 경우에는 이 기판에 이온주입법, 열 확산법에 의한 N형 불순물을 도입함에 따라서 형성되는 것이므로 그 목적은 ① P/N 접합의 역내압특성, 특히 서어지(surge) 내압을 향상시킨다. ②이 불순물 확산층 9는 컨택트 구멍 7을 통하여 자기 정합적으로 형성되므로 컨택트 구멍 7이 절연막 2a, 2b에 약간 어긋나게 걸려서 형성되고 그 부분에서 먼저 형성되어 있던 불순물 확산층 5가 없어도 이 불순물 확산층 9에 의해 P/N 접합이 형성된다.
종래의 반도체 장치는 이상과 같이 구성되어 있기 때문에 다음과 같은 결점이 있다.
① 소자의 고 집적화가 진척됨에 따라서 평면 방향의 미세화 뿐만 아니라 세로 방향의 축소도 필요하게 된다. 예를들면 얇은 불순물 확산층의 형성이 소자 특성을 유지 향상시키는데 중요한 과제가 되어 왔으나 그 반면에 불순물 확산층의 시이트 저항은 높아진다.
② 금속끼리의 컨택트에 비하여 알루미늄과 불순물 확산층과의 컨택트 저항은 원래 높다.
③ 알루미늄 합금막을 형성한 후의 열처리시에 알루미늄과 불순물 확산층 속의 실리콘이 상호 확산 반응하여 P/N 접합을 파손시킨다. 소위 돌발, 스파이크(spike) 현상을 방지하기 위해서 일반적으로 알루미늄속에 과포화 농도의 Si를 첨가하지만 상기 열처리 온도를 내릴때에 첨가해둔 Si가 콘택트 구멍 7 바닥부분, 특히 제4도에 표시한 컨택트 구멍 7 바닥부분의 주변부 불순물 확산층 5, 9위에 석출한다. 이 석출 실리콘 12a, 12b에 의해 실효적인 컨택트 개구면적이 감소하고 컨택트 저항이 상승한다. 특히 이 석출 실리콘 12a, 12b는 Al을 포함하기 때문에 P형의 Si가 되고 이 때문에 불순물 확산층 5, 9가 N형인 경우에는 P/N 접합이 형성되며 역 바이어스 방향으로 전류가 흐를때의 저항은 보다 높아진다.
④ 알루미늄 속에 Si를 첨가하여도 그 분포가 불균일하거나 고온에서 장시간 열처리를 한 경우에는 상기의 돌발, 스파이크 현상이 발생하고 P/N 접합이 파손된다. 이와같은 문제점을 소자의 고 집적화, 미세화가 진척됨에 따라 컨택트 구멍의 직경이 작아지고 또한 불순물 확산층의 깊이가 얕아진 최근에 와서는 심각하다.
본 발명은 상기와 같은 문제점을 해소하기 위해 된 것으로서 전극 배선용 컨택트 구멍부에 있어서 반도체 실리콘 기판의 불순물 확산층 또는 다결정 실리콘막 자체의 시이트 저항 및 이것과의 컨택트 저항이 낮고 또한 내열성, 내 약품성이 우수한 금속 전극 배선막을 가진 반도체 장치를 얻는 것을 목적으로 한다.
본 발명에 관계되는 금속 전극 배선막을 가진 반도체 장치는 전극 배선용 컨택트 구멍부의 적어도 반도체 실리콘 기판의 불순물 확산층 또는 다결정 실리콘막에 접한 바닥부분은 금속 실리사이드막으로 한 것이다.
본 발명에 있어서는 반도체 실리콘 기판의 불순물 확산층 또는 다결정 실리콘 막위에 형성된 금속 실리사이드막은 상기 불순물 확산층 또는 다결정 실리콘막 자체의 시이트 저항을 낮게한다. 또한 금속 실리사이드막과 상기 불순물 확산층 또는 다결정 실리콘막과의 사이의 컨택트 저항은 알루미늄 합금막과 상기 불순물 확산층 또는 다결정 실리콘막과의 사이의 컨택트 저항보다 낮아진다.
이하 본 발명의 실시예를 도면에 의하여 설명한다.
제1(a)~제1(i)도는 본 발명의 실시예이며 금속 전극 배선막을 가진 반도체 장치 제조의 주요공정 단계에 있어서의 상태를 나타내는 단면도이다.
제1(a)도는 종래법과 같이 반도체 실리콘 기판 1의 주면위에 선택적으로 소자 사이 분리용의 비교적 두꺼운 절연막 2a, 2b를 형성한 상태를 나타낸다. 제1(b)도에서 3은 예를들면 스패터법등에 따라 형성된 티탄(Ti)막이다. 제1(c)도에서 4는 열처리에 따라 실리콘(Si)과 티탄(Ti) 사이의 실리사이드 반응에 따라 형성된 티탄 실리사이드(TiSi2)막이며 이 막은 자기 정합적으로 형성되기 때문에 절연막 2a, 2b위에 티탄막 3a, 3b가 남아 있다. 제1(d)도에서 5는 이온 주입법과 열처리에 의해 형성된 불순물 확산층이며 반도체 실리콘 기판 1과 P/N 접합을 형성하고 있다. 또한 앞의 단계에서 절연막 2a, 2b위에 남아있던 티탄막 3a, 3b는 티탄 실리사이드에 대하여 선택적으로 에칭이 제거되고 있다. 제1(e)도에서 6a, 6b는 CVD 법등에 따라 층 사이의 절연을 위해 형성된 절연막이며 7은 사진제판과 에칭법에 따라 선택적으로 형성된 컨택트 구멍이다. 제1(f)도에서 8은 스패터법등에 의해 형성되었다. 예를들면 몰리브덴 실리사이드(MoSi2)막이다. 제1(g)도에서 9는 종래법과 같고 컨택트 구멍 7을 통해서 자기 정합적으로 형성된 불순물 확산층이다. 제1(h)도에서 10은 스패터법등으로 형성된 것으로 예를들면 티탄 나이트라이드(TiN)막이다. 제1(i)도에서 11은 스패터법 등으로 형성된 것으로 예를들면 AlSi등의 알루미늄 합금막이다.
우선 반도체 실리콘 기판 1위에 형성된 티탄 실리사이드막의 작용에 대하여 설명한다.
제1(b)도에서 표시한 티탄막 3이 형성된 반도체 실리콘 기판 1을 열처리하면 티탄과 실리콘 사이의 실리사이드 반응에 따라 반도체 실리콘 기판 1의 실리콘과 접한 티탄이 티탄 실리사이드막 4가 된다. 실제로 이 실리사이드 반응은 실리콘의 확산에 규정속도로 한 반응이므로 고온으로 장시간 열처리를 하면 절연막 2a, 2b위에도 실리사이드가 형성되어 인접한 소자영역과 단락되거나 반도체 실리콘 기판 1로부터 절연막 2a, 2b위의 티탄막 3으로 실리콘이 확산하고 반도체 실리콘 기판 1에 실리콘이 빠진 요부가 형성된다고 하는 문제가 생기지만 열처리의 온도시간을 최적화하면 제1(c)도에 표시한 바와같이 교묘하게 자기 정합적으로 티탄 실리사이드막 4를 형성할 수 있다.
그리고 절연막 2a, 2b위의 티탄막 3a, 3b는 H2O2와 NH4OH의 혼합액에 의해 티탄 실리사이드막 4를 부식하지 않고 선택적으로 제거할 수 있다.
이 실시예에서 나타낸 바와같이 이 제거후에 이온 주입법등에 따라 불순물 확산층 5를 형성한다. 이와같은 구조에 의해 티탄 실리사이드막 4가 불순물 확산층 5의 낮은 저항에 기여하고 P/N 접합의 형성에는 보통대로 불순물 확산층 5가 기여할 수 있게 된다.
이후로 예를들면 MOS 장치에서도 트랜지스터의 채널 길이가 서브미크론(submicron)영역으로 들어감에 따라서 "쇼트채널(short channel) 효과"를 방지하기 위해 불순물 확산층의 접합 깊이를 얕게 할 필요가 있다. 그러나 그렇게 하기 위해서 불순물 확산층의 시이트 저항을 희생하여야 하였으나 이 구조를 사용하면 양립이 가능하게 된다.
일반적으로 반도체 실리콘 기판에 As를 주입하여 0.15㎛의 불순물 확산층을 형성한 경우 그 시이트 저항은 약 100Ω/?이었으나, 티탄막을 50nm 피착하고 이 구조를 형성함에 따라 접합깊이는 같고 시이트 저항이 약 2∼3Ω/?인 불순물 확산층이 얻어진다.
다음에 몰리브덴 실리사이드막의 작용에 대하여 설명한다.
불순물 확산층 5를 형성할때는 티탄 실리사이드막 4위에 산화물이 형성된다. 예를들면 불순물 확산층 5가 인(P)에 의해 구성되며 더우기 열 확산법에 따라 형성된 경우에는 인유리와 열 처리시에 티탄 실리사이드막 4가 산화되어 실리콘 산화막 또는 티탄의 산화막이 형성된다. 당연히 뒤의 알루미늄 합금막과의 전기적 접촉을 얻기 위해 이의 산화물을 제거하여야 한다. 이 경우에는 플루오린산계의 용액에서 에칭을 하나 티탄 실리사이드막 4는 플루오린산에 에칭된다. 그렇지만 미리 컨택트 구멍 7을 형성한 후에 상술한 바와같이 몰리브덴 실리사이드막 8을 형성해두면 이 물질은 플루오린산에 불용이므로 밑바탕에 있는 티탄 실리사이드막 4를 부식하지 않고 몰리브덴 실리사이드막 8표면에 생긴 산화물을 제거할 수 있다. 다만 불순물 확산층 9을 형성할때 열처리에 의해 티탄 실리사이드막 4와 몰리브덴 실리사이드막 8 사이에서 합금반응이 일어나고 3원 실리사이드막이 형성되는 것이 있다.
이것은 티탄 실리사이드막 4, 몰리브덴 실리사이드막 8의 막 두께, 열처리온도·시간에도 따르나 예를들어 밑바탕 티탄 실리사이드막 4가 얇아지면 제2(a)도에 나타낸 바와같이 티탄 실리사이드막 4가 위의 몰리브덴 실리사이드막 8과 모두 반응하여 TixMoySiz(x, y, z은 조성비를 나타낸다. 이하 같게 한다)막 30과 나머지 몰리브덴 실리사이드(MoSi2)막 8이 된다.
역으로 몰리브덴 실리사이드막 8이 얇아지면 제2(b)도에 나타낸 바와같이 나머지 티탄 실리사이드(TiSi2)막 4와 TixMoySiz막 30이 된다. 또 열처리온도가 높든지 열처리시간이 길면 제2(c)도에 나타낸 바와같이 티탄 실리사이드막 4와 몰리브덴 실리사이드막 8은 완전하게 합금화되여 모두 TixMoySiz막 30이 된다.
또 열처리 온도가 낮고 열처리 시간이 짧으면 티탄 실리사이드막 4와 몰리브덴 실리사이드막 8의 계면부만 반응하고 제2(d)도에 표시한 바와같이 나머지 티탄 실리사이드(TiSi2)막 4와 TixMoySiz막 30과 몰리브덴 실리사이드(MoSi2)막 8이 된다.
이를테면 표면이 TixMoySiz막이 되어도 y=0이 아니면 이 3원 실리사이드막의 플루오린산에 대한 내식성은 티탄 실리사이드막 4보다 충분히 우수하여 그 효과는 문제없다. 마지막으로 티탄 나이드라이드막의 작용에 대하여 설명한다.
일반적으로 알루미늄 합금막을 형성한 후 이 막의 아니얼링이나 패시베이션(passivation)막 등이 형성할때에 300∼500℃ 정도의 열처리를 한다. 알루미늄 합금막의 밑바탕이 금속 실리사이드막인 경우, 이 열처리에 따라 알루미늄 합금막이 금속 실리사이드막과 반응하여 컨택트 저항이 열화되거나 최악인 경우 분해한 Al이 반도체 실리콘 기판까지 진입하여 P/N 접합을 파손시키는 것이 있다.
또한 알루미늄 합금 배선폭이 적어짐에 따라 일렉트로 마이그레이션(electromigration)등의 신뢰성에 관계되는 문제가 생겨왔다. 티탄 나이트라이드(TiN)는 Al의 확산에 대한 배리어(barrier)성이 우수하고 이 실시예와 같이 몰리브덴 실리사이드막 8외에 티탄 나이트라이드막 10을 형성함에 따라서 몰리브덴 실리사이드막 8과 알루미늄 합금막 11의 열반응을 방지할 수 있다.
또한 Al 합금/TiN 구조는 일렉트로 마이그레이션 특성을 향상시키는 효과가 있다. 추기로서 150Å의 MoSi2/2000Å의 TiSi2의 막을 예를들면 800℃×20분에서 열처리를 하면 TixMoySiz/TiSi2가 되어 있는 것을 러더포드(Rutherford) 후방산란법에 의해 확인하였다. 또 x, y, z는 깊이 방향에 대하여 분포가 있으며 표면에서는 Mo가 과잉이고 반대로 깊은 정도로 Ti가 많아져 있었다.
이와같이 전극 배선용 컨택트 구멍부를 구성함에 따라 반도체 실리콘 기판 1의 불순물 확산층 5, 9 자체의 시이트 저항이 내려간다.
또한 불순물 확산층, 5, 9와 티탄 실리사이드막 4 사이의 컨택트 저항은 알루미늄 합금막 11과 불순물 확산층 5, 9 사이의 컨택트 저항보다 낮아진다. 또한 플루오린산등의 약품에 대한 내성이 높아지며 더우기 알루미늄 합금막 11과 밑바탕 금속 실리사이드와의 열반응이 없고 또한 알루미늄 합금막 11 자신도 일렉트로 마이그레이션 내성이 우수하게 된다.
또한 상기 실시예에서는 Ti막을 형성할 경우에 대하여 표시하였으나 이막 대신에 Ta막, Zr막, Hf막 중에서 어느 하나의 막을 형성하여도 좋으며 이들의 경우에도 상기 실시예와 같은 효과를 얻는다. 또한 상기 실시예에서는 MoSi2막을 형성할 경우에 대하여 나타내었으나 이 막 대신에 WSi2막을 형성하여도 좋으며 이 경우에도 상기 실시예와 같은 효과를 얻는다.
또 상기 실시예에서는 TiSi2막/MoSi2막, MoxTiySiz막/MoSi2막, TiSi2막/MoxTiySiz, MoxTiySiz막, TiSi_막/MoxTiySiz막/MoSi2막을 형성할 경우에 대하여 표시하였으나 이들 대신에 BSi2막/MoSi2막(B=Ta, Zr, Hf 이하 같게 한다), ASi2막/WSi2막(A=Ti, Ta, Zr, Hf 이하 같게 한다), MoxBySiz막/MoSi2막, WxAySiz막/WSi2막, BSi2막/MoxBySiz막, ASi2막/WxAySiz막, MoxBySiz막, WxAySiz막, BSi2막/MoxBySiz막/MoSi2막, ASi2막/WxAySiz막/WSi2막 중의 어느 것을 형성하여도 좋으며 이들의 경우에도 상기 실시예와 같은 효과를 얻는다. 또한 상기 실시예에서는 TiN막을 형성할 경우에 대하여 나타내었으나 이 막 대신에 TiW막 또는 TaN막을 형성하여도 좋으며 이들의 경우에도 상기 실시예와 같은 효과를 얻는다.
또한 상기 실시예에서는 AlSi막을 형성할 경우에 대하여 나타내었으나 이 막 대신에 Al막, AlSi와 다른 금속과의 합금막, Al과 다른 금속과의 합금막 중 어느 막을 형성하여도 좋으며 이들의 경우에도 상기 실시예와 같은 효과를 얻는다.
또 상기 실시예에서는 불순물 확산층 위의 컨택트 구멍부의 구조에 대하여 나타냈으나 본 발명은 MOS 소자에 있어서 게이트 전극 배선구조, 즉 다결정 실리콘막위의 컨택트 구멍부의 구조에 대하여도 적용된다.
이상과 같이 본 발명에 의하면 전극 배선용 컨택트 구멍부의 적어도 반도체 실리콘 기판의 불순물 확산층, 또는 다결정 실리콘막에 접한 바닥부분은 금속 실리사이드막으로 한 것으로 상기 불순물 확산층 또는 다결정 실리콘막 자체의 시이트 저항이 낮아지고 금속 실리사이드막과 상기 불순물 확산층 사이의 컨택트 저항은 알루미늄 합금막과 상기 불순물 확산층 사이의 컨택트 저항보다 낮아진다.

Claims (26)

  1. 반도체 실리콘 기판(1)의 불순물 확산층(5), 또는 다결정 실리콘막 위에 선택적으로 형성되어 그 주위에 절연막(2a)(2b)(6a)(6b)을 가지는 전극 배선용 컨택트 구멍부(7)의 구조이며 전기 컨택트 구멍부(7)의 적어도 전기 반도체 실리콘 기판(1)의 불순물 확산층(5) 또는 전기 다결정 실리콘에 접한 바닥부분은 금속 실리사이드막(8)으로 되어 있는 금속 전극 배선막을 가진 반도체 장치.
  2. 제1항에 있어서 전기 금속 실리사이드막(8)은 1층으로된 금속 전극 배선막을 가진 반도체 장치.
  3. 제2항에 있어서 전기 금속 실리사이드막(8)은 MoxTiySiz(x, y, z는 조성비를 나타낸다. 이하 같게 한다)막, MoxTaySiz막, MoxZrySiz막, MoxHfySiz막, WxTiySiz막, WxTaySiz막, WxZrySiz막, WxHfySiz막의 군에서 임의로 선택한 1개의 막으로 되어있는 금속 전극 배선막을 가진 반도체 장치.
  4. 제1항에 있어서 전기 금속 실리사이드막(8)은 다층 막으로된 금속 전극 배선막을 가진 반도체 장치.
  5. 제4항에 있어서 전기 다층막은 제1막(4)과 그 제1막위에 형성되는 제2막(8)을 포함하는 금속 전극 배선막을 가진 반도체 장치.
  6. 제5항에 있어서 전기 제1막(4)은 TiSi2막, TaSi2막, ZrSi2막, HfSi2막의 군에서 임의로 선택한 하나의 막이며 전기 제2의 막(8)은 MoSi2막, 또는 WSi2막인 금속 전극 배선막을 가진 반도체 장치.
  7. 제5항에 있어서 전기 제1막(4)은 MoxTaySiz막, MoxTaySiz막, MoxZrySiz막, MoxHfySiz막의 군에서 임의로 선택한 하나의 막이며 전기 제2의 막(8)은 MoSi2막인 금속 전극 배선막을 가진 반도체 장치.
  8. 제5항에 있어서 전기 제1막(4)은, WxTiySiz막, WxTaySiz막, WxZrySiz막, WxHfySiz막의 군에서 임의로 선택한 하나의 막이며 전기 제2의 막(8)은 WSi2막으로된 금속 전극 배선막을 가진 반도체 장치.
  9. 제5항에 있어서 전기 제1의 막(4)은 TiSi2막이며 전기 제2의 막(8)은 MoxTiySiz막 또는 WxTiySiz막으로된 금속 전극 배선막을 가진 반도체 장치.
  10. 제5항에 있어서 전기 제1의 막(4)은 TaSi1막이고 전기 제2막(8)은 MoxTaySiz막 또는 WxTaySiz막으로된 금속 전극 배선막을 가진 반도체 장치.
  11. 제5항에 있어서 전기 제1의 막(4)의 ZrSi2막이고 전기 제2의 막(8)은 MoxZrySiz막 또는 WxZrySiz막으로된 금속 전극 배선막을 가진 반도체 장치.
  12. 제5항에 있어서 전기 제1의 막(4)은 HfSi2막이고 전기 제2의 막(8)은 MoxHfySiz막 또는 WxHfySiz막으로된 금속 전극 배선막을 가진 반도체 장치.
  13. 제4항에 있어서 전기 다층막은 제1의 막(4)과 해당 제1막 위해 형성되는 제2의 막(30)과 그 제2의 막 위에 형성되는 제3의 막(8)을 포함하는 금속 전극 배선막을 가진 반도체 장치.
  14. 제13항에 있어서 전기 제1의 막(4)은 TiSi2막이고 전기 제2의 막(30)은 MoxTiySiz막이며 전기 제3의 막(8)은 MoSi2막으로된 금속 전극 배선막을 가진 반도체 장치.
  15. 제13항에 있어서 전기 제1의 막(4)은 TaSi2막이고 전기 제2의 막(30)은 MoxTaySiz막이며 전기 제3의 막(8)은 MoSi2막으로된 금속 전극 배선막을 가진 반도체 장치.
  16. 제13항에 있어서 전기 제1의 막(4)은 ZrSi2막이고 전기 제2의 막(30)은 MoxZrySiz막이며 전기 제3의 막(8)은 MoSi2막으로된 금속 전극 배선막을 가진 반도체 장치.
  17. 제13항에 있어서 전기 제1의 막(4)은 HfSi2막이고 전기 제2의 막(30)은 MoxZrySiz막이며 전기 제3의 막(8)은 MoSi2막으로된 금속 배선막을 가진 반도체 장치.
  18. 제13항에 있어서 전기 제1의 막(4)은 TiSi2막이고 전기 제2의 막(30)은 WxTiySiz막이며 전기 제3의 막(8)은 WSi2막으로된 금속 전극 배선막을 가진 반도체 장치.
  19. 제13항에 있어서 전기 제1의 막(4)은 TaSi2막이고 전기 제2의 막(30)은 WxTaySiz막이며 전기 제3의 막(8)은 WSi2막으로된 금속 전극 배선막을 가진 반도체 장치.
  20. 제13항에 있어서 전기 제1의 막(4)은 ZrSi2막이고 전기 제2의 막(30)은 WxZrySiz막이며 전기 제3의 막(8)은 WSi2막으로된 금속 전극 배선막을 가진 반도체 장치.
  21. 제13항에 있어서 전기 제1의 막(4)은 HfSi2막이고 전기 제2의 막(30)은 WxHfySiz막이며 전기 제3의 막(8)은 WSi2막으로된 금속 전극 배선막을 가진 반도체 장치.
  22. 제1항에 있어서 전기 금속 실리사이드막(18)위에 형성되는 확산 방지막(10)을 갖춘 금속 전극 배선막을 가진 반도체 장치.
  23. 제22항에 있어서 전기 확산 방지막(10)은 TiW막 또는 TiN막 또는 TaN막으로된 금속 전극 배선막을 가진 반도체 장치.
  24. 제22항에 있어서 전기 확산방지막(10) 위에 형성되는 표면 배선막(11)을 갖춘 금속 전극 배선막을 가진 반도체 장치.
  25. 제24항에 있어서 전기 표면 배선막(11)은 Al막 또는 AlSi 막으로된 금속 전극 배선막을 가진 반도체 장치.
  26. 제24항에 있어서 전기 표면 배선막(11)은 Al막과 다른 금속과의 합금막 또는 AlSi막과 다른 금속과의 합금막으로된 금속 전극 배선막을 가진 반도체 장치.
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Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4782380A (en) * 1987-01-22 1988-11-01 Advanced Micro Devices, Inc. Multilayer interconnection for integrated circuit structure having two or more conductive metal layers
JPS6459954A (en) * 1987-08-31 1989-03-07 Nec Corp Semiconductor integrated circuit
US5132775A (en) * 1987-12-11 1992-07-21 Texas Instruments Incorporated Methods for and products having self-aligned conductive pillars on interconnects
US5273937A (en) * 1988-01-08 1993-12-28 Kabushiki Kaisha Toshiba Metal semiconductor device and method for producing the same
US4962414A (en) * 1988-02-11 1990-10-09 Sgs-Thomson Microelectronics, Inc. Method for forming a contact VIA
JPH0228320A (ja) * 1988-04-06 1990-01-30 Fujitsu Ltd 半導体装置の製造方法
JPH01298765A (ja) * 1988-05-27 1989-12-01 Fujitsu Ltd 半導体装置及びその製造方法
JP2543192B2 (ja) * 1989-07-10 1996-10-16 松下電器産業株式会社 半導体装置およびその製造方法
KR970009491B1 (ko) * 1989-11-30 1997-06-13 가부시끼가이샤 도시바 배선재료와 이를 이용한 전자장치 및 액정표시장치
JP2662446B2 (ja) * 1989-12-11 1997-10-15 キヤノン株式会社 記録ヘッド及び記録ヘッド用素子基板
US5279990A (en) * 1990-03-02 1994-01-18 Motorola, Inc. Method of making a small geometry contact using sidewall spacers
US5268329A (en) * 1990-05-31 1993-12-07 At&T Bell Laboratories Method of fabricating an integrated circuit interconnection
EP0491433A3 (en) * 1990-12-19 1992-09-02 N.V. Philips' Gloeilampenfabrieken Method of forming conductive region on silicon semiconductor material, and silicon semiconductor device with such region
US6030847A (en) * 1993-04-02 2000-02-29 Micron Technology, Inc. Method for forming a storage cell capacitor compatible with high dielectric constant materials
US5381302A (en) * 1993-04-02 1995-01-10 Micron Semiconductor, Inc. Capacitor compatible with high dielectric constant materials having a low contact resistance layer and the method for forming same
US5392189A (en) 1993-04-02 1995-02-21 Micron Semiconductor, Inc. Capacitor compatible with high dielectric constant materials having two independent insulative layers and the method for forming same
US6791131B1 (en) * 1993-04-02 2004-09-14 Micron Technology, Inc. Method for forming a storage cell capacitor compatible with high dielectric constant materials
US6531730B2 (en) * 1993-08-10 2003-03-11 Micron Technology, Inc. Capacitor compatible with high dielectric constant materials having a low contact resistance layer and the method for forming same
JP3224907B2 (ja) * 1993-06-08 2001-11-05 株式会社東芝 不揮発性半導体記憶装置
US5828131A (en) * 1993-10-29 1998-10-27 International Business Machines Corporation Low temperature formation of low resistivity titanium silicide
JP3337825B2 (ja) * 1994-06-29 2002-10-28 三菱電機株式会社 内部配線を有する半導体装置およびその製造方法
KR970052186A (ko) * 1995-12-04 1997-07-29 김주용 반도체 소자 제조 방법
TW316326B (en) * 1996-09-21 1997-09-21 United Microelectronics Corp Manufacturing method of word line
GB2319658B (en) * 1996-09-21 2001-08-22 United Microelectronics Corp Method of fabricating a word line
US5747882A (en) * 1996-11-07 1998-05-05 Advanced Micro Devices, Inc. Device including means for preventing tungsten silicide lifting, and method of fabrication thereof
US7701059B1 (en) * 1997-08-21 2010-04-20 Micron Technology, Inc. Low resistance metal silicide local interconnects and a method of making
TW464966B (en) * 2000-08-17 2001-11-21 Macronix Int Co Ltd Semiconductor wafer clean method to prevent corrosion of metal silicide layer
JP4680433B2 (ja) * 2001-07-04 2011-05-11 ルネサスエレクトロニクス株式会社 コンタクト形成方法、及び半導体装置の製造方法
US7229920B2 (en) * 2005-01-11 2007-06-12 United Microelectronics Corp. Method of fabricating metal silicide layer
US7400042B2 (en) * 2005-05-03 2008-07-15 Rosemount Aerospace Inc. Substrate with adhesive bonding metallization with diffusion barrier
US7628309B1 (en) 2005-05-03 2009-12-08 Rosemount Aerospace Inc. Transient liquid phase eutectic bonding
US7538401B2 (en) * 2005-05-03 2009-05-26 Rosemount Aerospace Inc. Transducer for use in harsh environments
US20070013014A1 (en) * 2005-05-03 2007-01-18 Shuwen Guo High temperature resistant solid state pressure sensor

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1758701A1 (de) * 1968-07-24 1971-03-11 Siemens Ag Lot zum Kontaktieren eines Halbleiterkoerpers und Verfahren zu seiner Herstellung
US3537174A (en) * 1968-10-07 1970-11-03 Gen Electric Process for forming tungsten barrier electrical connection
US4361599A (en) * 1981-03-23 1982-11-30 National Semiconductor Corporation Method of forming plasma etched semiconductor contacts
JPS584924A (ja) * 1981-07-01 1983-01-12 Hitachi Ltd 半導体装置の電極形成方法
JPS5863165A (ja) * 1981-10-09 1983-04-14 Toshiba Corp 多層電極構造を有した半導体装置
JPS6014475A (ja) * 1983-07-05 1985-01-25 Mitsubishi Electric Corp 半導体装置
JPS6074675A (ja) * 1983-09-30 1985-04-26 Fujitsu Ltd 半導体装置
US4566026A (en) * 1984-04-25 1986-01-21 Honeywell Inc. Integrated circuit bimetal layer

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Publication number Publication date
KR870000765A (ko) 1987-02-20
US4910578A (en) 1990-03-20
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