KR100297173B1 - 반도체장치및그제조방법 - Google Patents

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Abstract

본 발명은 반도체장치 및 그 제조방법에 관한 것으로서, 그 반도체장치의 구성은, 반도체기판과, 이 반도체기관을 구성하는 단결정실리콘에 불순물이 도핑된 도전층과, 상기 반도체기판상에 절연막을 지나 형성된 실리콘을 주성분으로 하는 배선층과, 상기 도전층과 상기 배선층을 포함하는 영역의 표면을 피복하는 절연막과, 이 절연막의 일부를 제거하여 형성되고, 상기 도전층 및 상기 배선층의 각각에 연통하는 콘택트홀과, 이들 콘택트홀을 지나서 상기 도전층 및 상기 배선층의 적어도 한쪽과 전기적으로 접속된 다중배선층을 포함하고, 상기 다중배선층은 상기 도전층 및 상기 배선층의 적어도 한쪽에 접촉하고 다결정 실리콘을 주성분으로 하는 도전성 실리콘막과, 이 도전성 실리콘막과 접촉하는 배리어 메탈막과, 이 배리어 메탈막과 접촉하는 금속배선막을 포함하며, 그 구성에 따라 본 발명의 반도체장치는 미세한 콘택트홀부분에 있어서 배선부와 도전영역, 예를들면 반도체기판에 형성한 도전층이나 실리콘을 주성분으로하는 바탕배선의 접촉저항이 작은 것을 특징으로 한다.

Description

반도체장치 및 그 제조방법
제 1 도는 본 발명의 제 1 실시예의 반도체장치의 기본적인 구조를 도시한 단면도.
제 2 도는 본 발명의 제 1 실시예의 반도체장치의 변형예를 도시한 단면도.
제 3a 도∼제 3e 도는 본 발명의 제 1 실시예의 반도체장치의 제조공정을 나타낸 단면도.
제 4 도는 본 발명의 제 2 실시예의 반도체장치의 구조를 도시한 단면도.
제 5a 도∼제 5e 도는 본 발명의 제 2 실시예의 반도체장치의 제조공정을 도시한 단면도.
제 6a 도∼제 6e 도는 본 발명의 제 2 실시예의 반도체장치의 다른 제조공정을 도시한 단면도.
제 7 도는 본 발명의 제 3 실시예의 반도체장치의 구조를 도시한 단면도.
제 8a 도∼제 8d 도는 본 발명의 제 3 실시예의 반도체장치의 제조공정을 도시한 단면도.
제 9 도는 본 발명의 제 4 실시예의 반도체장치의 구조를 도시한 단면도.
제 10 도는 본 발명의 제 4 실시예의 반도체장치의 다른 구조를 도시한 단면도.
제 11a 도∼제 1ld 도는 본 발명의 제 4 실시예의 반도체장치의 제조공정을 도시한 단면도.
제 12a 도∼제 12d 도는 본 발명의 제 4 실시예의 반도체장치의 다른 제조공정을 도시한 단면도.
제 13a 도는 본 발명을 적용한 MOSFET를 개략적으로 도시한 평면도.
제 13b 도는 제 13a 도의 B-B선 단면도 및 제 13c 도는 제 13a 도의 C-C선 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2, 20 : 소자분리절연막(제 1 절연막)
3 : 도전층 3a, 3b : 소스/드레인 배선층
4 : 배선층 5 : 절연막(제 2 절연막)
6 : 도전성 실리콘막 7 : 배리어 메탈막
8 : 금속배선막 9 : 콘택트 홀
10, 11 : 포토레지스트층 12 : 절연층
13 : 고융점금속층 22 : 게이트절연막
W : 다중배선층
본 발명은 콘택트홀을 통해서 도전층과 전기적으로 접속되는 다중배선층의 구조에 특징을 갖는 반도체장치 및 그 제조방법에 관한 것이다.
종래의 반도체장치, 특히 반도체기판에 불순물을 확산하여 형성한 도전층에서 콘택트홀을 통해서 인출하는 배선의 구조로는 가장 단순한 구조로서, 절연막에 콘택트홀을 형성한 후 알루미늄 등의 금속도전막을 피착시킨 구조가 알려져 있다.
최근 LSI 등에 있어서의 콘택트홀 및 인출배선의 제조공정에 있어서는 포토리소그래피 기술과 에칭기술의 진보에 의해 막두께 1㎛ 전후의 절연막에 1㎛각(角) 정도의 콘택트홀을 형성하는 것이 가능하고, 이 콘택트홀의 내벽에 스퍼터링법에 의해 금속막을 피착하는 방법이 이용되고 있다. 그러나 이 방법에는 콘택트홀의 지름이 1㎛ 이하로 미세하고, 콘택트홀의 측벽이 급경사이기 때문에 배선금속의 단차부분에 대한 피착성이 나빠지고, 배선의 신뢰성이 저하하는 문제가 있다. 이 문제를 해결하기 위해 일본 특개소61-117829호 공보에 있어서는 적층조건을 변경한 전극형성 방법이 개시되고, 일본 특개소59-61l46호,59-61147호 공보에 있어서는 기상성장법으로 고융점 금속을 피착시킨 방법이 개시되고, 일본 특개소60-130825호, 소60-176230호, 소61-97825호 공보 등에 있어서는 콘택트홀에 고융점금속을 묻는 방법이 개시되어 있다.
상기한 종래의 기술에는 어느 것이나 반도체기판에 형성한 불순물 확산층으로 이루어진 도전층 위의 절연막에 콘택트홀을 형성한 후, 금속을 피착하는 방법을 이용하고 있다. 따라서 반도체로서의 특성을 갖는 도전층과 배선재료인 금속이 직접 접촉하고 있다. 그 때문에 콘택트홀을 높은 도전율을 갖는 고융점 금속으로 묻음에 의해 배선으로서의 신뢰성이 향상해도 콘택트홀이 미세화되는 것에 따라 배선금속재와 반도체 도전층과의 접촉저항은 증대해 간다. 이것은 반도체와 금속과의 접촉부에 에너지단위의 차에 의한 저항과 쇼트키 장해가 생기고, 이 효과에 의해 반도체금속의 접촉면적이 작아지게 됨에 따라서 저항의 증가가 현저히 이루어지기 때문이다. 또 반도체장치가 미세화되어 불순물 확산층을 얕게 할 필요가 있어서 불순물 확산층 중의 불순물농도를 저하시켜 열처리온도를 내리는 것이 요구되고 있다. 이러한 면으로도 콘택트홀 부분에서 반도체 도전층과 배선금속과의 접촉저항을 내리는 일이 어려워지고 있다. 따라서 종래기술에서는 콘택트홀의 미세화에 따라 콘택트홀부의 금속배선층과 반도체기판의 도전층이나 실리콘을 주성분으로 하는 바탕배선과의 접촉저항이 극단으로 커지기 때문에 반도체장치의 구동능력을 저해하고 반도체장치의 고성능화에 한계를 부여하는 것이었다. 또 종래기술을 이용해 콘택트홀 부분의 접촉저항을 증가시키지 않게 하기 때문에 콘택트홀의 지름을 다른 부분의 설계룰 보다 크게 만들면 반도체장치의 미세화에 역행하게 되어 버린다. 예를 들면 특개소60-130825 공보에 개시된 기술에는 절연막을 에칭할 때에 플루오르산혼합액 등에 의한 등방성 에칭을 이용해 콘택트홀 측벽에 경사를 지게 하여 금속막의 피착성을 확보하는 방법을 이용하고 있다. 이와 같은 등방성 에칭에 의해 콘택트홀 상부의 직경이 커지고 반도체장치의 미세화가 어렵다.
그래서 본 발명은 이와 같은 문제점을 해결하는 것으로, 그 목적으로 하는 점은 미세한 반도체장치에 있어서의 콘택트홀에 부분에 있어서 배선부와 도전영역, 예를 들면 반도체기판에 형성한 도전층과 실리콘을 주성분으로 하는 바탕배선의 접촉저항이 작은 구조의 반도체장치 및 그 제조방법을 제공하는데에 있다. 본 발명의 반도체장치는 반도체기판과, 반도체물질을 주성분으로 하는 도전영역과, 이 도전영역을 포함하는 표면을 피복하는 절연막과, 이 절연막의 일부를 제거하여 형성되고, 상기 도전영역과 연통하는 콘택트홀과, 이 콘택트홀을 통해 상기 도전영역과 전기적으로 접촉되는 다중배선층을 포함하고, 상기 다중배선층은 상기 도전영역에 접촉하고, 다결정실리콘을 주성분으로 하는 도전성 실리콘막과, 이 도전성 실리콘막과 접촉하는 배리어 메탈막과, 이 배리어 메탈막과 접촉하는 금속배선막을 포함하는 것을 특징으로 한다.
상기 도전영역은 상기 반도체기판을 구성하는 단결정실리콘에 불순물이 도핑된 도전층, 또는 상기 반도체기판상에 절연막을 사이에 두고 형성된 실리콘을 주성분으로 하는 배선층으로 구성된다. 그리고 본 발명의 반도체장치는 도전영역으로서 상기 도전층이 복수 형성된 구조, 또는 상기 도전층과 상기 배선층이 조합된 구조등, 반도체를 주성분으로 하는 도전층과 금속배선층을 콘택트홀을 통해서 접속하는 구조에 적용할 수 있다. 그리고 본 발명의 제조방법은 도전영역의 구조에 의해 이하와 같은 몇가지의 형태를 취할 수 있다.
본 발명의 제조방법은 반도체기판에 불순물을 도핑하여 불순물 확산층으로 이루어진 복수의 도전층을 형성하는 공정과, 상기 반도체기판의 표면에 제 1 절연막을 형성하는 공정과, 이 제 1 절연막상에 실리콘을 주성분으로 하는 배선층을 형성하는 공정과, 상기 도전층 및 상기 배선층을 포함하는 영역의 표면을 덮는 제 2 절연막을 형성하는 공정과, 상기 제 2 절연막을 부분적으로 제거하여 상기 도전층 및 상기 배선층의 각각에 연통하는 콘택트홀을 형성하는 공정과, 상기 콘택트홀을 포함하는 상기 제 2 절연막상에 다결정실리콘을 주성분으로 하는 도전성 실리콘막을 형성하는 공정과, 이 도전성 실리콘막상에 배리어 메탈막을 형성하는 공정과, 이 배리어 메탈막 위에 금속배선막을 형성하는 공정과, 상기 도전성 실리콘막, 배리어 메탈막 및 금속배선막을 에칭함에 의해 소정 패턴의 다중배선층을 형성하는 공정을 포함한다. 또 본 발명의 제조방법은 반도체기판에 n형 및 p형 불순물을 각각 다른 영역에 도핑하여 불순물 확산층으로 이루어지는 복수의 도전층을 형성하는 공정과, 상기 반도체기판의 표면에 소자분리 절연막을 형성하는 공정과, 상기 도전층을 포함하는 영역의 표면을 덮는 절연막을 형성하는 공정과, 상기 절연막을 부분적으로 제거하여 상기 도전층의 각각에 연통하는 복수의 콘택트홀을 형성하는 공정과, 상기 콘택트홀을 포함하는 상기 절연막상에 다결정실리콘을 주성분으로 하는 도전성 실리콘막을 형성하는 공정과, 이 도전성 실리콘막상에 배리어 메탈막을 형성하는 공정과, 이 배리어 메탈막상에 금속배선막을 형성하는 공정과, 상기 도전성 실리콘막, 배리어 메탈막 및 금속배선막을 에칭함에 의해 소정 패턴의 다중배선층을 형성하는 공정을 포함한다.
본 발명의 반도체장치에 있어서는 반도체물질을 주성분으로 하는 도전영역과 콘택트홀을 통해서 접속되는 배선층이 도전성 실리콘막과 금속배선막을 포함하는 다층구조를 구성하고 있다. 그 결과 반도체 도전영역과 금속배선막과의 사이에 도전성 실리콘막이 개재되기 때문에 반도체와 금속이 직접 접촉하는데 따른 에너지 순위의 차에 의한 저항과 쇼트키 장벽이 감소된다. 또 도전성 실리콘막과 금속배선막은 거의 그 전체면에서 접촉하고 있기 때문에 충분히 큰 접촉면적을 갖고 있다. 그 결과 양자의 접촉저항을 충분히 낮게 할 수 있다. 따라서 본 발명에 의하면, 불순물 농도가 낮아지고 접합깊이가 얕은 불순물 확산층을 갖고, 콘택트홀 지름이 작은 미세반도체 장치에 있어서도 저저항의 접속을 실현할 수 있다. 상기 반도체물질을 주성분으로 하는 도전영역으로서는 구체적으로는 반도체기판에 n형 또는 p형의 불순물이 도핑된 불순물 확산층으로 이루어진 도전층과, 반도체 기판상에 절연막을 통해 형성된 실리콘 배선층이 있다. 본 발명은 이들 반도체물질을 주성분으로 하는 도전영역에 대해서 같은 반도체물질인 도전성 실리콘막으로 접촉함에 따라, 반도체기판 표면에 형성한 능동소자의 능력을 저해하는 콘택트 접촉부분의 기생저항이 낮게 눌리기 때문에 반도체 장치의 고속동작이 가능해진다.
상기 다중배선층의 도전성 실리콘막은 콘택트홀의 지름에도 의존하지만, 직렬저항에서의 접촉저항이 너무 커지지 않는 막두께로 할 필요가 있고, 이 막두께는 바람직하게는 3∼500㎚, 보다 바람직하게는 10∼200㎚이다. 상기 도전성 실리콘막의 불순물농도는 바람직하게는 1×1O17∼1×1O22cm-3, 보다 바람직하게는 1×10l9∼1×1O21cm-3이다. 이 조건을 만족하게 되면, 배선층으로서의 전기저항을 충분히 낮게 할 수 있다. 본 발명에 있어서는 콘택트홀의 내부에 형성된 도전성 실리콘막 또는 배리어 메탈막의 내측에 있는 오목부에 다결정 실리콘 등의 절연물질과 금속등을 충전(充塡)함에 의해 평탄화되어 있는 것이 바람직하다. 또 콘택트홀 전체를 묻는 상태로 도전성 실리콘막을 형성함에 따라 콘택트홀 부분을 평탄화할 수도 있다. 콘택트홀 부분을 평탄화함에 따라 단차(段差)를 줄이고, 이후의 배선막과 패시베이션(Passivation)막의 형성을 용이하게 할 수 있다.
본 발명의 다중배선층은 콘택트홀을 갖는 구조에 적용할 수 있고, 예를 들면 MOS 소자, CMOS 소자의 소스/드레인 전극 또는 게이트전극 TFT와 고저항부하 등에서의 인출배선, 바이폴라소자의 각 전극으로부터의 인출배선 등에 적용할 수 있다.
또 본 발명의 제조방법에 의하면 상기 반도체장치를 간단한 프로세스에 의해 제조할 수 있다. 특히 상기 도전성 실리콘막은 화학기상성장법에 의해 제조되는 것이 바람직하다. 화학기상성장법에 의하면 애스팩트비가 크고, 길고 가는 오목부에서도 균일한 도전성 실리콘막을 형성할 수 있다.
본 실시예의 반도체장치는 기본적으로 제 1 도에 단면도로서 도시되어 있는 구조를 갖고 있다. 이하 이 제 1 도를 이용하여 제 1 실시예의 반도체장치의 구조를, 또 제 3a 도∼제 3e 도를 이용해서 제 1 실시예의 반도체장치의 제조방법을 그 공정에 따라 설명한다.
본 실시예의 반도체장치는 p형 실리콘의 반도체기판(1)에 n형 불순물확산층으로 이루어진 도전층(3)이 형성되고, 이 도전층(3)의 주위에는 소자분리절연막(2)(제 1 절연막)이 형성되어 있다. 이 소자분리절연막(2)위에는 실리콘을 주성분으로 하는 배선층(4)이 형성되어 있다. 이들 도전층(3), 소자분리절연막(2) 및 배선층(4)을 포함하는 소자표면에는 실리콘산화막 등의 절연막(5)(제 2 절연막)이 형성되어 있다. 이 절연막(5)에는 상기 도전층(3) 및 배선층(4)에 연통하는 콘택트홀(9a)(9b)이 형성되어 있다. 그리고 이들 콘택트홀(9a)(9b)을 포함한 소정 영역에 다중배선층(W)이 형성되어 있다. 이 다중배선층(W)은 가장 하층에 위치하는 도전성 실리콘막(6), 이 도전성 실리콘막(6)위에 형성된 배리어 메탈막(7) 및 금속배선막(8)으로 구성되어 있다.
다음에 제 1 도에 도시한 반도체장치의 제조공정에 대해서 설명한다.
(A) 반도체기판(1)의 소정영역에 불순물 확산층으로 이루어진 도전층(3)과, 소자분리를 위한 절연막(2)이 형성되어 있다. 반도체기판(2)은 불순물으로서 붕소를 1×1O15∼2×1O17cm-3정도의 농도로 확산하여 약간의 도전성을 부여한 실리콘단결정 웨이퍼이다. 소자분리절연막(2)은 실리콘 웨이퍼의 표면을 선택적으로 산화한 실리콘 산화막을 200∼800㎚의 두께로 형성한 것이다. 또 도전층(3)은 불순물으로서 인 또는 비소를 1∼8×1O15cm-2의 도스(dose)량으로 이온주입하고, 또 열확산을 행함에 따라 형성된 불순물 확산층으로 구성된다. 이 불순물 확산층에 있어서 불순물농도는 1×1O19∼1×1O2lcm-3정도이다. 도전층(3)의 깊이는 소자 또는 디바이스의 설계에 따라 다르지만, 통상 0.1∼0.5㎛ 정도이다. 또한 상기 반도체기판(1)상에는 상기 소자분리절연막(2)을 통해 실리콘을 주성분으로 하는 배선층(1)이 형성된다(제 3a 도 참조). 이 실리콘을 주성분으로 하는 배선층(4)중에는 도전성을 갖게 하기 위해 1×1O19∼l×1O21cm-3정도의 농도로 인을 확산하였다.
상기 배선층(4)은 도전층(3)과 전기적으로 접속된 구조라도 좋고 혹은 상기 소자분리절연막(2) 대신에 3∼10O㎚의 얇은 절연막상에 형성되어 MIS형 트랜지스터의 게이트전극으로서 사용되고 있어도 본 실시예를 일탈하는 것은 아니다.
(B) 상기 도전층(3) 및 배선층(4)을 포함하는 반도체기판상에 절연막(5)을 형성한다(제 3b 도 참조). 절연막(5)은 화학적 기상성장법(이하 CVD법이라 한다)을 사용해 형성한 0.2∼2㎛ 두께의 실리콘 산화막으로 형성된다. 현재 일반적으로 사용되고 있는 실리콘 산화막에는 인과 붕소가 첨가되어 있고 열처리에 의해 절연막표면이 평탄화되어 있는 것도 있다.
(C) 다음으로 이 절연막(5)의 소정영역에 통상의 프토리소그래피 기술 및 에칭기술로 콘택트홀(9a)(9b)을 형성한다(제 3c 도 참조). 이들 콘택트흘(9a)(9b)은 하층의 도전영역, 즉 상기 도전층(3)과 배선층(4)과의 전기적 도통을 취하는 인출배선층을 형성하기 위한 것이다. 콘택트홀(9a)(9b)은 절연막(5)상에 직경 0.3∼1.0㎛의 개공부(開孔部)가 있는 포트레지스트를 형성하고 이 포토레지스트를 에칭마스크로서 사용해서 4불화탄소(CF4) 및 산소(O2)의 희박가스중에서의 플라즈마에 의한 이방성 건식에칭으로 절연막(5)을 하층의 도전영역에 이를 때까지 제거한 후 포토레지스트의 박리를 실시함으로써 형성된다. 이 콘택트홀(9a)(9b)은 홀직경에 대해 깊이가 큰 구조를 하고 있다.
(D) 콘택트홀(9)(9a)(9b)의 형성후 절연막(5) 및 콘택트홀(9)을 포함하는 소자표면에 우선 도전성 실리콘막(6)을 형성한다(제 3d 도 참조). 이 도전성 실리콘막(6)은 CVD법에 의해 형성된다. CVD법에 의한 도전성 실리콘막의 퇴적은 가는 간격이라도 균일하게 형성되는 특성이 있기 때문에 미세하는 깊은 콘택트홀(9) 측면 및 저면을 포함하는 전체면에 균일한 도전성 실리콘막(6)이 형성된다. 또한 도전성 실리콘막(6)에 도전성을 부여하기 위해 이 막은 인, 비소, 붕소 등의 불순물을 포함하고 있고, 예를 들면 다결정 실리콘 중에 불순물으로서 인을 1×1O19∼1×1O2lcm-3의 농도로 포함한다. 단, 제 2 실시예에서 서술한 바와 같은 구조 및 제조방법을 사용하면 도전성 실리콘막 형성시에는 불순물을 포함하지 않아도 좋다. 또한 도전성 실리콘막(6)의 막두께는 3∼500㎚이다. 다음으로 이 도전성 실리콘막(6)상에 배리어 메탈막(7)을 형성한다(제 3d 도 참조). 이 배리어 메탈막(7)은 도전성 실리콘막(6)과 배리어 메탈막 형성후에 형성하는 금속배선막(8)이후 공정에서의 가열처리에 의해 상호반응하는 것을 막기 위한 것이다. 배리어 메탈막(7)으로서는 예를 들면 티탄질화물(TiN)을 사용해 50∼200㎚의 두께로 형성한 막을 사용했다. 배리어 메탈막으로서는 그 밖에 티탄, 몰리브덴, 텅스텐 등의 고융점금속이나 실리콘과의 화합물을 사용해도 좋다. 이 배리어 메탈막(7)상에 금속배선막(8)을 형성한다(제 3d 도 참조). 금속배선막(8)으로서는 예를 들면 알루미늄을 주성분으로 하고 동과 실리콘을 불순물으로서 포함한 금속막을 0.2∼1㎛의 막으로 형성하는 도전성막을 사용한다.
(E) 이후 통상 사용되는 포토리소그래피 기술 및 에칭기술로 이들 3층의 배선층, 즉 상기 다결정 실리콘을 막(6), 배리어 메탈막(7) 및 금속배선막(8)으로 구성되는 배선층을 선택적으로 에칭해서 다중배선층(W)을 형성한다(제 3e 도 참조). 보다 구체적으로는 3층의 배선층상에 소정 패턴의 프토레지스트를 형성하고 이 포토레지스트를 에칭마스크로 사용해서 3염화붕소(BCl3)와 염소(Cl2)의 혼합희박가스의 플라즈마에 의한 이방성 에칭으로 상층에서 차례로 에칭한다. 이 플라즈마에칭을 사용하면 상기 3층으로 구성되는 배선층을 동일 에칭조건에서 에칭할 수 있기 때문에 제조공정을 늘리지 않고 다중배선층(W)을 형성할 수 있다.
이상의 공정에 의해 제 1 도에 나타낸 구조를 갖는 본 발명의 반도체장치가 형성된다. 이 반도체장치에 있어서 반도체기판(1)에 형성된 불순물 확산층으로 구성되는 도전층(3) 및 실리콘을 주성분으로 하는 배선층(4)은 도전성 실리콘막(6)을 통해 금속배선막(8)과 접속되어 있다. 즉 반도체의 성질을 가지는 도전영역(도전층(3) 및 배선층(4))은 반도체층(도전성 실리콘막(6))을 통해 금속배선막(8)과 접속되어 있기 때문에 종래기술과 같은 반도체와 금속의 접속과는 다르다. 따라서 반도체로 구성되는 도전영역과 금속이 직접 접촉함으로써 에너지준위의 차에 의한 저항과 쇼트키 장벽이 저감된다.
또한 도전성 실리콘막(6)은 배선의 일부로 되어 있고, 그 전체면에 배리어 메탈막(7)을 통해 저저항의 금속배선막(8)과 접속되어 있어, 충분히 큰 접촉면을 가진다. 그 결과 반도체인 도전성 실리콘막(6)과 금속배선막(8)과의 접촉저항은 전체가 낮게 되어 있다. 즉, 제 1 실시예의 반도체장치는 종래기술의 반도체장치에 비해 반도체기판(1)의 불순물 확산층으로 구성되는 도전층(3) 및 실리콘을 주성분으로 하는 배선층(4)으로부터의 배선인출부분의 접촉저항을 낮게 할 수 있다. 따라서 반도체장치의 미세화가 진행하고 콘택트홀(9)의 직경이 작아져도 양호한 전기적 접속을 달성할 수 있다.
상기 제 1 실시예에 있어서 제 2 도에 나타낸 바와 같이 도전성 실리콘막(6')의 막두께를 콘택트홀 직경의 반이상으로 함으로써 이 실리콘막(6')으로 콘택트홀(9)의 전체를 메울 수 있다. 따라서 콘택트홀(9)의 단차가 도전성 실리콘막(6')에 의해 평탄화되고 이후의 배리어 메탈막(7) 및 금속배선막(8)의 형성과 보호절연막의 형성 등의 공정이 용이해 진다. 이 예에서 예를 들면 콘택트홀(9)의 직경이 약 0.6㎛이라면 도전성 실리콘막(6')의 막두께를 약 0.3㎛ 이상으로 하면 콘택트홀 전체를 메운 상태에서 도전성 실리콘막(6')을 형성할 수 있다.
[제 2 실시예]
본 발명의 제 2 실시예의 반도체장치 구조로서는 기본적으로 제 4 도에 단면도로서 나타내고 있는 구조를 가지고 있다. 이하 제 4 도를 사용해서 제 2 실시예의 반도체장치 구조를, 또한 제 5a 도∼제 5e 도를 사용해서 제 2 실시예의 반도체장치의 제 1 제조방법을, 제 6a 도∼제 6e 도를 사용해서 제 2 실시예의 반도체장치의 제 2 제조방법을 설명한다. 본 실시예의 반도체장치에 있어서는 복수의 도전영역이 모두 반도체기판(1)내에 형성된 불순물 확산층으로 구성되는 도전층(3N)(3P)에 의해 형성되어 있는 점에서 상기 제 1 실시예와 다르다. 그리고 절연막(5)에는 각 도전층(3N)(3P)에 연통하는 콘택트홀(9a)(9b)이 형성되어 있다. 각 콘택트홀(9a)(9b)을 포함하는 절연막(5)상의 소정영역에 상기 도전층(3N)(3P)에 접속되는 다중배선층(W1)(W2)이 각각 형성되어 있다. 이들 다중배선층(W1)(W2)은 각각 도전성 실리콘막(6), 배리어 메탈막(7) 및 금속배선막(8)의 3층구조로 구성되어 있다. 그리고 다중배선층(W1)의 도전성 실리콘막(6)은 적어도 콘택트홀(9a)내에 존재하는 부분에 도전층(3N)과 같은 타입의 불순물이 도입되어 있다. 또한 다중배선층(W2)의 도전성 실리콘막(6)은 그 콘택트 영역내의 부분에 도전층(3P)과 동일 타입의 불순물이 도입되어 있다. 또한 상기 제 1 실시예의 반도체장치와 실질적으로 같은 기능을 가지는 부분에는 동일 부호를 달았다.
다음으로 제 4 도에 나타낸 반도체장치의 제조공정에 대해 설명한다.
(A) 제 1 제조방법에서는 반도체기판(1)의 소정영역에 p형 또는 n형의 불순물확산층으로 구성되는 도전층(3)(3N)(3P)이 다른 영역에 형성되어 있고, 그 이외부분에 소자분리를 위한 절연막(2)이 형성되어 있다. 반도체기판(1)은 불순물으로서 붕소를 1×1015∼2×1Ol7cm-3의 농도로 확산해 약간의 도전성을 갖게 한 p형 실리콘 단결정웨이퍼로 구성된다. 소자분리절연막(2)은 실리콘 웨이퍼표면을 선택적으로 산화한 실리콘산화막을 200∼800㎚의 두께로 형성한 것이다. 도전층(3N)(3P)의 극성(도전형)은 각각 다르고 도전층(3N)은 불순물으로서 인 또는 비소를 1×1O19∼1×1O21cm-3의 농도로 포함하는 n형 불순물 확산층이고, 도전층(3P)은 불순물으로서 붕소를 1×1O19∼1×1O21cm-3의 농도로 포함하는 p형 불순물 확산층이다.
계속해서 도전층(3N) 및 도전층(3P)을 포함하는 반도체기판상에 절연막(5)이 형성되고 또한 절연막(5)의 소정위치에 도전층(3N)(3P)과 각각 연속하는 콘택트홀(9a)(9b)이 형성된다(제 5a 도 참조).
(B) 다음으로 이 절연막(5) 및 콘택트홀(9a)(9b)상에 도전성 실리콘막(6)이 형성된다. 이 도전성 실리콘막(6)은 CVD법에 의해 형성된다. CVD법에 의한 도전성 실리콘막은 가는 간격으로도 균일하게 형성되는 특징이 있기 때문에 상기 콘택트홀 측면 및 바닥면을 포함하는 전체면에 균일한 다결정 실리콘막(6)이 형성된다 (제 5b 도 참조). 다결정 실리콘(6)의 막두께는 3∼50O㎚정도이다.
(C) 본 실시예의 도전성 실리콘막은 그 형성시에는 불순물을 포함하지 않는다. 불순물을 포함하지 않는 다결정 실리콘막은 상당히 고저항이고 배선층으로서는 적당하지 않다. 그 때문에 적어도 콘택트홀(9a)(9b)내에 위치하는 실리콘막에는 충분한 도전성을 부여하기 위해 불순물이 도입된다. 구체적으로는 n형 불순물 확산층으로 이루어지는 도전층(3N)상에 형성된 콘택트홀(9a)내의 다결정 실리콘막은 n형 도전성 실리콘막(6N)으로 구성되고, p형 불순물 확산층으로 이루어지는 도전층(3P)상에 형성된 콘택트홀(9b)내의 다결정 실리콘막은 p형 도전성 실리콘막(6P)으로 구성되어 있다.
이들 도전성 실리콘막(6N)(6P)은 다결정 실리콘막(6)의 형성후에 가열처리함으로써 각각의 도전층(3N)(3P)으로부터 다결정 실리콘막중에 불순물이 확산됨으로써 형성된다(제 5c 도 참조). 예를 들면 질소분위기중에서 800∼1100℃의 가열처리를 10∼60분간 실시함으로써 n형 불순물 확산층(3N)상의 콘택트홀(9a)의 내벽에 적층한 다결정 실리콘층중으로는 인 또는 비소가 확산해 n형 도전성 실리콘층(6N)이 형성되고, p형 불순물 확산층(3P)상의 콘택트홀(9b) 내벽에 적층한 다결정 실리콘층으로는 붕소가 확산해가며 p형 도전성 실리콘층(6P)이 형성된다. 따라서 이 방법에 의하면 자기정합적으로 n형 불순물 확산층으로 이루어지는 도전층(3N)상의 도전성 실리콘층(6N)은 n형이 되고 p형 불순물 확산층으로 이루어지는 도전층(6P)상의 도전성 실리콘층(6P)은 p형이 된다.
일반적으로 예를 들면 CMOS 트랜지스터, 바이폴라소자, TFT 등의 반도체장치는 다른 영역에 n형과 p형의 불순물을 확산하여 동일 반도체기판내에 극성이 다른 도전영역을 형성하고 있다. 따라서 각각의 불순물 확산영역으로부터 다결정 실리콘등의 반도체물질을 주성분으로 하는 재료로 인출배선을 형성할 경우 흑은 배선재의 도전형이 불순물 확산층의 도전형과 다르면 불순물 확산층 표면과 배선층이 접촉하는 곳에 pn 다이오드가 형성되어 버리기 때문에 인출배선으로서 사용하는 것이 어렵다. 따라서 반도체기판내에 형성된 도전층과 다결정 실리콘층의 도전형을 일치시킬 필요가 있다.
(D) 다음으로 이 다결정 실리콘막(6)(6N)(6P)상에 배리어 메탈막(7)을 형성하고, 다시 이 배리어 메탈막(7)상에 금속배선막(8)을 형성한다(제 5d 도 참조). 배리어 메탈막(7)으로서는 티탄질화물(TiN)을 50∼20O㎚의 두께로 형성한 막을 사용한다. 금속배선막(8)으로서는 알루미늄을 주성분으로 하고, 동과 실리콘을 불순물으로서 포함한 금속막을 0.2∼1㎛의 두께로 형성한 도전성막을 사용할 수 있다.
(E) 이후 통상 사용되는 포토리소그래피 기술 및 에칭기술로 이들 3층의 배선층, 즉 도전영역(6N)(6P)을 가지는 상기 다결정 실리콘막(6), 배리어 메탈막(7) 및 금속배선막(8)을 배선층 부분만을 남도록 선택적으로 에칭해서 다중배선층(W1)(W2)을 형성한다.
이상의 공정에 의해 제 4 도에 나타낸 바와 같은 구조를 가지는 본 발명의 반도체장치가 형성된다.
제 2 실시예의 반도체장치의 제 2 제조방법에서는 제 5a 도, 제 5b 도에 나타낸 공정과 동일한 공정(제 6a 도, 제 6b 도 참조)을 거친 후 p형 불순물 확산층(3P)측 영역에 포토레지스트층(10)을 형성하고, 이 포토레지스트층(10)을 마스크로서 n형 불순물인 인 또는 비소를 O.1∼10×1O15cm-2의 도스량으로 다결정 실리콘층(6)에 이온주입한다(제 6c 도 참조). 포토레지스트층(10)을 제거한 후 n형 불순물 확산층(3N)측에 프토레지스트층(11)을 형성하고, p형 불순물인 붕소를 0.1∼10×1015cm-2의 도스량으로 다결정 실리콘층(6)에 이온주입한다(제 6d 도 참조). 그 후 포토레지스트층(11)을 제거한다.
또한 질소분위기중에서 800∼1100℃의 가열처리를 거친 후 n형 불순물 확산층(3N)상에는 n형 도전성 실리콘층(6N)이 형성되고, p형 불순물 확산층(3P)상에는 p형의 도전성 실리콘층(6P)이 형성된다. 이렇게 해서 형성된 도전성 실리콘막(6N)(6P)의 불순물농도는 1×1O18∼1×1O21cm-3정도이다.
다음으로 이 다결정 실리콘막(6)(6N)(6P)상에 배리어 메탈막(7)을 형성하고, 다시 이 배리어 메탈막(7)상에 금속배선막(8)을 형성한 후, 통상의 포토리소그래피기술 및 에칭기술로 이들 3층의 배선층, 즉 상기 다결정 실리콘막(6), 배리어 메탈막(7) 및 금속배선막(8)을 배선부분만 남도록 선택적으로 에칭한다(제 6e 도 참조). 이상의 제 2 제조방법에 의해서도 제 4 도에 나타낸 바와 같은 구조를 가지는 본 발명의 제조장치가 형성된다.
또한 이 제 2 제조방법에 의하면 이온주입하는 불순물의 주입량에 의해 다결정 실리콘막(6)의 저항을 제어할 수 있고, 또한 반도체장치의 소정영역에 저항을 가지는 배선층(예를 들면 제 1 도에 나타낸 배선층(4))을 형성할 수도 있게 된다. 또한 반도체기판에 형성한 불순물 확산층의 도전형과 다른 도전형의 불순물 이온을 주입한 도전성 실리콘막을 국소적으로 형성함으로써 일부의 콘택트홀에 다이오드를 직렬로 배열한 구조를 가지는 반도체장치를 형성할 수도 있다.
제 4 도에 나타낸 본 발명의 반도체장치에 있어서 반도체기판(1)내에 형성된 반도체로서의 성질을 가지는 도전층(3)으로부터의 배선인출부분은 도전성 실리콘막(6)으로 접속되어 있는 한편 n형 불순물 확산층으로 이루어지는 도전층(3N)에 접속된 도전성 실리콘막(6N)은 n형이고, p형 불순물 확산층으로 이루어지는 도전층(3P)에 접속된 다결정 실리콘막(6P)은 p형이다. 즉, 불순물 확산층으로 이루어지는 도전층(3N)(3P)과 인출배선층으로서의 도전성 실리콘막(6N)(6P)은 동일 도전형의 반도체끼리 접속되어 있기 때문에 양호한 전기적 접속이 이루어진다. 또한 도전성 실리콘막(6N)(6P)은 막 전체면에서 배리어 메탈막(7)을 통해 저저항의 배선금속막(8)과 접속되어 있고, 반도체인 도전성 실리콘막과 금속배선막의 접촉저항은 전체적으로 낮게 되어 있다.
제 2 실시예의 반도체장치는 종래기술의 반도체장치에 비해 반도체기판 표면의 불순물 확산층으로 이루어진 도전층(3N)(3P)으로부터의 배선인출부분의 접촉저항을 낮게 할 수 있어 반도체장치의 미세화가 진행되고, 콘택트홀의 직경이 작게 되어도 양호한 전기적 접속을 달성할 수 있다.
[제 3 실시예]
본 발명의 제 3 실시예의 반도체장치는 기본적으로는 제 7 도에 단면도로서 나타내어져 있는 구조를 갖고 있다. 이하, 이 제 7 도를 이용하여 제 3 실시예의 반도체장치의 구조를, 또 제 8a 도∼제 8d 도를 이용하여 제 3 실시예의 반도체장치의 제조공정에 대해서 설명한다. 본 실시예의 반도체장치는 다중배선층(W)의 구조를 제외하고 상기 제 1 실시예의 반도체장치와 동일하다. 본 실시예의 다중배선층(W)에 있어서는 콘택트홀(9a)(9b)의 내벽을 따라서 도전성 실리콘막(6)을 적층했을 때에 형성되는 중앙의 오목부가 절연층(12)에 의하여 메워넣어진 구조를 갖고 있다.
이와 같은 반도체장치는 다음의 프로세스에 의하여 제조된다.
(A) 반도체기판(1)의 소정영역에 불순물 확산층으로 이루어지는 도전층(3)과 그 이외의 부분에 소자분리를 위한 절연막(2)(제 1 절연막)이 형성되어 있다. 반도체기판(1)은 불순물으로서 붕소를 l×1O15∼2×1O17cm-3의 농도로 확산하여 약간 도전성을 지닌 실리콘 단결정웨이퍼로 이루어진다. 소자분리절연막(2)은 실리콘웨이퍼 표면을 선택적으로 산화한 실리콘 산화막을 200∼800㎚의 두께로 형성한 것이다. 또 도전층(3)은 불순물으로서 비소를 1∼8×1O15cm-2의 도스량으로 이온주입하고 또한 열확산하여 형성된 불순물 확산층으로 이루어진다. 이 반도체기판(1)상에는 상기 소자분리절연막(2)을 통하여 실리콘을 주성분으로 하는 배선층(4)이 형성되어 있다. 이 배선층(4)중에는 도전성을 부여하기 위해 1×1O19∼1×1O21cm-3의 농도로 인을 확산하였다. 이 도전층(3) 및 제 1 배선층(4)을 포함하는 반도체기판상에 절연막(5)(제 2 절연막)을 CVD법에 의하여 형성한다. 절연막(5)에는 도전층(3) 및 배선층(4)에 연속하는 2개의 콘택트홀(9)이 형성된다. 그 후 콘택트홀(9)을 포함하는 상기 절연막(5)의 표면에 도전성 실리콘막(6)이 형성된다.
이 도전성 실리콘막(6)에는 도전성을 지니게 하기 위해 인 등의 불순물이 1×1O19∼1×1O21cm-3의 농도로 확산하고 있다. 이 도전성 실리콘막(6)은 CVD 등의 방법을 이용하여 형성할 수 있는데, 제 1 실시예에서도 서술한 바와 같이 콘택트홀(9)의 단차 부분에 피착되는 실리콘의 막두께가 균일하게 되는 것이 요구된다. 그리고 도전성 실리콘막(6)이 콘택트홀(9)의 직경의 절반 이하의 얇은 막두께에서는 콘택트홀(9)내에 직경에 대하여 깊이가 큰 구멍, 즉 애스펙트비가 큰 오목부가 형성된다.
이와 같은 애스팩트비가 큰 오목부에 대해서는 종래기술의 설명의 항에서도 서술한 바와 같이 배선금속, 특히 알루미늄을 주성분으로 하는 금속배선막의 단차 피착성이 현저히 나빠져서 배선층의 신뢰성을 저하시키는 원인으로 된다. 이를 회피하기 위한 한 수단으로서는 상기 제 1 실시예에서도 서술한 바와 같이 도전성 실리콘막(6)의 막두께를 콘택트홀(9)의 직경의 절반 이상으로 함에 따라 콘택트홀(9)의 개공부를 메우는 방법을 들 수 있다. 그러나, 이 방법에 의하면 다중배선층(W)의 일부인 도전성 실리콘막(6)의 막두께가 커지기 때문에 다중배선층의 가공성이 저하될뿐만 아니라 또한 다중배선층의 표면의 단차가 커지기 때문에 배선층의 형성후에 적층되는 보호막 등의 피착성이 뒤떨어진다.
(B) 이 점을 개선하기 위해 제 3 실시예에 있어서는 애스팩트비가 큰 콘택트홀(9)의 오목부를 절연층(12)으로 메운다. 즉 도전성 실리콘막(6)의 표면에 콘택트 홀(9)에 의한 오목부를 메우도록 절연물이 퇴적된다. 이 절연물의 예로서는 실리콘 산화막(SiO2)을 주성분으로 하는 것이 특히 바람직하다. 절연층의 형성방법으로서는 CVD법, 시라늘계의 액체를 이용하여 형성한 도포층을 소결하여 연결하는 방법, 또는 수증기분위기속 또는 산소분위기속에서의 열산화에 의해 다결정실리콘을 주성분으로 하는 막의 일부를 실리콘 산화막으로 바꾸는 방법 등을 들 수 있다.
본 실시예에 있어서는 시라놀계의 용액을 이용하는 방법을 한 예로서 설명한다. 시라놀은 알콜분자의 일부의 원자가 실리콘으로 치환된 것으로 알콜용액을 들 수 있다. 시라놀계 용액은 가열처리에 의해 알콜분을 휘발시켜서 소결하여 연결함에 따라 실리콘 산화막으로 변성할 수 있다. 이 시라놀계 용액을 스핀코트법 등에 의하여 도전성 실리콘막(6)상에 도포하면 용액은 콘택트홀(9)의 오목부에 모이고, 한편 평탄부에서는 얇은 막이 된다. 이후 이 반도체기판을 300∼900℃의 가열처리에 의해 소결하여 연결함에 따라 시라놀계 용액을 실리콘 산화물로 변성할 수 있고, 절연층(12)이 형성된다(제 3b 도 참조). 이 절연층(12)은 콘택트홀(9)의 오목부를 메우고, 평탄부에서는 10∼500㎚ 정도의 박막으로 되어 전체로서 평탄한 표면으로 된다.
(C) 다음으로 이 절연층(12)을 이방성의 건식에칭에 의해 소정 막두께, 예를 들어 50∼500㎚ 제거한다(제 8c 도 참조). 드라이에칭으로서는 예를 들어 4불화탄소(CF4)와 산소(O2)의 혼합희박가스를 이용한 플라즈마에칭이 이용된다. 이 프로세스에 의하여 콘택트홀(9)의 오목부만에 절연층(12)이 충전되고, 다른 부분에서는 도전성 실리콘막(6)이 노출된 구조로 된다.
(D) 다음으로 이 도전성 실리콘막(6) 및 절연층(12)상에 배리어 메탈막(7)을 형성하고, 또한 이 배리어 메탈막(7)상에 금속배선막(8)을 형성한다. 이후 통상의 포트리소그래피 기술 및 에칭기술에 의해 이들 3층의 배선막, 즉 상기 도전성 실리콘막(6), 배리어 메탈막(7) 및 금속배선막(8)을, 배선 부분만을 남기도록 선택적으로 제거하여 다중배선층(W)을 형성한다(제 8d 도 참조).
이상의 공정에 의해 제 7 도에 나타내는 바와 같은 구조를 갖는 본 발명의 반도체장치가 형성된다.
제 7 도에 나타내어진 반도체장치에 있어서는 반도체로서의 성질을 갖는 불순물 확산층으로 이루어지는 도전층(3) 및 실리콘을 주성분으로 하는 배선층(4)은 반도체로서의 성질을 갖는 도전성 실리콘막(6)을 통하여 금속배선막(8)과 접속되어 있기 때문에 반도체와 금속이 직접 접속되는 경우에 비하여 양호한 접속이 얻어진다. 또 도전성 실리콘막(6)은 그 전체면에서 배리어 메탈막(7)을 통하여 저저항의 금속배선막(8)과 접하고 있기 때문에 도전성 실리콘막(6)과 금속배선막(8)의 접촉저항은 전체로서 낮아져 있다. 또한 이 반도체장치는 콘택트홀에 의한 단차(오목부)가 상기 절연층(12)에서 평탄화되어 있으며 배선금속층의 피착성이 좋은 구조를 하고 있다. 따라서 제 3 실시예의 반도체장치는 종래기술의 반도체장치에 비하여 반도체기판(1)의 불순물 확산층(3) 및 실리콘을 주성분으로 하는 배선층(4)으로부터의 배선인출부분의 접촉저항을 낮게 할 수 있다.
[제 4 실시예]
본 발명의 제 4 실시예의 반도체장치의 구조로서는 기본적으로 제 9 도에 단면도로서 나타내어져 있는 구조를 하고 있다. 이하, 이 제 9 도를 이용하여 본 발명의 제 4 실시예의 반도체장치의 구조를, 또 제 11a 도∼제 11d 도를 이용하여 본 발명의 제 4 실시예의 반도체장치의 제조공정에 대해서 설명한다.
본 실시예의 반도체장치는 상기 제 3 실시예의 장치와 구조적으로는 대략 동일하지만 콘택트홀(9)의 오목부에 절연층(12) 대신에 금속층(13)이 메워넣어져 있는 점에서 상이하다.
이하 이 반도체장치의 제조공정을 설명한다.
(A) 반도체기판(1)의 소정 영역에 불순물 확산층으로 이루어지는 도전층(3)과 그 이외의 부분에 소자분리를 위한 절연막(2)(제 1 절연막)이 형성된다. 반도체기판(1)은 불순물으로서 붕소를 1×1Ol5∼2×1O17cm-3의 농도로 확산하고, 약간 도전성을 지닌 실리콘 단결정웨이퍼로 이루어지고, 소자분리절연막(2)은 실리콘웨이퍼의 표면을 선택적으로 산화한 실리콘산화막을 200∼800㎚의 두께로 형성한 것이다. 또 도전층(3)은 불순물으로서 비소를 1∼8×1015cm-2의 도스량으로 이온주입하고 열확산하여 형성된 불순물 확산층으로 이루어진다. 이 불순물 확산층에 있어서의 불순물의 농도는 1×1O19∼1×1O21cm-3정도이다. 도체기판(1)상에는 상기의 소자분리절연막(2)을 통하여 실리콘을 주성분으로 하는 배선층(4)이 형성되어 있다. 이 배선층(4)속에는 도전성을 지니게 하기 위해 1×1O19∼1×1021cm-3의 농도로 인을 확산하고 있다. 이 도전층(3) 및 배선층(4)을 포함하는 반도체기판(1)의 전체면에 절연막(5)(제 2 절연막)이 형성된다. 절연막(5)에는 도전층(3) 및 배선층(4)에 연속하는 콘택트홀(9)이 각각 형성된다. 그후 콘택트홀(9)을 포함하는 상기 절연막(5)의 표면에 도전성 실리콘막(6)이 형성된다(제 11a 도 참조). 이 도전성 실리콘막(6)에는 도전성을 갖게 하기 위해 인 등의 불순물이 1×1019∼1×1O21cm-3의 농도로 확산하고 있다. 이 도전성 실리콘막(6)은 CVD 등의 방법을 이용하여 막두께 3∼500㎚로 형성된다. 이때 도전성 실리콘막이 콘택트홀의 직경의 절반 이하의 얇은 막두께에서는 콘택트홀의 직경에 대하여 구멍의 깊이가 큰, 즉 애스팩트비가 큰 오목부가 형성되어 버린다.
이와 같은 애스펙트비가 큰 오목부에 대해서는 종래기슬의 설명의 항에서도 서술한 바와 같이 배선층 금속, 특히 알루미늄을 주성분으로 하는 금속배선막의 단차 피착성이 현저히 나빠지고, 배선층(4)의 신뢰성을 저하시키는 원인으로 된다. 이를 회피하기 위한 수단으로서는 제 1 실시예에서 서술한 바와 같이 도전성 다결정실리콘에서 콘택트홀을 메우는 방법이나 제 3 실시예에서 서술한 바와 같이 콘택트홀의 오목부를 절연층으로 메움에 따라 평탄하게 하는 방법을 들 수 있다. 그러나 이들 방법에서는 도전층(3) 또는 배선층(4)과 금속배선막(8) 사이에 다결정실리콘을 주성분으로 하는 두꺼운 막을 직렬저항으로서 개재시키게 되기 때문에 도전층과 배선의 접촉저항이 커지는 문제를 갖고 있다.
(B) 이 문제를 개선하기 위해 도전성 실리콘막(6)의 형성후 애스팩트비가 커진 콘택트홀(9)의 개공부에 고융점금속층(13)을 메워넣는다. 이를 위해 도전성 실리콘막(6)상에 고융점금속층(13)을 형성한다. 이 고융점금속층(13)은 콘택트홀의 오목부를 메우도록 형성되지 않으면 안된다(제 11b 도 참조). 이 고융점금속층(13)은 예를 들어 CVD법에 의해 텅스텐 금속막을 퇴적하여 형성된다.
구체적으로는 6불화텅스텐(WF6)과 실란(SiH4) 또는 WF6와 수소(H2)를 열반응시킴에 따라 텅스텐을 적층시킨다. 텅스텐의 막두께를 50∼500㎚로 함에 따라 콘택트홀의 개공부를 메울 수 있다.
(C) 다음으로 이 고융점금속층(13)의 표면을 건식에칭에 의해 제거한다. 본 실시예에 있어서는 아르곤의 희박가스의 플라즈마에 의한 물리적 에칭을 이용하여, 예를 들어 100∼500㎚에 상당하는 고융점금속층을 제거하면 콘택트홀(9)의 오목부에만 고융점금속이 남겨지고, 다른 부분에서는 도전성 실리콘막(6)이 노출된 구조로 된다.
(D) 다음으로 이 도전성 실리콘막(6) 및 고융점금속층(13)상에 배리어 메탈막(7)을 형성하고, 또한 이 배리어 메탈막(7)상에 금속배선막(8)을 형성한다. 이후 이들 3층의 배선층, 즉 상기 도전성 실리콘막(6), 배리어 메탈막(7) 및 금속배선막(8)을 배선부분만을 남기도록 에칭에 의하여 선택적으로 제거한다.
이상의 공정에 의해 제 9 도에서 나타내는 바와 같은 구조를 갖는 본 발명의 반도체장치가 형성된다.
또 상기의 실시예에서는 도전성 실리콘막(6)을 형성 후 고융점금속층(13)을 형성하고, 그후 배리어 메탈막(7)을 형성하는 방법을 이용했지만, 제 12a 도∼제12d 도에서 나타내는 바와 같이 도전성 실리콘막(6)을 형성후 배리어 메탈막(7)을 형성하고, 그후 고융점금속층(13)을 콘택트홀(9)의 오목부에 메워넣는 방법도 이용할 수 있다. 이와 같은 방법으로 얻어지는 장치, 즉 제 10 도에서 나타내는 바와 같은 구조에서도 본 발명의 범위를 일탈하는 것은 아니다.
제 9 도 또는 제 10 도에서 나타내어진 본 발명의 반도체장치에 있어서는 반도체기판에 형성된 불순물 확산층으로 이루어지는 도전층(3) 및 실리콘을 주성분으로 하는 제 1 배선층(4)에서의 배선인출부분은 다결정 실리콘층(6)을 통하여 금속배선막(8)과 접속되어 있기 때문에 기판반도체와 금속이 직접접속된 경우의 불합리가 없고 양호한 접속이 실시된다. 또 도전성 실리콘막(6)은 그 전체면에서 배리어 메탈막(7)을 통하여 금속배선막(8)과 접해 있으며 도전성 실리콘막(6)과 금속배선막(8)의 접촉저항은 전체로서 낮아져 있다. 또한 콘택트홀(9)에 의한 단차도 상기 고융점금속층(13)에서 평탄화되어 있으며, 따라서 금속배선막(8)의 피착성도 좋다. 또한 콘택트홀 중에서도 저저항의 금속층(13)이 있다. 따라서 제 4 실시예의 반도체장치는 종래기술의 반도체장치에 비하여 불순물 확산층으로 이루어진 도전층(3) 및 실리콘을 주성분으로 하는 배선층(4)에서의 배선인출부분의 접촉저항을 낮게 할 수 있다.
[제 5 실시예]
제 13a 도는 본 발명을 적용한 MOSFET의 한 예를 개략적으로 나타내는 평면도이다. 제 13b 도는 제 13a 도의 B-B선에 있어서의 개략단면도이며, 제 13c 도는 제 13a 도의 C-C선에 있어서의 개략단면도이다. 제 13a 도에 있어서는 제 2 절연막을 도시하지 않고 있다.
이 MOSFET은 실리콘기판(1)상에 200∼80O㎚의 소자분리절연막(20) 및 3∼10O㎚의 게이트절연막(22)이 형성되어 있다. 게이트절연막(22)의 표면에는 게이트전극을 구성하는 배선층(4)이 형성되고, 이 배선층(4)은 그 일단이 상기 소자분리절연막(20)에 올라앉은 상태로 형성되어 있다. 상기 배선층(4)의 양사이드에는 소스/드레인 확산영역(3a)(3b)이 형성되어 있다. 소스/드레인 확산영역(3a)(3b) 및 소자분리절연막(20)을 포함하는 영역의 표면에는 0.2∼2㎛의 절연막(5)(제 2 절연층)이 형성되어 있다. 이 절연막(5)에는 상기 배선층(4)의 소자분리절연막상에 위치하는 부분에 콘택트홀(9a)이 형성되고, 또한 상기 소스/드레인 확산영역(3a)(3b)에 각각 부분적으로 연속하는 콘택트홀(9b)(9c)이 형성되어 있다. 이들 각 콘택트홀(9a)(9b)(9c)을 포함하는 소정 영역에 각각 다중배선층(W1)(W2)(W3)이 형성되어 있다. 이들 다중배선층(W1)(W2)(W3)은 각각 가장 하위에 위치하는 도전성 실리콘막(6), 이 도전성 실리콘막(6)상에 형성되는 배리어 메탈막(7) 및 금속배선막(8)으로 구성되어 있다. 이들 다중배선층(W1)(W2)(W3)은 예를 들어 상기제 1 실시예의 제조공정에 의하여 형성할 수 있다.
불순물의 종류 및 농도는 MOSFET의 타입, 즉 n형인가 또는 p형인가에 따라서 다르다. 소스/드레인 확산영역(3a)(3b) 및 배선층(4)의 불순물에 관해서는 일반적인 기술을 채용할 수 있다. 예를 들어 n형 MOSFET의 경우에, 소스/드레인 확산영역(3a)(3b)은 불순물으로서 인 또는 비소를 1×1O19∼1×1O21cm-3의 농도로 포함한다. 또 배선층(4)은 1×1O19∼1×1O21cm-3정도의 농도의 인 또는 비소를 포함한다. 또 다중배선층(W1)(W2)(W3)을 구성하는 도전성 실리콘막(6)은 인 또는 비소를 1×1O19∼1×1O21cm-3정도의 농도로 포함한다.
이상 본 발명의 바람직한 실시예에 대하여 설명했지만 본 발명은 이들에 한정되지 않고 발명의 요지의 범위내에서 여러가지의 변형이 가능하다. 예를 들어 본 발명은 상기한 MOSFET 외에 p형 MOSFET, CMOS 트랜지스터, 바이폴라소자, TFT 등의 반도체장치의 콘택트구조에 적응할 수 있다.
또 도전층(3)과 배선층(4)을 다른 도전형으로 함에 따라서 pn 다이오드를 구성할 수 있다. 즉, 제 1 실시예를 예로 들어서 설명하면 도전층(3) 및 콘택트홀(9a)내의 도전성 실리콘막(6)은 n형 도전성이고, 한편 배선층(4) 및 콘택트홀(9b)내의 도전성 실리콘막(6)은 p형 도전성으로 할 수 있다.

Claims (25)

  1. (정정) 반도체기판과, 반도체물질을 주성분으로 하는 도전영역과, 이 도전영역을 포함하는 표면을 피복하는 절연막과, 이 절연막의 일부를 제거하여 형성되고, 상기 도전영역과 연통하는 콘택트홀과, 이 콘택트홀을 통해 상기 도전영역과 전기적으로 접속된 다중배선층을 포함하고, 상기 다중배선층은 상기 도전영역에 접촉하고, 또한 다결정실리콘을 주성분으로 하는 도전성 실리콘막과, 이 도전성 실리콘막과 접촉하는 배리어 메탈막과, 이 배리어 메탈막과 접촉하는 금속배선막을 포함하는 것을 특징으로 하는 반도체장치.
  2. 제 1 항에 있어서, 상기 도전영역은 상기 반도체기판을 구성하는 단결정실리콘에 불순물이 도핑된 도전층인 것을 특징으로 하는 반도체장치.
  3. (정정) 제 1 항에 있어서, 상기 도전영역은 상기 반도체기판상에 절연막을 사이에 두고 형성된 실리콘을 주성분으로 하는 배선층인 것을 특징으로 하는 반도체장치.
  4. (정정) 반도체기판과, 이 반도체기판을 구성하는 실리콘에 불순물이 도핑된 복수의 도전층과, 이 반도체기판상에 제 1 절연막을 사이에 두고 형성된 실리콘을 주성분으로 하는 배선층과, 상기 도전층과 상기 배선층을 포함하는 영역의 표면을 피복하는 제 2 절연막과, 이 제 2 절연막의 일부를 제거하여 형성되고, 상기 도전층 및 상기 배선층의 각각에 연통하는 콘택트홀과, 이들 콘택트홀을 통해 상기 도전층 및 상기 배선층의 적어도 한쪽과 전기적으로 접속된 다중배선층을 포함하고, 상기 다중배선층은 상기 도전층 및 상기 배선층의 적어도 한쪽에 접촉하고, 다결정실리콘을 주성분으로 하는 도전성 실리콘막과, 이 도전성 실리콘막과 접촉하는 배리어 메탈막과, 이 배리어 메탈막과 접촉하는 금속배선막을 포함하는 것을 특징으로 하는 반도체장치.
  5. (정정) 반도체기판과, 이 반도체기판을 구성하는 실리콘에 불순물이 도핑된 복수의 도전층과, 상기 도전층을 포함하는 영역의 표면을 피복하는 절연막과, 이 절연막의 일부를 제거하여 형성되고, 상기 도전층에 각각 연통하는 복수의 콘택트홀과, 이들 콘택트홀을 통해 상기 도전층과 각각 전기적으로 접속된 다중배선층을 포함하고, 상기 다중배선층은 상기 도전층에 접촉하고, 다결정 실리콘을 주성분으로 하는 도전성 실리콘막과, 이 도전성 실리콘막과 접촉하는 배리어 메탈막과, 이 배리어 메탈막과 접촉하는 금속배선막을 포함하는 것을 특징으로 하는 반도체장치.
  6. (정정) 제 1 항, 제 4 항 또는 제 5 항 중 어느 한 항에 있어서, 상기 도전성 실리콘막은 1×1O17∼1×1O22cm-3의 농도의 불순물을 포함하는 것을 특징으로 하는 반도체장치.
  7. (정정) 제 1 항, 제 4 항 또는 제 5 항 중 어느 한 항에 있어서, 상기 다중배선층의 도전성 실리콘막은 그 막두께가 상기 콘택트홀 직경의 반보다 작고, 상기 도전성 실리콘막이 상기 콘택트홀의 내벽을 따라 형성되어 있는 것을 특징으로 하는 반도체장치.
  8. 제 7 항에 있어서, 상기 도전성 실리콘막은 그 막두께 3∼300㎚인 것을 특징으로 하는 반도체장치.
  9. 제 7 항에 있어서, 상기 콘택트홀내의 도전성 실리콘막의 내측에 형성되는 오목부에 절연층이 메워져 평탄화된 것을 특징으로 하는 반도체장치.
  10. 제 7 항에 있어서, 상기 콘택트홀내의 도전성 실리콘막의 내측에 형성되는 오목부에 금속층이 메워져 평탄화된 것을 특징으로 하는 반도체장치.
  11. (정정) 제 1 항, 제 4 항 또는 제 5 항 중 어느 한 항에 있어서, 상기 다중배선층의 도전성 실리콘막은 그 막두께가 상기 콘택트홀 직경의 반보다 작고, 또한 상기 도전성 실리콘막 및 상기 배리어 메탈막이 상기 콘택트홀의 내벽을 따라 형성되어 있는 것을 특징으로 하는 반도체장치.
  12. (정정) 제 11 항에 있어서, 상기 콘택트홀내의 배리어 메탈막의 내측에 형성되는 오목부에 금속층이 메워져 평탄화된 것을 특징으로 하는 반도체장치.
  13. (정정) 제 1 항, 제 4 항 또는 제 5 항 중 어느 한 항에 있어서, 상기 다중배선층의 도전성 실리콘막은 그 막두께가 상기 콘택트홀 직경의 반이상이고, 상기 도전성 실리콘막이 상기 콘택트홀을 메운 상태로 형성되어 있는 것을 특징으로 하는 반도체장치.
  14. 제 4 항에 있어서, 상기 제 1 절연막은 200∼800㎚의 막두께를 갖는 실리콘 산화막으로 이루어지는 소자분리절연막인 것을 특징으로 하는 반도체장치.
  15. 제 4 항에 있어서, 상기 제 1 절연막은 3∼100㎚의 막두께를 갖는 실리콘 산화막으로 이루어지는 게이트절연막인 것을 특징으로 하는 반도체장치.
  16. (정정) 제 4 항에 있어서, 상기 반도체기판의 복수의 도전층은 n형 및 p형의 어느 한쪽의 같은 극성을 갖고, 상기 도전성 실리콘막의 극성은 상기 도전층의 극성과 같은 것을 특징으로 하는 반도체장치.
  17. 제 16 항에 있어서, 상기 제 1 절연막은 상기 반도체기판상에 형성된 200∼800㎚의 막두께를 갖는 실리콘 산화막으로 이루어지는 소자분리절연막 및 3∼100㎚의 막두께를 갖는 실리콘 산화막으로 이루어지는 게이트절연막을 포함하고, 상기 도전층은 한쌍의 소스/드레인 확산영역을 구성하는 것을 특징으로 하는 반도체장치.
  18. 제 4 항 또는 제 5 항에 있어서, 상기 반도체기판의 복수의 도전층은 n형 및 p형의 서로 다른 극성을 갖고, n형의 도전층에 접속되는 상기 도전성 실리콘막의 극성은 n형이고, p형의 도전층에 접속되는 상기 도전성 실리콘막의 극성은 p형인 것을 특징으로 하는 반도체장치.
  19. 반도체기판에 불순물을 도핑하여 불순물 확산층으로 이루어지는 복수의 도전층을 형성하는 공정과, 상기 반도체기판의 표면에 제 1 절연막을 형성하는 공정과, 이 제 1 절연막상에 실리콘을 주성분으로 하는 배선층을 형성하는 공정과, 상기 도전층 및 상기 배선층을 포함하는 영역의 표면을 덮는 제 2 절연막을 형성하는 공정과, 상기 제 2 절연막을 부분적으로 제거하여 상기 도전층 및 상기 배선층의 각각에 연통하는 콘택트홀을 형성하는 공정과, 상기 콘택트홀을 포함하는 상기 제 2 절연막상에 다결정 실리콘을 주성분으로 하는 도전성 실리콘막을 형성하는 공정과, 이 도전성 실리콘막상에 배리어 메탈막을 형성하는 공정과, 이 배리어 메탈막상에 금속배선막을 형성하는 공정과, 상기 도전성 실리콘막, 배리어 메탈막 및 금속배선막을 에칭하는 것에 의해 소정 패턴의 다중배선층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  20. 반도체기판에 n형 및 p형 불순물을 다른 영역에 도핑해서 불순물 확산층으로 이루어지는 복수의 도전층을 형성하는 공정과, 상기 반도체기판의 표면에 소자분리절연막을 형성하는 공정과, 상기 도전층을 포함하는 영역의 표면을 덮는 절연막을 형성하는 공정과, 상기 절연막을 부분적으로 제거하여 상기 도전층의 각각에 연통하는 복수의 콘택트흘을 형성하는 공정과, 상기 콘택트홀을 포함하는 상기 절연막상에 다결정 실리콘을 주성분으로 하는 도전성 실리콘막을 형성하는 공정과, 이 도전성 실리콘막상에 배리어 메탈막을 형성하는 공정과, 이 배리어 메탈막상에 금속배선막을 형성하는 공정과, 상기 도전성 실리콘막, 배리어 메탈막 및 금속배선막을 에칭하는 것에 의해 소정 패턴의 다중배선층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  21. 제 19 항 또는 제 20 항에 있어서, 상기 도전성 실리콘막은 화학적 기상성장법에 의해 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
  22. 제 19 항 또는 제 20 항에 있어서, 상기 도전성 실리콘막은 가열처리에 의해 상기 반도체기판의 도전층에서 불순물을 다결정 실리콘막에 열확산시켜 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
  23. 제 19 항 또는 제 20 항에 있어서, 상기 도전성 실리콘막은 다결정 실리콘막에 상기 도전층의 도전형과 같은 도전형의 불순물을 이온주입법에 의해 도핑하여 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
  24. (정정) 제 19 항에 있어서, 상기 반도체기판의 복수의 도전층은 n형 및 p형의 어느 한쪽의 동일한 극성을 갖고, 상기 도전성 실리콘막의 극성은 상기 도전층의 극성과 동일하게 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
  25. 제 24 항에 있어서, 상기 제 1 절연막을 형성하는 공정은 상기 반도체기판의 표면에 소자분리절연막을 형성하는 공정과, 상기 반도체기판의 표면에 게이트절연막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
KR1019930012970A 1992-07-08 1993-07-08 반도체장치및그제조방법 KR100297173B1 (ko)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170039800A (ko) * 2015-10-01 2017-04-12 삼성디스플레이 주식회사 반도체 소자 및 그의 제조 방법

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2947054B2 (ja) * 1994-03-04 1999-09-13 ヤマハ株式会社 配線形成法
JP3104534B2 (ja) * 1994-06-27 2000-10-30 ヤマハ株式会社 半導体装置とその製法
JPH0897224A (ja) * 1994-09-29 1996-04-12 Mitsubishi Electric Corp バイポーラトランジスタおよびその製造方法
EP0784713A4 (en) * 1994-10-11 2000-03-01 Gelest Inc TITANIUM BASED CONFORMING LAYERS AND PREPARATION METHOD
US5605862A (en) * 1995-04-05 1997-02-25 International Business Machines Corporation Process for making low-leakage contacts
US5719071A (en) * 1995-12-22 1998-02-17 Sgs-Thomson Microelectronics, Inc. Method of forming a landing pad sturcture in an integrated circuit
JP3332773B2 (ja) * 1996-03-15 2002-10-07 シャープ株式会社 アクティブマトリクス基板およびアクティブマトリクス基板の製造方法
JPH09266197A (ja) * 1996-03-28 1997-10-07 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR100431710B1 (ko) * 1996-12-30 2004-08-06 주식회사 하이닉스반도체 반도체장치의금속배선형성방법
KR100249170B1 (ko) * 1997-04-10 2000-03-15 김영환 반도체 소자의 배선 형성방법
US6025264A (en) * 1998-02-09 2000-02-15 United Microelectronics Corp. Fabricating method of a barrier layer
US6410432B1 (en) 1999-04-27 2002-06-25 Tokyo Electron Limited CVD of integrated Ta and TaNx films from tantalum halide precursors
US6265311B1 (en) 1999-04-27 2001-07-24 Tokyo Electron Limited PECVD of TaN films from tantalum halide precursors
US6413860B1 (en) 1999-04-27 2002-07-02 Tokyo Electron Limited PECVD of Ta films from tanatalum halide precursors
US6410433B1 (en) 1999-04-27 2002-06-25 Tokyo Electron Limited Thermal CVD of TaN films from tantalum halide precursors
US6268288B1 (en) 1999-04-27 2001-07-31 Tokyo Electron Limited Plasma treated thermal CVD of TaN films from tantalum halide precursors
US20010051215A1 (en) * 2000-04-13 2001-12-13 Gelest, Inc. Methods for chemical vapor deposition of titanium-silicon-nitrogen films
KR20010096071A (ko) * 2000-04-17 2001-11-07 전병민 고강도 방탄직물
JP3871241B2 (ja) * 2000-07-06 2007-01-24 沖電気工業株式会社 半導体装置の製造方法
KR20030041428A (ko) * 2001-11-20 2003-05-27 (주)이젠텍 의류건조기의 건조상태검출구조
CN100413383C (zh) * 2002-07-18 2008-08-20 日立化成工业株式会社 多层配线板及其制造方法、以及半导体装置及无线电子装置
JP4609982B2 (ja) * 2004-03-31 2011-01-12 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP4790237B2 (ja) * 2004-07-22 2011-10-12 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
RU2403059C2 (ru) 2006-02-22 2010-11-10 Маннкайнд Корпорейшн Способ улучшения фармацевтических свойств микрочастиц, содержащих дикетопиперазин и активный агент
CA3086027C (en) 2008-06-13 2022-05-17 Mannkind Corporation A dry powder inhaler and system for drug delivery
RU2470681C2 (ru) 2008-06-20 2012-12-27 Маннкайнд Корпорейшн Интерактивное устройство и способ профилирования усилий при ингаляции в реальном масштабе времени
JP5588671B2 (ja) 2008-12-25 2014-09-10 ローム株式会社 半導体装置の製造方法
US8188484B2 (en) 2008-12-25 2012-05-29 Rohm Co., Ltd. Semiconductor device
JP2014241426A (ja) * 2008-12-25 2014-12-25 ローム株式会社 半導体装置
US8314106B2 (en) 2008-12-29 2012-11-20 Mannkind Corporation Substituted diketopiperazine analogs for use as drug delivery agents
JP2011134910A (ja) 2009-12-24 2011-07-07 Rohm Co Ltd ＳｉＣ電界効果トランジスタ
CN103945859A (zh) 2011-10-24 2014-07-23 曼金德公司 用于治疗疼痛的方法和组合物
CN104619369B (zh) 2012-07-12 2018-01-30 曼金德公司 干粉药物输送系统和方法
US8823065B2 (en) * 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
KR20210154294A (ko) * 2020-06-11 2021-12-21 삼성전자주식회사 반도체 장치 및 그 제조 방법

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58197876A (ja) * 1982-05-14 1983-11-17 Toshiba Corp 半導体装置
JPS5961146A (ja) * 1982-09-30 1984-04-07 Toshiba Corp 半導体装置の製造方法
JPS5961147A (ja) * 1982-09-30 1984-04-07 Toshiba Corp 半導体装置の製造方法
JPS60130825A (ja) * 1983-12-19 1985-07-12 Toshiba Corp 半導体装置の製造方法
JPS60176230A (ja) * 1984-02-22 1985-09-10 Oki Electric Ind Co Ltd 半導体装置の製造方法
JPH079893B2 (ja) * 1984-10-18 1995-02-01 松下電子工業株式会社 半導体装置の製造方法
JPS61117829A (ja) * 1984-11-14 1986-06-05 Nec Corp コンタクト電極の形成方法
KR900003618B1 (ko) * 1986-05-30 1990-05-26 후지쓰가부시끼가이샤 반도체장치 및 그 제조방법
JPS63299251A (ja) * 1987-05-29 1988-12-06 Toshiba Corp 半導体装置の製造方法
JP2548957B2 (ja) * 1987-11-05 1996-10-30 富士通株式会社 半導体記憶装置の製造方法
US4898841A (en) * 1988-06-16 1990-02-06 Northern Telecom Limited Method of filling contact holes for semiconductor devices and contact structures made by that method
JPH02208930A (ja) * 1989-02-08 1990-08-20 Toshiba Corp 半導体装置及びその製造方法
US5138425A (en) * 1989-05-23 1992-08-11 Seiko Epson Corp. Semiconductor integrated circuit device with nitride barrier layer ion implanted with resistivity decreasing elements

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170039800A (ko) * 2015-10-01 2017-04-12 삼성디스플레이 주식회사 반도체 소자 및 그의 제조 방법
KR102493127B1 (ko) 2015-10-01 2023-01-31 삼성디스플레이 주식회사 반도체 소자 및 그의 제조 방법

Also Published As

Publication number Publication date
KR940006248A (ko) 1994-03-23
JP3413876B2 (ja) 2003-06-09
US5466971A (en) 1995-11-14
JPH0677163A (ja) 1994-03-18
TW230261B (en) 1994-09-11

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