JPS60176230A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60176230A JPS60176230A JP3030584A JP3030584A JPS60176230A JP S60176230 A JPS60176230 A JP S60176230A JP 3030584 A JP3030584 A JP 3030584A JP 3030584 A JP3030584 A JP 3030584A JP S60176230 A JPS60176230 A JP S60176230A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
仁の発明は半導体装置の製造方法に関し、詳しくは、コ
ンタクトホール部における配線の形成方法に関するもの
である。
ンタクトホール部における配線の形成方法に関するもの
である。
（従来技術）
半導体装置の高集積化が進むにつれて微細パターンの要
求が高まシ、コンタクトホールの形成ニは反応性イオン
エツチング装置（以下ＲＩＥという）が用いられるよう
にな、つた。しかし、ＲＩＥを用いた場合はコンタクト
ホールにおける段差部が急峻となシ、そ辷に形成される
配線ノ４ターンに断線やくびれが生じる問題があった。
求が高まシ、コンタクトホールの形成ニは反応性イオン
エツチング装置（以下ＲＩＥという）が用いられるよう
にな、つた。しかし、ＲＩＥを用いた場合はコンタクト
ホールにおける段差部が急峻となシ、そ辷に形成される
配線ノ４ターンに断線やくびれが生じる問題があった。
そこで、コンタクトホールを形成する絶縁膜がＰＳＧの
場合、非酸化性雰囲気中でメルトして段差部をテーパ状
にしたシ、エツチング条へ件や方法などを変えることで
テーノ４状に段差部を形成して艷る。
場合、非酸化性雰囲気中でメルトして段差部をテーパ状
にしたシ、エツチング条へ件や方法などを変えることで
テーノ４状に段差部を形成して艷る。
第１図は従来の半導体装置の製造方法を示し、ここでｔ
ｆＰｓＧメルト法によシ段差部をテーパ状に形成してい
る。
ｆＰｓＧメルト法によシ段差部をテーパ状に形成してい
る。
第１図（ａ）において、１はＰ型シリコン基板、２はそ
の基板１中に形成されたＮ＋層であシ、まず、これらの
上に５ｉＣｈ保護膜３を形成する。次に、その５ｉｎｓ
保護膜３上にＰＳＧＳ複膜低温で成長させる。しかる後
、ＰＳＧＳ複膜５ｉ０１保護膜３をエツチングしてコン
タクトホール５を形成する。
の基板１中に形成されたＮ＋層であシ、まず、これらの
上に５ｉＣｈ保護膜３を形成する。次に、その５ｉｎｓ
保護膜３上にＰＳＧＳ複膜低温で成長させる。しかる後
、ＰＳＧＳ複膜５ｉ０１保護膜３をエツチングしてコン
タクトホール５を形成する。
その後、非酸化性雰囲気中で、９００ ’Ｃ以上の高温
で焼き鈍しする。すると、ＰＳＧ膜４１ｄメルトし、コ
ンタクトホール５における段差部においてはなだらかな
テーパ部６が形成される。この焼き鈍し時、これを非酸
化性雰囲気中で行ったにもかかわらず、コンタクトホー
ル５内のＮ＋層２露出表面には薄い絶縁膜（通常は薄い
５ｉＣｈ膜）７が形成される。そこで、次に、希フッ酸
に浸漬することで前記絶縁膜７を除去した上で、アルミ
ニウム蒸着とノｅターニングを行って第１図（ｂ）に示
すようにアルミニウム配線ノリ−ン８を形成する。
で焼き鈍しする。すると、ＰＳＧ膜４１ｄメルトし、コ
ンタクトホール５における段差部においてはなだらかな
テーパ部６が形成される。この焼き鈍し時、これを非酸
化性雰囲気中で行ったにもかかわらず、コンタクトホー
ル５内のＮ＋層２露出表面には薄い絶縁膜（通常は薄い
５ｉＣｈ膜）７が形成される。そこで、次に、希フッ酸
に浸漬することで前記絶縁膜７を除去した上で、アルミ
ニウム蒸着とノｅターニングを行って第１図（ｂ）に示
すようにアルミニウム配線ノリ−ン８を形成する。
ところで、コンタクトホールを形成するエツチング方法
には、湿式エツチングと乾式エツチング（ＲＩＥ）があ
る。湿式エツチングは、ＲＩＥに比較して段差部が比較
的ゆるやかとなるため、上記ＰＳＧＳ及メルト法充分に
テーパ部を形成することが可能であった。しかるに、Ｒ
ＩＥでは段差部が非常に急峻となるため、しかも最近は
浅い接合深さが必要とされて焼き鈍し温度が低温化、焼
き鈍し時間が短時間化されてきたため、ＰＳＧＳ及メル
ト法いても充分なテーパ部が得られなくなった。
には、湿式エツチングと乾式エツチング（ＲＩＥ）があ
る。湿式エツチングは、ＲＩＥに比較して段差部が比較
的ゆるやかとなるため、上記ＰＳＧＳ及メルト法充分に
テーパ部を形成することが可能であった。しかるに、Ｒ
ＩＥでは段差部が非常に急峻となるため、しかも最近は
浅い接合深さが必要とされて焼き鈍し温度が低温化、焼
き鈍し時間が短時間化されてきたため、ＰＳＧＳ及メル
ト法いても充分なテーパ部が得られなくなった。
第２図は、ＲＩＥによシコンタクトホール５を形成した
後、ＰＳＧＳ及メルト法シテーパ部を形成した状態を示
し、６′がテーパ部であるが、この場合は、ＰＳＧＳ及
メルト法いても充分なテーパ部が得られていない。した
がって、その後に絶縁膜７を除去した上でアルミニウム
配線ｉ？ターフ８を形成すると、その配線パターン８に
第３図（ａ）。
後、ＰＳＧＳ及メルト法シテーパ部を形成した状態を示
し、６′がテーパ部であるが、この場合は、ＰＳＧＳ及
メルト法いても充分なテーパ部が得られていない。した
がって、その後に絶縁膜７を除去した上でアルミニウム
配線ｉ？ターフ８を形成すると、その配線パターン８に
第３図（ａ）。
（ｂ）に示すように断線やくびれ（断線部９．くびれ部
１０）が生じるという問題が発生した。
１０）が生じるという問題が発生した。
（発明の目的）
この発明は上記の点に鑑みなされたもので、その目的は
、コンタクトホールにおける段差部での配線Ａ’ターン
の断線およびくびれを防止することにある。
、コンタクトホールにおける段差部での配線Ａ’ターン
の断線およびくびれを防止することにある。
（発明の概要）
この発明の要点は、絶縁膜に形成されたコンタクトホー
ルを配線相で埋めて表面を平坦にした後、この配線材に
接続して配線パターンを前記絶縁膜上に形成することに
ある。
ルを配線相で埋めて表面を平坦にした後、この配線材に
接続して配線パターンを前記絶縁膜上に形成することに
ある。
（実施例）
以下この発明の一実施例を図面を参照して説明する。第
４図唸この発明の一実施例として、ＮＭＯＳ型半導体装
置の製造方法を示す図である。
４図唸この発明の一実施例として、ＮＭＯＳ型半導体装
置の製造方法を示す図である。
第４図（ａ）において、２１はＰ型シリコン基板であシ
、まず、この基板２１のフィールド領域に選択酸化法に
よシフイールド酸化膜２２を８００ＯＡ厚に形成する。
、まず、この基板２１のフィールド領域に選択酸化法に
よシフイールド酸化膜２２を８００ＯＡ厚に形成する。
次に、アクティブ領域の基板２１表面にゲート酸化膜２
３を４００Ｘ厚に形成する。
３を４００Ｘ厚に形成する。
続いて、ゲート電極を形成するための多結晶シリコン層
２４を全面に形成する。しかる後、この多結晶シリコン
層２４とゲート酸化膜２３を前記第１図（ａ）に示すよ
うにゲート領域にのみ残し、続いてセルファライン技術
によって砒素を基板２１中に打込むことによシ、ンース
・ドレイン層２５゜２６を基板２１中に形成する。その
後、絶縁膜となるＰＳＧ膜２７を８００ＯＡ厚に全面に
付着させる。
２４を全面に形成する。しかる後、この多結晶シリコン
層２４とゲート酸化膜２３を前記第１図（ａ）に示すよ
うにゲート領域にのみ残し、続いてセルファライン技術
によって砒素を基板２１中に打込むことによシ、ンース
・ドレイン層２５゜２６を基板２１中に形成する。その
後、絶縁膜となるＰＳＧ膜２７を８００ＯＡ厚に全面に
付着させる。
次いで、第４図（ｂ）に示すように感光性樹脂膜２８を
ＰＳＧ膜２膜上７上着させた後、リングラフィ技術によ
ってコンタクトホール形成領域のＰＳＧ膜２７を除去し
、コンタクトホール２９を形成する。この際、ＲＩＥを
用いるため、段差部は気峻となる。
ＰＳＧ膜２膜上７上着させた後、リングラフィ技術によ
ってコンタクトホール形成領域のＰＳＧ膜２７を除去し
、コンタクトホール２９を形成する。この際、ＲＩＥを
用いるため、段差部は気峻となる。
次に、第４図（ｃ）に示すように感光性樹脂膜２８を被
着させたまま、全面にアルミニウム（配線材）３０を８
００ＯＡ厚に蒸着する。この時、コンタクトホール部に
おいては、そのコンタクトホール２９を埋めるようにア
ルミニウム３０が被着する。
着させたまま、全面にアルミニウム（配線材）３０を８
００ＯＡ厚に蒸着する。この時、コンタクトホール部に
おいては、そのコンタクトホール２９を埋めるようにア
ルミニウム３０が被着する。
次に、上記構造体をアセトン液に浸し、超音波振動を加
える。すると、コンタクトホール部以外のアルミニウム
３０はいわゆるリフトオフ法にょシ除去され、アルミニ
ウム３０は、第４図（ｄ）に示すようにコンタクトホー
ル２９にのみ残る。そして、そのアルミニウム３０によ
シコンタクトホール２９が埋められて、ＰＳＧ膜２７の
表面は平坦となる。
える。すると、コンタクトホール部以外のアルミニウム
３０はいわゆるリフトオフ法にょシ除去され、アルミニ
ウム３０は、第４図（ｄ）に示すようにコンタクトホー
ル２９にのみ残る。そして、そのアルミニウム３０によ
シコンタクトホール２９が埋められて、ＰＳＧ膜２７の
表面は平坦となる。
しかる後、再度全面にアルミニウムをｓｏｏ。
Ａ厚に蒸着し、このアルミニウムをリングラフィ技術に
よってノ母ターン化することによシ、前記アルミニウム
３０に接続されたアルミニウム配線パターン３１を第４
図（ｅ）に示すようにＰＳＧ膜２膜上７上成する。
よってノ母ターン化することによシ、前記アルミニウム
３０に接続されたアルミニウム配線パターン３１を第４
図（ｅ）に示すようにＰＳＧ膜２膜上７上成する。
（発明の効果〕
以上の一実施例から明らかなように、この発明の方法で
は、絶縁膜に形成された一シンタクトホールを配線材で
埋めるため、表面は平坦となシ、従来のような段差は生
じない。したがって、配線パターンを形成した時、その
配線パターンがコンタクトホール部で断線したシ、くび
れだシすることがなくなシ、半導体装置の信頼性、良品
歩留シが向上する。また、この方法によれば、絶縁膜た
とえばＰＳＧをメルトさせるための焼き鈍し工程が不要
になるから、工程が簡略になるとともに、浅い接合を容
易に得ることができる。このような効果を有するこの発
明の方法は、高集積化半導体メモリ、高集積化半導体ロ
ジック、多層配線を有する半導体装置などの製造方法と
して利用することができる。
は、絶縁膜に形成された一シンタクトホールを配線材で
埋めるため、表面は平坦となシ、従来のような段差は生
じない。したがって、配線パターンを形成した時、その
配線パターンがコンタクトホール部で断線したシ、くび
れだシすることがなくなシ、半導体装置の信頼性、良品
歩留シが向上する。また、この方法によれば、絶縁膜た
とえばＰＳＧをメルトさせるための焼き鈍し工程が不要
になるから、工程が簡略になるとともに、浅い接合を容
易に得ることができる。このような効果を有するこの発
明の方法は、高集積化半導体メモリ、高集積化半導体ロ
ジック、多層配線を有する半導体装置などの製造方法と
して利用することができる。
第１図は従来の半導体装置の製造方法を示す断面図、第
２図はＲＩＥによシコンタクトホールを形成した後、Ｐ
ＳＧＳ及メルト法シテーパ部を形成した状態を示す断面
図、第３図は第２図の構造体上にアルミニウム配線パタ
ーンを形成した状態を示す断面図、第４図はこの発明の
半導体装置の製造方法の一実施例を示す断面図である。 ２７・・・ＰＳＧ！、２９・・・コンタクトホール、３
０・・・アルミニウム、３１・・・アルミニウム配置ｇ
Ｍ ／９ターン。 特許出願人 沖電気工業株式会社（ほか１名）第１図 第２図 第３図
２図はＲＩＥによシコンタクトホールを形成した後、Ｐ
ＳＧＳ及メルト法シテーパ部を形成した状態を示す断面
図、第３図は第２図の構造体上にアルミニウム配線パタ
ーンを形成した状態を示す断面図、第４図はこの発明の
半導体装置の製造方法の一実施例を示す断面図である。 ２７・・・ＰＳＧ！、２９・・・コンタクトホール、３
０・・・アルミニウム、３１・・・アルミニウム配置ｇ
Ｍ ／９ターン。 特許出願人 沖電気工業株式会社（ほか１名）第１図 第２図 第３図
Claims (1)
- 絶縁膜に形成されたコンタクトホールを配線材で埋めて
表面を平坦にする工程と、その後、前記絶縁膜上に前記
配線材に接続して配線ノやターンを形成する工程とを具
備してなる半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3030584A JPS60176230A (ja) | 1984-02-22 | 1984-02-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3030584A JPS60176230A (ja) | 1984-02-22 | 1984-02-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60176230A true JPS60176230A (ja) | 1985-09-10 |
Family
ID=12300041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3030584A Pending JPS60176230A (ja) | 1984-02-22 | 1984-02-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60176230A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5466971A (en) * | 1992-07-08 | 1995-11-14 | Seiko Epson Corporation | Semiconductor device having a multilayer interconnection layer |
| CN107516698A (zh) * | 2017-09-21 | 2017-12-26 | 山西飞虹微纳米光电科技有限公司 | GaAs基倒装LED芯片及其制备方法、LED显示装置 |
-
1984
- 1984-02-22 JP JP3030584A patent/JPS60176230A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5466971A (en) * | 1992-07-08 | 1995-11-14 | Seiko Epson Corporation | Semiconductor device having a multilayer interconnection layer |
| CN107516698A (zh) * | 2017-09-21 | 2017-12-26 | 山西飞虹微纳米光电科技有限公司 | GaAs基倒装LED芯片及其制备方法、LED显示装置 |
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