JPH02257639A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPH02257639A JPH02257639A JP7682789A JP7682789A JPH02257639A JP H02257639 A JPH02257639 A JP H02257639A JP 7682789 A JP7682789 A JP 7682789A JP 7682789 A JP7682789 A JP 7682789A JP H02257639 A JPH02257639 A JP H02257639A
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- 229910018125 Al-Si Inorganic materials 0.000 abstract 3
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、半導体素子の高密度微細化に伴うサブミク
ロンコンタクト部のメタル配線カバレージを安定に、か
つ簡便に形成する半導体素子の製造方法に関するもので
ある。
ロンコンタクト部のメタル配線カバレージを安定に、か
つ簡便に形成する半導体素子の製造方法に関するもので
ある。
（従来の技術）
従来、高密度微細化された半導体素子のサブミクロンコ
ンタクト部のメタル配線カバレージ確保する方法として
は、半導体素子の？ｉＡ細化にともない、以下に列挙す
るごとき各種対策が採られて来た。
ンタクト部のメタル配線カバレージ確保する方法として
は、半導体素子の？ｉＡ細化にともない、以下に列挙す
るごとき各種対策が採られて来た。
ｆｉｌ 配線メタルスパッタの際の基板加熱を行うこ
と。
と。
（２） 中間＆＠縁膜のフロー特性向上によるコンタ
クト部側壁形状改善すること。
クト部側壁形状改善すること。
（３） メタル配線下層に、ポリＳｉ膜を形成すること
による２Ｎ化での、カバレージを確保すること。
による２Ｎ化での、カバレージを確保すること。
（４） コンタクト形成の際のコンタクト部テーパ化
を行うこと。
を行うこと。
（５） バイアス・スパッタ法によるカバレージ確保
すること。
すること。
（発明が解決しようとする課題）
しかしながら、今後サブミクロンコンタクト径を必要と
される半導体素子では、以上述べたメタル配線カバレー
ジを確保する方法では、以下に記す各種問題が生し、技
術的に満足できるものは得られなかった。
される半導体素子では、以上述べたメタル配線カバレー
ジを確保する方法では、以下に記す各種問題が生し、技
術的に満足できるものは得られなかった。
（イ） 上記１１）、 （２１，（４１項では、コンタ
クト部のメタル配線カバレージは１０％以下となり、信
頼性上実用に耐え得ない。
クト部のメタル配線カバレージは１０％以下となり、信
頼性上実用に耐え得ない。
（Ｏｉ 上記（３）項では、コンタクト部へのＳｉ固
相エビ成長によるコンタクト抵抗上昇が顕著となる。
相エビ成長によるコンタクト抵抗上昇が顕著となる。
（ハ） 上記（５）項は基板へのバイアス印加による素
子自体へダメージを与えるとともに、メタル表面形状が
荒く、バターニングの際の合せ精度が悪くなる。
子自体へダメージを与えるとともに、メタル表面形状が
荒く、バターニングの際の合せ精度が悪くなる。
この発明は、前記従来技術が持っている問題点のうち、
信頼性が低い点と、ＳＸ固相エピタキシャル成長による
コンタク［・抵抗が上昇する点と、素子自体へのダメー
ジを与える点と、パターニングの合せ精度が悪い点につ
いて解決した半導体素子の製造方法を提供するものであ
る。
信頼性が低い点と、ＳＸ固相エピタキシャル成長による
コンタク［・抵抗が上昇する点と、素子自体へのダメー
ジを与える点と、パターニングの合せ精度が悪い点につ
いて解決した半導体素子の製造方法を提供するものであ
る。
（課題を解決するための手段）
この発明は、半導体素子の製造方法において、半導体基
板上にコンタクトホール形成後にバリアメタル層を半導
体基板全面あるいはコンタクトホール部分のみに形成後
配線メタル層を基板全面に形成する工程と、半導体基板
自体を配線メタル材の融点以上の温度に熱処理してこの
配線メタル材を溶融流動させることによりコンタクトホ
ールを埋め込む工程とを導入したものである。
板上にコンタクトホール形成後にバリアメタル層を半導
体基板全面あるいはコンタクトホール部分のみに形成後
配線メタル層を基板全面に形成する工程と、半導体基板
自体を配線メタル材の融点以上の温度に熱処理してこの
配線メタル材を溶融流動させることによりコンタクトホ
ールを埋め込む工程とを導入したものである。
（作 用）
この発明によれば、半導体素子の製造方法において、以
上のような工程を導入したので、バリアメタル層の形成
により、その後に形成される配線メタル層と半導体基板
が完全に分離される。そして半導体基板と配線メタル層
との間にＳｉ固相エピタキシャル層の形成を抑制し、か
つ熱処理時に配線メタル層が溶融してコンタクトホール
を埋め込むことによりコンタクトホールでのコンタクト
を可能とし、したがって前記問題点を除去できる。
上のような工程を導入したので、バリアメタル層の形成
により、その後に形成される配線メタル層と半導体基板
が完全に分離される。そして半導体基板と配線メタル層
との間にＳｉ固相エピタキシャル層の形成を抑制し、か
つ熱処理時に配線メタル層が溶融してコンタクトホール
を埋め込むことによりコンタクトホールでのコンタクト
を可能とし、したがって前記問題点を除去できる。
（実施例）
以下、この発明の半導体素子の製造方法の実施例につい
て図面に基づき説明する。第１図（ａ）ないし第１図（
ｄｌはその一実施例の工程断面図である。
て図面に基づき説明する。第１図（ａ）ないし第１図（
ｄｌはその一実施例の工程断面図である。
まず第１図（ａ）に示すように、半導体基板ｌ上にゲー
ト電極配線２および中間絶縁膜３を順次公知の方法で形
成した後、コンタクトホール４を形成する。
ト電極配線２および中間絶縁膜３を順次公知の方法で形
成した後、コンタクトホール４を形成する。
次に例えば６’００℃迄の耐熱特性を持つバリアメタル
層（ＷＳｉ＋ＭｏＳｉ、、ＴｉＮｅｔｃ等）５をスパ７
り、反応性スパッタ、ＣＶＤ法等により第１図（ｂｌに
示す基板全面あるいはコンタクトホール４の部分のみに
形成する。
層（ＷＳｉ＋ＭｏＳｉ、、ＴｉＮｅｔｃ等）５をスパ７
り、反応性スパッタ、ＣＶＤ法等により第１図（ｂｌに
示す基板全面あるいはコンタクトホール４の部分のみに
形成する。
次に、第１図ｔｅｌに示すように、＾ｌ−５Ｎ系合金の
配線メタル層６をスパッタにより基板全面に形成する。
配線メタル層６をスパッタにより基板全面に形成する。
その後、基板全体または基板表面部をＡｌ−５Ｎ系合金
材料の融点にて数秒保持する。この際の基板保持雰囲気
は減圧状態が好ましいが、常圧不活性ガス雰囲気でも可
能である。
材料の融点にて数秒保持する。この際の基板保持雰囲気
は減圧状態が好ましいが、常圧不活性ガス雰囲気でも可
能である。
この熱処理により、第１図ｆｄ＋に示すようにコンタク
トホール４の部分は＾１−５ｉ系合金の配線メタル層６
の自己溶融流動により埋め込みがなされる。
トホール４の部分は＾１−５ｉ系合金の配線メタル層６
の自己溶融流動により埋め込みがなされる。
この実施例によれば、バリアメタル層５を設けているの
で、半導体基ＦｉｌとＡｌ−Ｓｉ系合金の配線メタル層
６とは完全に分離され、熱処理に際して半導体基板ｌと
Ａｌ−Ｓｉ系合金の配線メタル層６との界面にＳｉの固
相エピタキシャル層が形成されることな（、コンタクト
ホールでの良好なコンタクトをとることができる。
で、半導体基ＦｉｌとＡｌ−Ｓｉ系合金の配線メタル層
６とは完全に分離され、熱処理に際して半導体基板ｌと
Ａｌ−Ｓｉ系合金の配線メタル層６との界面にＳｉの固
相エピタキシャル層が形成されることな（、コンタクト
ホールでの良好なコンタクトをとることができる。
（発明の効果）
以上詳細に説明したように、この発明によれば、コンタ
クト部にバリアメタル層を形成後、配線メタル層の熱処
理による配線メタル材自体の自己溶融流動でコンタクト
ホール部を埋め込むようにしたので、半導体基板と配線
メタル層との間にＳｉの固相エピタキシャル層が形成さ
れることなく、サブミクロンコンタクトで必要とされる
コンタクト部のメタル配線カバレージを簡便に、かつ安
定に得ることが可能となり、高密度半導体素子における
信◆ｎ性向上が期待できる。
クト部にバリアメタル層を形成後、配線メタル層の熱処
理による配線メタル材自体の自己溶融流動でコンタクト
ホール部を埋め込むようにしたので、半導体基板と配線
メタル層との間にＳｉの固相エピタキシャル層が形成さ
れることなく、サブミクロンコンタクトで必要とされる
コンタクト部のメタル配線カバレージを簡便に、かつ安
定に得ることが可能となり、高密度半導体素子における
信◆ｎ性向上が期待できる。
第１図（ａｌないし第１図ｆｄｌはこの発明の半導体素
子の製造方法の一実施例の工程断面図である。
子の製造方法の一実施例の工程断面図である。
Claims (1)
- 【特許請求の範囲】 （ａ）半導体基板上にコンタクトホール形成後にバリア
メタル層を上記半導体基板全面あるいは上記コンタクト
ホール部分のみに形成する工程と、（ｂ）上記バリアメ
タル層形成後に配線メタル層を上記半導体基板上に形成
する工程と、 （ｃ）上記配線メタル層のメタル材の融点以上の温度で
上記半導体基板を熱処理して上記メタル材を溶融流動さ
せることにより上記コンタクトホールを埋め込ませる工
程と、 よりなる半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7682789A JPH02257639A (ja) | 1989-03-30 | 1989-03-30 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7682789A JPH02257639A (ja) | 1989-03-30 | 1989-03-30 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02257639A true JPH02257639A (ja) | 1990-10-18 |
Family
ID=13616510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7682789A Pending JPH02257639A (ja) | 1989-03-30 | 1989-03-30 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02257639A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04320024A (ja) * | 1991-03-20 | 1992-11-10 | Samsung Electron Co Ltd | 半導体装置の製造方法 |
| JPH08213462A (ja) * | 1994-11-23 | 1996-08-20 | Lg Semicon Co Ltd | 半導体素子の配線層形成方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6353949A (ja) * | 1986-08-25 | 1988-03-08 | Hitachi Ltd | 金属配線の形成方法 |
-
1989
- 1989-03-30 JP JP7682789A patent/JPH02257639A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6353949A (ja) * | 1986-08-25 | 1988-03-08 | Hitachi Ltd | 金属配線の形成方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04320024A (ja) * | 1991-03-20 | 1992-11-10 | Samsung Electron Co Ltd | 半導体装置の製造方法 |
| JPH08213462A (ja) * | 1994-11-23 | 1996-08-20 | Lg Semicon Co Ltd | 半導体素子の配線層形成方法 |
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