JPH08213462A - 半導体素子の配線層形成方法 - Google Patents
半導体素子の配線層形成方法Info
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- JPH08213462A JPH08213462A JP7304452A JP30445295A JPH08213462A JP H08213462 A JPH08213462 A JP H08213462A JP 7304452 A JP7304452 A JP 7304452A JP 30445295 A JP30445295 A JP 30445295A JP H08213462 A JPH08213462 A JP H08213462A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 53
- 238000000034 method Methods 0.000 title claims abstract description 44
- 230000015572 biosynthetic process Effects 0.000 title claims description 9
- 229910052751 metal Inorganic materials 0.000 claims abstract description 120
- 239000002184 metal Substances 0.000 claims abstract description 120
- 230000004888 barrier function Effects 0.000 claims abstract description 38
- 238000000151 deposition Methods 0.000 claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 238000005229 chemical vapour deposition Methods 0.000 claims abstract description 12
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims abstract description 7
- 239000010408 film Substances 0.000 claims description 79
- 229910052782 aluminium Inorganic materials 0.000 claims description 25
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 25
- 239000010409 thin film Substances 0.000 claims description 24
- 239000000126 substance Substances 0.000 claims description 12
- 238000000137 annealing Methods 0.000 claims description 11
- 238000004544 sputter deposition Methods 0.000 claims description 6
- 229910052725 zinc Inorganic materials 0.000 claims description 6
- ZMZGFLUUZLELNE-UHFFFAOYSA-N 2,3,5-triiodobenzoic acid Chemical compound OC(=O)C1=CC(I)=CC(I)=C1I ZMZGFLUUZLELNE-UHFFFAOYSA-N 0.000 claims description 4
- 238000000206 photolithography Methods 0.000 claims description 4
- 238000001259 photo etching Methods 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 57
- 239000011229 interlayer Substances 0.000 description 9
- 238000007740 vapor deposition Methods 0.000 description 9
- 238000004519 manufacturing process Methods 0.000 description 6
- 230000008021 deposition Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- AZDRQVAHHNSJOQ-UHFFFAOYSA-N alumane Chemical group [AlH3] AZDRQVAHHNSJOQ-UHFFFAOYSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- GETQZCLCWQTVFV-UHFFFAOYSA-N trimethylamine Chemical compound CN(C)C GETQZCLCWQTVFV-UHFFFAOYSA-N 0.000 description 2
- 238000009736 wetting Methods 0.000 description 2
- -1 Dimethyl Aluminum (Dimethyl Aluminum) Chemical compound 0.000 description 1
- 229910000086 alane Inorganic materials 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- HJXBDPDUCXORKZ-UHFFFAOYSA-N diethylalumane Chemical compound CC[AlH]CC HJXBDPDUCXORKZ-UHFFFAOYSA-N 0.000 description 1
Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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Abstract
(57)【要約】
【課題】コンタクトホ−ルへの金属膜の充填特性が良好
で、生産性が高い、半導体素子の配線層形成方法を提供
する。 【解決手段】（１）素子が形成された半導体基板２０上
に絶縁膜２１を蒸着した後、写真食刻を施してコンタク
トホ−ルＴ′を形成する工程と、（２）コンタクトホ−
ルＴ′の内面及び底面と絶縁膜２１上とにＷ、ＴｉＮま
たはＴｉＷ等の金属を蒸着して障壁メタル層２３を形成
する工程と、（３）障壁メタル層２３上に化学気相蒸着
法でＡｌからなる第１金属膜２４を形成する工程と、
（４）第１金属膜２４の上にＡｌからなる第２金属膜２
７を高温で蒸着する工程とを含んでなる。
で、生産性が高い、半導体素子の配線層形成方法を提供
する。 【解決手段】（１）素子が形成された半導体基板２０上
に絶縁膜２１を蒸着した後、写真食刻を施してコンタク
トホ−ルＴ′を形成する工程と、（２）コンタクトホ−
ルＴ′の内面及び底面と絶縁膜２１上とにＷ、ＴｉＮま
たはＴｉＷ等の金属を蒸着して障壁メタル層２３を形成
する工程と、（３）障壁メタル層２３上に化学気相蒸着
法でＡｌからなる第１金属膜２４を形成する工程と、
（４）第１金属膜２４の上にＡｌからなる第２金属膜２
７を高温で蒸着する工程とを含んでなる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子の配線層
形成方法に関し、特にコンタクトホ−ルのアスペクト比
(aspect ratio)が大きいＶＬＳＩ（Very Large Scale I
ntegration（超大規模集積回路））規模用の半導体素子
に適した配線層形成方法に関する。
形成方法に関し、特にコンタクトホ−ルのアスペクト比
(aspect ratio)が大きいＶＬＳＩ（Very Large Scale I
ntegration（超大規模集積回路））規模用の半導体素子
に適した配線層形成方法に関する。
【０００２】
【従来の技術】半導体基板上に形成した個々の素子の相
互間または素子と外部との間を電気的に接続するために
は、個々の素子の電極部と電気的に接続された配線層が
必要である。配線層は、主としてアルミニウムのような
低抵抗性金属で形成される。また、配線層には個々の素
子の接続関係によって種々のパタ−ンがある。
互間または素子と外部との間を電気的に接続するために
は、個々の素子の電極部と電気的に接続された配線層が
必要である。配線層は、主としてアルミニウムのような
低抵抗性金属で形成される。また、配線層には個々の素
子の接続関係によって種々のパタ−ンがある。
【０００３】従来技術においては、先ず、素子の上部に
形成された絶縁膜にコンタクトホ−ルを形成する。次
に、コンタクトホ−ルの内部及び絶縁膜の上部に薄い障
壁メタル（barrier metal）層を形成した後、アルミニ
ウム等の配線形成物質を２度蒸着して、半導体素子の配
線層を形成する。
形成された絶縁膜にコンタクトホ−ルを形成する。次
に、コンタクトホ−ルの内部及び絶縁膜の上部に薄い障
壁メタル（barrier metal）層を形成した後、アルミニ
ウム等の配線形成物質を２度蒸着して、半導体素子の配
線層を形成する。
【０００４】図３は、従来の一般的な半導体素子の配線
層形成方法の各工程を示す製造工程断面図である。
層形成方法の各工程を示す製造工程断面図である。
【０００５】先ず、図３（ａ）に示すように、半導体基
板１０に素子を形成した後、素子と配線層とを絶縁する
のため、素子の上部に層間絶縁膜（ＩＬＤ、Inter-Laye
r Dielectric）１１を形成した後、該層間絶縁膜１１
に、半導体基板１０上に形成された素子の電極部と接続
するコンタクトホ−ルＴを形成する。
板１０に素子を形成した後、素子と配線層とを絶縁する
のため、素子の上部に層間絶縁膜（ＩＬＤ、Inter-Laye
r Dielectric）１１を形成した後、該層間絶縁膜１１
に、半導体基板１０上に形成された素子の電極部と接続
するコンタクトホ−ルＴを形成する。
【０００６】その後、図３（ｂ）に示すように、コンタ
クトホ−ルＴの内部と層間絶縁膜１１の上とにＷ、Ｔｉ
Ｎ、ＴｉＷ等の金属を薄く蒸着して障壁メタル層１３を
形成する。
クトホ−ルＴの内部と層間絶縁膜１１の上とにＷ、Ｔｉ
Ｎ、ＴｉＷ等の金属を薄く蒸着して障壁メタル層１３を
形成する。
【０００７】次ぎに、図３（ｃ）に示すように、障壁メ
タル層１３の上部に、低温で、１００Å／ｓｅｃ以下の
低蒸着速度で、１０００〜２０００Åの厚さに、Ａｌか
らなる第１金属膜１４を蒸着する。
タル層１３の上部に、低温で、１００Å／ｓｅｃ以下の
低蒸着速度で、１０００〜２０００Åの厚さに、Ａｌか
らなる第１金属膜１４を蒸着する。
【０００８】次ぎに、図３（ｄ）に示すように、第１金
属膜１４が形成された半導体基板１０上にスパッタリン
グ法で再度Ａｌを蒸着する。すなわち、４５０℃以上の
高温で、Ａｌ原子の移動度を増加させて、コンタクトホ
−ルＴの内部を充填するようにＡｌからなる第２金属膜
を形成して、配線金属層１７の形成を終わる。
属膜１４が形成された半導体基板１０上にスパッタリン
グ法で再度Ａｌを蒸着する。すなわち、４５０℃以上の
高温で、Ａｌ原子の移動度を増加させて、コンタクトホ
−ルＴの内部を充填するようにＡｌからなる第２金属膜
を形成して、配線金属層１７の形成を終わる。
【０００９】上記工程間において、第２金属膜蒸着工程
中のアルミニウムの移動度を高めるため、第１金属膜１
４の蒸着に先たって、湿式障壁層（wetting barrier la
yer）と呼ばれるＴｉ薄膜を障壁メタル上に蒸着させる
場合がある。また、第１金属膜１４をコンタクトホ−ル
内に均一に蒸着するためと、タ−ゲットからウェ−ハへ
のＡｌ原子の方向性を向上させるために、コリメ−タ
（collimator）と呼ばれる部品をタ−ゲットと半導体基
板との間に装着することもある。
中のアルミニウムの移動度を高めるため、第１金属膜１
４の蒸着に先たって、湿式障壁層（wetting barrier la
yer）と呼ばれるＴｉ薄膜を障壁メタル上に蒸着させる
場合がある。また、第１金属膜１４をコンタクトホ−ル
内に均一に蒸着するためと、タ−ゲットからウェ−ハへ
のＡｌ原子の方向性を向上させるために、コリメ−タ
（collimator）と呼ばれる部品をタ−ゲットと半導体基
板との間に装着することもある。
【００１０】このような半導体素子の配線層形成工程間
においては、Ａｌをコンタクトホ−ルＴ内に充填する
際、Ａｌからなる第１金属膜１４蒸着工程後、コンタク
トホ−ルＴ内に空間的な不連続を生じることなしにアル
ミニウム膜を蒸着することが重要である。これは、従来
技術においては、低温、低速蒸着法を採用するか、コリ
メ−タを用いてアルミニウム原子の方向性を改善して解
決している。
においては、Ａｌをコンタクトホ−ルＴ内に充填する
際、Ａｌからなる第１金属膜１４蒸着工程後、コンタク
トホ−ルＴ内に空間的な不連続を生じることなしにアル
ミニウム膜を蒸着することが重要である。これは、従来
技術においては、低温、低速蒸着法を採用するか、コリ
メ−タを用いてアルミニウム原子の方向性を改善して解
決している。
【００１１】
【発明が解決しようとする課題】しかしながら、上記従
来技術においては、アルミニウム蒸着速度を低速にした
場合には、生産性が低下するという問題がある。また、
スパッタリング方法でアルミニウムを蒸着するので、ス
テップカバレ−ジが悪くなり、アルミニウムを薄く蒸着
した場合に、コンタクトホ−ルＴ内でアルミニウムが切
れる場合もあるという問題がある。また、Ａｌからなる
第１金属膜を厚く形成すれば、第１金属膜を蒸着した後
のコンタクトホ−ル上部の開口部が狭くなるので、第２
金属膜のアルミニウム蒸着時に、コンタクトホ−ルＴの
下部へのアルミニウムの進入が妨げられるという問題が
ある。
来技術においては、アルミニウム蒸着速度を低速にした
場合には、生産性が低下するという問題がある。また、
スパッタリング方法でアルミニウムを蒸着するので、ス
テップカバレ−ジが悪くなり、アルミニウムを薄く蒸着
した場合に、コンタクトホ−ルＴ内でアルミニウムが切
れる場合もあるという問題がある。また、Ａｌからなる
第１金属膜を厚く形成すれば、第１金属膜を蒸着した後
のコンタクトホ−ル上部の開口部が狭くなるので、第２
金属膜のアルミニウム蒸着時に、コンタクトホ−ルＴの
下部へのアルミニウムの進入が妨げられるという問題が
ある。
【００１２】本発明の目的は、上記問題点を解決して、
蒸着速度の低下による生産性の低下を克服し、第１金属
膜蒸着時におけるコンタクトホ−ルの入口の狭窄化によ
る第２金属膜形成の困難性を解消した、半導体素子の配
線層形成方法を提供することにある。
蒸着速度の低下による生産性の低下を克服し、第１金属
膜蒸着時におけるコンタクトホ−ルの入口の狭窄化によ
る第２金属膜形成の困難性を解消した、半導体素子の配
線層形成方法を提供することにある。
【００１３】
【課題を解決するための手段】上記目的を達成するため
に、本願発明の半導体素子の配線層形成方法は、（１）
素子が形成された半導体基板上に絶縁膜を蒸着した後、
写真食刻を施してコンタクトホ−ルを形成する工程と、
（２）上記コンタクトホ−ルの内面及び底面と上記絶縁
膜上とにＷ、ＴｉＮまたはＴｉＷ等の金属を蒸着して障
壁メタル層を形成する工程と、（３）上記障壁メタル層
上に化学気相蒸着法でＡｌからなる第１金属膜を形成す
る工程と、（４）上記第１金属膜の上にＡｌからなる第
２金属膜を高温で蒸着する工程と、を含むことを特徴と
する。
に、本願発明の半導体素子の配線層形成方法は、（１）
素子が形成された半導体基板上に絶縁膜を蒸着した後、
写真食刻を施してコンタクトホ−ルを形成する工程と、
（２）上記コンタクトホ−ルの内面及び底面と上記絶縁
膜上とにＷ、ＴｉＮまたはＴｉＷ等の金属を蒸着して障
壁メタル層を形成する工程と、（３）上記障壁メタル層
上に化学気相蒸着法でＡｌからなる第１金属膜を形成す
る工程と、（４）上記第１金属膜の上にＡｌからなる第
２金属膜を高温で蒸着する工程と、を含むことを特徴と
する。
【００１４】この場合、上記（２）工程の直後に、上記
障壁メタル層をアニーリングする工程を加えることを特
徴とする。
障壁メタル層をアニーリングする工程を加えることを特
徴とする。
【００１５】またこの場合、上記（２）工程の直後に、
上記Ａｌの移動度を高めるために上記障壁メタル上に上
記Ａｌと反応する物質からなる薄膜を形成する工程を加
えることを特徴とする。
上記Ａｌの移動度を高めるために上記障壁メタル上に上
記Ａｌと反応する物質からなる薄膜を形成する工程を加
えることを特徴とする。
【００１６】またこの場合、上記Ａｌと反応する物質は
Ｔｉ、ＳｉまたはＺｎを含むことを特徴とする。
Ｔｉ、ＳｉまたはＺｎを含むことを特徴とする。
【００１７】またこの場合、上記（３）工程の化学気相
蒸着のアルミニウムソ−スとしては、ＤＭＡＨ、ＤＥＡ
Ｈ、ＴＩＢＡまたはＴＭＡＡ等のＡｌを含む有機金属を
用いることを特徴とする。
蒸着のアルミニウムソ−スとしては、ＤＭＡＨ、ＤＥＡ
Ｈ、ＴＩＢＡまたはＴＭＡＡ等のＡｌを含む有機金属を
用いることを特徴とする。
【００１８】またこの場合、上記第１金属膜は、温度２
００〜４００℃、圧力１００〜１０００ｍＴｏｒｒで、
１０００〜２０００Åの厚さに形成することを特徴とす
る。
００〜４００℃、圧力１００〜１０００ｍＴｏｒｒで、
１０００〜２０００Åの厚さに形成することを特徴とす
る。
【００１９】またこの場合、上記（３）工程における上
記第１金属膜の形成は、パワー１〜１０ＫＷ、圧力１〜
２０ｍＴｏｒｒ、温度４５０℃以上で形成する第１回目
の薄膜形成と、パワー約１０ＫＷ、圧力１〜２０ｍＴｏ
ｒｒ、温度約４５０℃で形成する第２回目の薄膜形成と
の、２回に分けて形成した後、上記（４）工程を実施す
ることを特徴とする。
記第１金属膜の形成は、パワー１〜１０ＫＷ、圧力１〜
２０ｍＴｏｒｒ、温度４５０℃以上で形成する第１回目
の薄膜形成と、パワー約１０ＫＷ、圧力１〜２０ｍＴｏ
ｒｒ、温度約４５０℃で形成する第２回目の薄膜形成と
の、２回に分けて形成した後、上記（４）工程を実施す
ることを特徴とする。
【００２０】また、上記目的を達成するために、本願発
明の半導体素子の配線層形成方法は、（ａ）素子が形成
された半導体基板上に絶縁膜を蒸着した後、写真食刻を
施してコンタクトホ−ルを形成する工程と、（ｂ）上記
コンタクトホ−ルの内面及び底面と上記絶縁膜上とに
Ｗ、ＴｉＮまたはＴｉＷ等の金属を蒸着して障壁メタル
層を形成する工程と、（ｃ）上記障壁メタル層上に化学
気相蒸着法でＡｌからなる第１金属膜を形成する工程
と、（ｄ）上記第１金属膜上に、低温でＡｌをスパッタ
リングして第２金属膜を形成する工程と、（ｅ）上記第
２金属膜のＡｌがコンタクトホ−ルの内部に移動するよ
うに高温でアニーリングする工程と、を含むことを特徴
とする。
明の半導体素子の配線層形成方法は、（ａ）素子が形成
された半導体基板上に絶縁膜を蒸着した後、写真食刻を
施してコンタクトホ−ルを形成する工程と、（ｂ）上記
コンタクトホ−ルの内面及び底面と上記絶縁膜上とに
Ｗ、ＴｉＮまたはＴｉＷ等の金属を蒸着して障壁メタル
層を形成する工程と、（ｃ）上記障壁メタル層上に化学
気相蒸着法でＡｌからなる第１金属膜を形成する工程
と、（ｄ）上記第１金属膜上に、低温でＡｌをスパッタ
リングして第２金属膜を形成する工程と、（ｅ）上記第
２金属膜のＡｌがコンタクトホ−ルの内部に移動するよ
うに高温でアニーリングする工程と、を含むことを特徴
とする。
【００２１】この場合、上記（ｂ）工程の直後に、上記
障壁メタル層をアニーリングする工程を加えることを特
徴とする。
障壁メタル層をアニーリングする工程を加えることを特
徴とする。
【００２２】またこの場合、上記（ｂ）工程の直後に、
上記Ａｌの移動度を高めるために上記障壁メタル上に上
記Ａｌと反応する物質からなる薄膜を形成する工程を加
えることを特徴とする。
上記Ａｌの移動度を高めるために上記障壁メタル上に上
記Ａｌと反応する物質からなる薄膜を形成する工程を加
えることを特徴とする。
【００２３】またこの場合、上記Ａｌと反応する物質は
Ｔｉ、ＳｉまたはＺｎを含むことを特徴とする。
Ｔｉ、ＳｉまたはＺｎを含むことを特徴とする。
【００２４】またこの場合、上記（ｃ）工程と上記
（ｄ）工程とを繰り返し実施することを特徴とする。
（ｄ）工程とを繰り返し実施することを特徴とする。
【００２５】またこの場合、上記（ｄ）工程の第２金属
膜上に圧縮ストレスを有する金属性薄膜を蒸着した後ア
ニーリングすることを特徴とする。
膜上に圧縮ストレスを有する金属性薄膜を蒸着した後ア
ニーリングすることを特徴とする。
【００２６】またこの場合、上記（ｅ）工程におけるア
ニーリングは、４５０℃以上の温度で実施することを特
徴とする。
ニーリングは、４５０℃以上の温度で実施することを特
徴とする。
【００２７】
【発明の実施の形態】以下、添付図面に基づき本発明の
実施の形態について詳述する。
実施の形態について詳述する。
【００２８】図１は、本発明の半導体素子の配線層形成
方法の第１の実施の形態の製造工程断面図である。
方法の第１の実施の形態の製造工程断面図である。
【００２９】まず、図１（ａ）に示すように、素子が形
成された半導体基板２０上に層間絶縁層２１を形成した
後、コンタクトホ−ルＴ′を形成する。
成された半導体基板２０上に層間絶縁層２１を形成した
後、コンタクトホ−ルＴ′を形成する。
【００３０】次ぎに、図１（ｂ）に示すように、コンタ
クトホ−ルＴ′の内部及び層間絶縁層２１上に、Ｔｉ、
ＴｉＮ、ＴｉＷあるいはＷ等からなる障壁メタル層２３
を形成する。障壁メタル層２３を形成した後、障壁メタ
ル層２３の特性を向上させるためアニーリングを施す。
クトホ−ルＴ′の内部及び層間絶縁層２１上に、Ｔｉ、
ＴｉＮ、ＴｉＷあるいはＷ等からなる障壁メタル層２３
を形成する。障壁メタル層２３を形成した後、障壁メタ
ル層２３の特性を向上させるためアニーリングを施す。
【００３１】ここで、図示していないが、障壁メタル層
２３の上部に、第１金属膜形成時のアルミニウムの移動
度を高めるために、配線層を形成する金属であるアルミ
ニウムと反応する物質からなる薄膜を形成してもよい。
このようなアルミニウムと反応する物質としては、Ｔ
ｉ、ＳｉあるいはＺｎ等がある。
２３の上部に、第１金属膜形成時のアルミニウムの移動
度を高めるために、配線層を形成する金属であるアルミ
ニウムと反応する物質からなる薄膜を形成してもよい。
このようなアルミニウムと反応する物質としては、Ｔ
ｉ、ＳｉあるいはＺｎ等がある。
【００３２】次に、図１（ｃ）に示すように、コンタク
トホ−ルＴ′の内部及び障壁メタル層２３の上部に、薄
いアルミニウム薄膜からなる第１金属膜２４をＣＶＤ
（Chemical Vapour Deposition（化学気相蒸着））法で
形成する。この場合、ＣＶＤのアルミニウムソ−スとし
ては、ＤＭＡＨ（Dimethyl Aluminum（ジメチル アルミ
ニウム））、ＤＥＡＨ（Diethyl Aluminum Hydride（ジ
エチル アルミニウム ハイドライト））、ＴＩＢＡ（Tr
iisobutyl Aluminum（トリイソブチル アルミニウ
ム））あるいはＴＭＡＡ（Trimethylamine Alane（トリ
メチルアミン アレーン））等のＡｌを含む有機金属を
用い、温度２００〜４００℃、圧力１００〜１０００ｍ
Ｔｏｒｒの工程条件で、厚さ１０００〜２０００Åの薄
膜を形成する。この場合、該薄膜の厚さが薄いほど、コ
ンタクトホ−ルの入口を塞ぐ従来の問題点を解決でき
る。ＣＶＤ法により蒸着を施して薄膜を形成しても、連
続した（断線部のない）膜が形成できる。
トホ−ルＴ′の内部及び障壁メタル層２３の上部に、薄
いアルミニウム薄膜からなる第１金属膜２４をＣＶＤ
（Chemical Vapour Deposition（化学気相蒸着））法で
形成する。この場合、ＣＶＤのアルミニウムソ−スとし
ては、ＤＭＡＨ（Dimethyl Aluminum（ジメチル アルミ
ニウム））、ＤＥＡＨ（Diethyl Aluminum Hydride（ジ
エチル アルミニウム ハイドライト））、ＴＩＢＡ（Tr
iisobutyl Aluminum（トリイソブチル アルミニウ
ム））あるいはＴＭＡＡ（Trimethylamine Alane（トリ
メチルアミン アレーン））等のＡｌを含む有機金属を
用い、温度２００〜４００℃、圧力１００〜１０００ｍ
Ｔｏｒｒの工程条件で、厚さ１０００〜２０００Åの薄
膜を形成する。この場合、該薄膜の厚さが薄いほど、コ
ンタクトホ−ルの入口を塞ぐ従来の問題点を解決でき
る。ＣＶＤ法により蒸着を施して薄膜を形成しても、連
続した（断線部のない）膜が形成できる。
【００３３】また、第１金属膜は、ＣＶＤ法を２回実施
して形成してもよい。この場合は、最初に、１〜１０Ｋ
Ｗのパワ−で、１〜２０ｍＴｏｒｒの圧力と、４５０℃
以上の温度で、１０００〜２０００Åの厚さの薄膜を形
成した後、約１０ＫＷのパワ−で、１〜２０ｍＴｏｒｒ
の圧力と、約４５０℃の温度で第２の薄膜を形成する。
して形成してもよい。この場合は、最初に、１〜１０Ｋ
Ｗのパワ−で、１〜２０ｍＴｏｒｒの圧力と、４５０℃
以上の温度で、１０００〜２０００Åの厚さの薄膜を形
成した後、約１０ＫＷのパワ−で、１〜２０ｍＴｏｒｒ
の圧力と、約４５０℃の温度で第２の薄膜を形成する。
【００３４】次に、図１（ｄ）に示すように、高温を加
えてアルミニウムの移動度を良好にし、第２金属膜を形
成して最終適に配線金属層２７を形成する。
えてアルミニウムの移動度を良好にし、第２金属膜を形
成して最終適に配線金属層２７を形成する。
【００３５】本発明の半導体素子の配線層形成方法の第
２の実施に形態においては、素子が形成された半導体基
板上に絶縁膜を蒸着した後、写真食刻によってコンタク
トホ−ルを形成し、該コンタクトホ−ルが形成された絶
縁膜上にＷ、ＴｉＮあるいはＴｉＷ等の金属を蒸着して
障壁メタル層を形成し、該障壁メタル層上にＣＶＤでＡ
ｌの第１金属膜を形成し、該第１金属膜上に低温でスパ
ッタリング法によってＡｌを蒸着して第２金属膜を形成
した後、該第２金属膜のＡｌがコンタクトホ−ルの内に
移動するように高温でアニーリングして半導体素子の配
線金属層を完成する。
２の実施に形態においては、素子が形成された半導体基
板上に絶縁膜を蒸着した後、写真食刻によってコンタク
トホ−ルを形成し、該コンタクトホ−ルが形成された絶
縁膜上にＷ、ＴｉＮあるいはＴｉＷ等の金属を蒸着して
障壁メタル層を形成し、該障壁メタル層上にＣＶＤでＡ
ｌの第１金属膜を形成し、該第１金属膜上に低温でスパ
ッタリング法によってＡｌを蒸着して第２金属膜を形成
した後、該第２金属膜のＡｌがコンタクトホ−ルの内に
移動するように高温でアニーリングして半導体素子の配
線金属層を完成する。
【００３６】この第２の実施に形態においては、第１金
属膜形成までの工程は図１に例示した第１の実施に形態
と同一である。しかしながら、第２金属膜形成時には、
初めに低温でＡｌをスパッタリングしてアルミニウム膜
を形成した後、高温でアニーリングしてＡｌをコンタク
トホ−ル内に充填する点が異なる。
属膜形成までの工程は図１に例示した第１の実施に形態
と同一である。しかしながら、第２金属膜形成時には、
初めに低温でＡｌをスパッタリングしてアルミニウム膜
を形成した後、高温でアニーリングしてＡｌをコンタク
トホ−ル内に充填する点が異なる。
【００３７】図２は、本発明の半導体素子の配線層形成
方法の第２の実施の形態の製造工程断面図である。
方法の第２の実施の形態の製造工程断面図である。
【００３８】先ず、図２（ａ）に示すように、素子が形
成された半導体基板３０上に層間絶縁膜３１を形成した
後、該層間絶縁膜３１にコンタクトホ−ルＴ″を形成す
る。
成された半導体基板３０上に層間絶縁膜３１を形成した
後、該層間絶縁膜３１にコンタクトホ−ルＴ″を形成す
る。
【００３９】次に、図２（ｂ）に示すように、コンタク
トホ−ルＴ″の内部及び層間絶縁膜３１上にＴｉ、Ｔｉ
Ｎ、ＴｉＷあるいはＷ等からなる障壁メタル層３３を形
成する。障壁メタル層３３を形成した後、該障壁メタル
層３３の特性を向上させるためにアニーリングを施す。
トホ−ルＴ″の内部及び層間絶縁膜３１上にＴｉ、Ｔｉ
Ｎ、ＴｉＷあるいはＷ等からなる障壁メタル層３３を形
成する。障壁メタル層３３を形成した後、該障壁メタル
層３３の特性を向上させるためにアニーリングを施す。
【００４０】一方、図示していないが、障壁メタル層３
３の上部に、第１金属膜形成時のアルミニウムの移動度
を高めるために、配線層を形成する金属であるアルミニ
ウムと反応する物質からなる薄膜を形成してもよい。こ
のようなアルミニウムと反応する物質としては、Ｔｉ、
ＳｉあるいはＺｎ等がある。
３の上部に、第１金属膜形成時のアルミニウムの移動度
を高めるために、配線層を形成する金属であるアルミニ
ウムと反応する物質からなる薄膜を形成してもよい。こ
のようなアルミニウムと反応する物質としては、Ｔｉ、
ＳｉあるいはＺｎ等がある。
【００４１】次に、図２（ｃ）に示すように、ＣＶＤ法
によって、コンタクトホ−ルＴ″内及び障壁メタル層３
３の上部に、アルミニウムの薄膜からなる第１金属膜３
４を形成する。この際、ＣＶＤのアルミニウムソ−スと
しては、ＤＭＡＨ、ＤＥＡＨ、ＴＩＢＡ、ＴＭＡＡ等の
Ａｌを含む有機金属を用い、温度２００〜４００℃、圧
力１００〜１０００ｍＴｏｒｒの工程条件で、厚さ１０
００〜２０００Åの薄膜を形成する。この場合、該薄膜
の厚さが薄いほど、コンタクトホ−ルの入口を塞ぐ従来
の問題点を解決できる。ＣＶＤ法により蒸着を施して薄
膜を形成しても、連続した（断線部のない）膜が形成で
きる。
によって、コンタクトホ−ルＴ″内及び障壁メタル層３
３の上部に、アルミニウムの薄膜からなる第１金属膜３
４を形成する。この際、ＣＶＤのアルミニウムソ−スと
しては、ＤＭＡＨ、ＤＥＡＨ、ＴＩＢＡ、ＴＭＡＡ等の
Ａｌを含む有機金属を用い、温度２００〜４００℃、圧
力１００〜１０００ｍＴｏｒｒの工程条件で、厚さ１０
００〜２０００Åの薄膜を形成する。この場合、該薄膜
の厚さが薄いほど、コンタクトホ−ルの入口を塞ぐ従来
の問題点を解決できる。ＣＶＤ法により蒸着を施して薄
膜を形成しても、連続した（断線部のない）膜が形成で
きる。
【００４２】次ぎに、図２（ｄ）に示すように、低温で
Ａｌをスパッタリングして蒸着し、第２金属膜３６を形
成する。
Ａｌをスパッタリングして蒸着し、第２金属膜３６を形
成する。
【００４３】次ぎに、図２（ｅ）に示すように、スパッ
タリング法で形成した第２金属膜３６を４５０℃以上の
高温でアニーリングして、Ａｌをコンタクトホ−ルＴ″
内に充填させ、最終的な配線金属層３７を得る。
タリング法で形成した第２金属膜３６を４５０℃以上の
高温でアニーリングして、Ａｌをコンタクトホ−ルＴ″
内に充填させ、最終的な配線金属層３７を得る。
【００４４】この場合、配線金属層３７の厚さによって
は、図２（ｄ）と図２（ｅ）の工程を繰り返して実施す
る。
は、図２（ｄ）と図２（ｅ）の工程を繰り返して実施す
る。
【００４５】なお、図２（ｄ）の工程において、第２金
属膜３６の上、圧縮ストレスを有する金属薄膜を蒸着し
た後、図２（ｅ）の工程を実行すれば、アルミニウムの
移動度をさらに向上しうる。
属膜３６の上、圧縮ストレスを有する金属薄膜を蒸着し
た後、図２（ｅ）の工程を実行すれば、アルミニウムの
移動度をさらに向上しうる。
【００４６】
【発明の効果】上記本願発明の半導体素子の配線層形成
方法によれば、アスペクト比の大きいコンタクトホ−ル
を有するＶＬＳＩ級の素子の配線層形成時に、第１金属
膜の蒸着工程はＣＶＤ法により実施するので、従来技術
に比べて薄い金属膜を蒸着しても、コンタクトホ−ル内
に切れ目のない配線金属膜を充填し得るという効果があ
る。その結果、第１金属膜蒸着後も、コンタクトホ−ル
の上部開口部は広いままにすることができるので、第２
金属膜蒸着時にウェーハ上に達した配線金属層の原子が
コンタクトホ−ル内へ容易に移動する。従って、従来技
術に比べて、卓越した配線金属層の充填特性が得られる
という効果がある。更に、従来技術に比べて第１金属膜
の蒸着を短時間内に実施することができるので、生産性
を向上できるという効果がある。
方法によれば、アスペクト比の大きいコンタクトホ−ル
を有するＶＬＳＩ級の素子の配線層形成時に、第１金属
膜の蒸着工程はＣＶＤ法により実施するので、従来技術
に比べて薄い金属膜を蒸着しても、コンタクトホ−ル内
に切れ目のない配線金属膜を充填し得るという効果があ
る。その結果、第１金属膜蒸着後も、コンタクトホ−ル
の上部開口部は広いままにすることができるので、第２
金属膜蒸着時にウェーハ上に達した配線金属層の原子が
コンタクトホ−ル内へ容易に移動する。従って、従来技
術に比べて、卓越した配線金属層の充填特性が得られる
という効果がある。更に、従来技術に比べて第１金属膜
の蒸着を短時間内に実施することができるので、生産性
を向上できるという効果がある。
【図１】本発明の半導体素子の配線層形成方法の第１の
実施の形態の製造工程断面図である。
実施の形態の製造工程断面図である。
【図２】本発明の半導体素子の配線層形成方法の第２の
実施の形態の製造工程断面図である。
実施の形態の製造工程断面図である。
【図３】従来の半導体素子の配線層形成方法の製造工程
断面図である。
断面図である。
１０、２０、３０…半導体基板、 １１、２１、３１…層間絶縁膜、 １３、２３、３４…障壁メタル層、 １４、２４、３４…第１金属膜、 １７、２７、３７…配線金属層、 ３６…第２金属膜、 Ｔ、Ｔ′、Ｔ″…コンタクトホ−ル
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/88 Ｎ Ｋ
Claims (14)
- 【請求項１】（１）素子が形成された半導体基板上に絶
縁膜を蒸着した後、写真食刻を施してコンタクトホ−ル
を形成する工程と、 （２）上記コンタクトホ−ルの内面及び底面と上記絶縁
膜上とにＷ、ＴｉＮまたはＴｉＷ等の金属を蒸着して障
壁メタル層を形成する工程と、 （３）上記障壁メタル層上に化学気相蒸着法でＡｌから
なる第１金属膜を形成する工程と、 （４）上記第１金属膜の上にＡｌからなる第２金属膜を
高温で蒸着する工程と、 を含むことを特徴とする半導体素子の配線層形成方法。 - 【請求項２】請求項１に記載の半導体素子の配線層形成
方法において、上記（２）工程の直後に、上記障壁メタ
ル層をアニーリングする工程を加えることを特徴とする
半導体素子の配線層形成方法。 - 【請求項３】請求項１に記載の半導体素子の配線層形成
方法において、上記（２）工程の直後に、上記Ａｌの移
動度を高めるために上記障壁メタル上に上記Ａｌと反応
する物質からなる薄膜を形成する工程を加えることを特
徴とする半導体素子の配線層形成方法。 - 【請求項４】請求項３に記載の半導体素子の配線層形成
方法において、上記Ａｌと反応する物質はＴｉ、Ｓｉま
たはＺｎを含むことを特徴とする半導体素子の配線層形
成方法。 - 【請求項５】請求項１に記載の半導体素子の配線層形成
方法において、上記（３）工程の化学気相蒸着のアルミ
ニウムソ−スとしては、ＤＭＡＨ、ＤＥＡＨ、ＴＩＢＡ
またはＴＭＡＡ等のＡｌを含む有機金属を用いることを
特徴とする半導体素子の配線層形成方法。 - 【請求項６】請求項５に記載の半導体素子の配線層形成
方法において、上記第１金属膜は、温度２００〜４００
℃、圧力１００〜１０００ｍＴｏｒｒで、１０００〜２
０００Åの厚さに形成することを特徴とする半導体素子
の配線層形成方法。 - 【請求項７】請求項１に記載の半導体素子の配線層形成
方法において、上記（３）工程における上記第１金属膜
の形成は、パワー１〜１０ＫＷ、圧力１〜２０ｍＴｏｒ
ｒ、温度４５０℃以上で形成する第１回目の薄膜形成
と、パワー約１０ＫＷ、圧力１〜２０ｍＴｏｒｒ、温度
約４５０℃で形成する第２回目の薄膜形成との、２回に
分けて形成した後、上記（４）工程を実施することを特
徴とする半導体素子の配線層形成方法。 - 【請求項８】（１）素子が形成された半導体基板上に絶
縁膜を蒸着した後、写真食刻を施してコンタクトホ−ル
を形成する工程と、 （２）上記コンタクトホ−ルの内面及び底面と上記絶縁
膜上とにＷ、ＴｉＮまたはＴｉＷ等の金属を蒸着して障
壁メタル層を形成する工程と、 （３）上記障壁メタル層上に化学気相蒸着法でＡｌから
なる第１金属膜を形成する工程と、 （４）上記第１金属膜上に、低温でＡｌをスパッタリン
グして第２金属膜を形成する工程と、 （５）上記第２金属膜のＡｌがコンタクトホ−ルの内部
に移動するように高温でアニーリングする工程と、 を含むことを特徴とする半導体素子の配線層形成方法。 - 【請求項９】請求項８に記載の半導体素子の配線層形成
方法において、上記（２）工程の直後に、上記障壁メタ
ル層をアニーリングする工程を加えることを特徴とする
半導体素子の配線層形成方法。 - 【請求項１０】請求項８に記載の半導体素子の配線層形
成方法において、上記（２）工程の直後に、上記Ａｌの
移動度を高めるために上記障壁メタル上に上記Ａｌと反
応する物質からなる薄膜を形成する工程を加えることを
特徴とする半導体素子の配線層形成方法。 - 【請求項１１】請求項１０に記載の半導体素子の配線層
形成方法において、上記Ａｌと反応する物質はＴｉ、Ｓ
ｉまたはＺｎを含むことを特徴とする半導体素子の配線
層形成方法。 - 【請求項１２】請求項８に記載の半導体素子の配線層形
成方法において、上記（３）工程と上記（４）工程とを
繰り返し実施することを特徴とする半導体素子の配線層
形成方法。 - 【請求項１３】請求項８に記載の半導体素子の配線層形
成方法において、上記（４）工程の第２金属膜上に圧縮
ストレスを有する金属性薄膜を蒸着した後アニーリング
することを特徴とする半導体素子の配線層形成方法。 - 【請求項１４】請求項８に記載の半導体素子の配線層形
成方法において、上記（５）工程におけるアニーリング
は、４５０℃以上の温度で実施することを特徴とする半
導体素子の配線層形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1994-30901 | 1994-11-23 | ||
| KR1019940030901A KR100336554B1 (ko) | 1994-11-23 | 1994-11-23 | 반도체소자의배선층형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08213462A true JPH08213462A (ja) | 1996-08-20 |
| JP3021336B2 JP3021336B2 (ja) | 2000-03-15 |
Family
ID=19398732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7304452A Expired - Fee Related JP3021336B2 (ja) | 1994-11-23 | 1995-11-22 | 半導体素子の配線層形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5804501A (ja) |
| JP (1) | JP3021336B2 (ja) |
| KR (1) | KR100336554B1 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10198292A (ja) * | 1996-12-30 | 1998-07-31 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| US6365514B1 (en) * | 1997-12-23 | 2002-04-02 | Intel Corporation | Two chamber metal reflow process |
| US5981382A (en) * | 1998-03-13 | 1999-11-09 | Texas Instruments Incorporated | PVD deposition process for CVD aluminum liner processing |
| JP2001053283A (ja) | 1999-08-12 | 2001-02-23 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| US7023021B2 (en) | 2000-02-22 | 2006-04-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| JP4118484B2 (ja) | 2000-03-06 | 2008-07-16 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP2001257350A (ja) | 2000-03-08 | 2001-09-21 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP4118485B2 (ja) | 2000-03-13 | 2008-07-16 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP4700160B2 (ja) | 2000-03-13 | 2011-06-15 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP4683688B2 (ja) | 2000-03-16 | 2011-05-18 | 株式会社半導体エネルギー研究所 | 液晶表示装置の作製方法 |
| JP4393662B2 (ja) | 2000-03-17 | 2010-01-06 | 株式会社半導体エネルギー研究所 | 液晶表示装置の作製方法 |
| US6789910B2 (en) | 2000-04-12 | 2004-09-14 | Semiconductor Energy Laboratory, Co., Ltd. | Illumination apparatus |
| JP4785229B2 (ja) | 2000-05-09 | 2011-10-05 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
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- 1994-11-23 KR KR1019940030901A patent/KR100336554B1/ko not_active IP Right Cessation
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1995
- 1995-11-22 JP JP7304452A patent/JP3021336B2/ja not_active Expired - Fee Related
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- 1997-08-12 US US08/910,037 patent/US5804501A/en not_active Expired - Lifetime
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Also Published As
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|---|---|
| US5804501A (en) | 1998-09-08 |
| KR960019695A (ko) | 1996-06-17 |
| KR100336554B1 (ko) | 2002-11-23 |
| JP3021336B2 (ja) | 2000-03-15 |
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