JPH07135209A - 多層配線構造およびその製造方法 - Google Patents
多層配線構造およびその製造方法Info
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- JPH07135209A JPH07135209A JP27973893A JP27973893A JPH07135209A JP H07135209 A JPH07135209 A JP H07135209A JP 27973893 A JP27973893 A JP 27973893A JP 27973893 A JP27973893 A JP 27973893A JP H07135209 A JPH07135209 A JP H07135209A
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Abstract
(57)【要約】
【目的】 微細なスルーホールを、容易にかつ安価に埋
め込む多層配線方法を提案する。 【構成】 素子の形成された半導体基板１上に、前記素
子と接続するための、銀薄膜１２を少なくとも上層に有
した第１の配線と、前記第１の配線と接続するための第
２の配線１６と、前記第１の配線と第２の配線１６を分
離するための絶縁膜１３と、前記第１の配線と接続する
ための、前記絶縁膜１３に形成されたスルーホール１４
と、このスルーホール１４内に形成された銀プラグ１５
とを備えた多層配線構造である。微細なスルーホールの
下地に銀を形成する構造にすることにより、無電解めっ
きを用いて選択的に銀を埋め込むことが可能で、安価で
かつ低抵抗な配線間の接続を容易に得ることができ、ま
た、銀は酸化膜中の拡散係数が小さいため金属の拡散に
よる素子の劣化がない。
め込む多層配線方法を提案する。 【構成】 素子の形成された半導体基板１上に、前記素
子と接続するための、銀薄膜１２を少なくとも上層に有
した第１の配線と、前記第１の配線と接続するための第
２の配線１６と、前記第１の配線と第２の配線１６を分
離するための絶縁膜１３と、前記第１の配線と接続する
ための、前記絶縁膜１３に形成されたスルーホール１４
と、このスルーホール１４内に形成された銀プラグ１５
とを備えた多層配線構造である。微細なスルーホールの
下地に銀を形成する構造にすることにより、無電解めっ
きを用いて選択的に銀を埋め込むことが可能で、安価で
かつ低抵抗な配線間の接続を容易に得ることができ、ま
た、銀は酸化膜中の拡散係数が小さいため金属の拡散に
よる素子の劣化がない。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に用い
る多層配線構造及びその製造方法に関する。
る多層配線構造及びその製造方法に関する。
【０００２】
【従来の技術】従来より、半導体集積回路の高性能化・
小型化にともない、集積回路形成において多層配線構造
が一般化してきた。一般的に用いられている多層配線の
製造方法を図７の概略工程断面図を用いて説明する。
小型化にともない、集積回路形成において多層配線構造
が一般化してきた。一般的に用いられている多層配線の
製造方法を図７の概略工程断面図を用いて説明する。
【０００３】素子を形成した基板１０１上に、絶縁膜と
してのＢＰＳＧ１０２を堆積した後、熱処理によりフロ
ーする。その後コンタクトを形成すべき領域を開口した
レジスト１０３を形成する（同図ａ）。レジスト１０３
をエッチングマスクとして異方性エッチングによりＢＰ
ＳＧ１０２をエッチングしてコンタクトホール１０４を
形成の後レジスト１０３を除去する。次に、バリアメタ
ル（例えばＴｉＮ）１０５を形成した後第１の配線とし
てのアルミ合金１０６を堆積して配線形成領域にレジス
ト１０８を形成する（同図ｂ）。レジスト１０８をエッ
チングマスクとしてアルミ合金１０６およびバリアメタ
ル１０５を異方性エッチングした後レジスト１０８を除
去して第１の配線を得る（同図ｃ）。次に、層間絶縁膜
としてのＣＶＤ酸化膜１０９を堆積の後スルーホールを
形成すべき領域を開口したレジスト１１０を形成する
（同図ｄ）。レジスト１１０をエッチングマスクとして
ＣＶＤ酸化膜１０９を異方性エッチングした後レジスト
１１０を除去してスルーホール１１１を形成する（同図
ｅ）。次に、第２の配線となるアルミ合金１１３を堆積
の後配線形成領域にレジスト１１４を形成する（同図
ｆ）。レジスト１１４をエッチングマスクとしてアルミ
合金１１３を異方性エッチングした後レジスト１１４を
除去して第２の配線を得る（同図ｇ）。以上の構成によ
り第１の配線と第２の配線、並びにスルーホールを形成
し多層配線を実現すると言うものであった。
してのＢＰＳＧ１０２を堆積した後、熱処理によりフロ
ーする。その後コンタクトを形成すべき領域を開口した
レジスト１０３を形成する（同図ａ）。レジスト１０３
をエッチングマスクとして異方性エッチングによりＢＰ
ＳＧ１０２をエッチングしてコンタクトホール１０４を
形成の後レジスト１０３を除去する。次に、バリアメタ
ル（例えばＴｉＮ）１０５を形成した後第１の配線とし
てのアルミ合金１０６を堆積して配線形成領域にレジス
ト１０８を形成する（同図ｂ）。レジスト１０８をエッ
チングマスクとしてアルミ合金１０６およびバリアメタ
ル１０５を異方性エッチングした後レジスト１０８を除
去して第１の配線を得る（同図ｃ）。次に、層間絶縁膜
としてのＣＶＤ酸化膜１０９を堆積の後スルーホールを
形成すべき領域を開口したレジスト１１０を形成する
（同図ｄ）。レジスト１１０をエッチングマスクとして
ＣＶＤ酸化膜１０９を異方性エッチングした後レジスト
１１０を除去してスルーホール１１１を形成する（同図
ｅ）。次に、第２の配線となるアルミ合金１１３を堆積
の後配線形成領域にレジスト１１４を形成する（同図
ｆ）。レジスト１１４をエッチングマスクとしてアルミ
合金１１３を異方性エッチングした後レジスト１１４を
除去して第２の配線を得る（同図ｇ）。以上の構成によ
り第１の配線と第２の配線、並びにスルーホールを形成
し多層配線を実現すると言うものであった。
【０００４】
【発明が解決しようとする課題】しかし、上述の従来の
多層配線の形成方法では、下記に示すような問題があ
る。
多層配線の形成方法では、下記に示すような問題があ
る。
【０００５】まず、素子の微細化を推進するためには配
線の微細化が必要である。そのため、スルーホールの開
口径も小さくする必要がある。スルーホールの径が小さ
くなると、次に形成する第２の配線に用いる金属（図７
におけるアルミ合金１１３）形成時において、現在一般
的に用いられているスパッタなどの蒸着によるアルミ合
金の堆積で、スルーホールを埋めることができず、第１
の配線と第２の配線の接続を行うことができない。
線の微細化が必要である。そのため、スルーホールの開
口径も小さくする必要がある。スルーホールの径が小さ
くなると、次に形成する第２の配線に用いる金属（図７
におけるアルミ合金１１３）形成時において、現在一般
的に用いられているスパッタなどの蒸着によるアルミ合
金の堆積で、スルーホールを埋めることができず、第１
の配線と第２の配線の接続を行うことができない。
【０００６】また、 蒸着に替わる金属の堆積方法とし
てＣＶＤを用いた金属堆積も提案されており、これによ
ればスルーホールを埋めることは可能であるが、ＣＶＤ
法では、真空を用いるた高価な装置が必要であり、堆積
速度が遅いためスループットが低く製造コストも非常に
高くなってしまうと言った問題がある上、有機金属を原
料とするＭＯＣＶＤでは非常に危険なガスを使用するた
め安全上製造には好ましくなく、安全対策を施す必要性
からさらにコストアップなってしまう。
てＣＶＤを用いた金属堆積も提案されており、これによ
ればスルーホールを埋めることは可能であるが、ＣＶＤ
法では、真空を用いるた高価な装置が必要であり、堆積
速度が遅いためスループットが低く製造コストも非常に
高くなってしまうと言った問題がある上、有機金属を原
料とするＭＯＣＶＤでは非常に危険なガスを使用するた
め安全上製造には好ましくなく、安全対策を施す必要性
からさらにコストアップなってしまう。
【０００７】従って本発明は上記問題点に鑑み、微細な
スルーホールに対し、簡便な方法で完全にホール内を埋
め込み、かつ、低コストの多層配線を実現する構造およ
び製造方法を提供するものである。
スルーホールに対し、簡便な方法で完全にホール内を埋
め込み、かつ、低コストの多層配線を実現する構造およ
び製造方法を提供するものである。
【０００８】
【課題を解決するための手段】上記問題点を解決するた
めに本発明の多層配線構造は、素子の形成された半導体
基板上に、前記素子と接続するための、銀薄膜を少なく
とも上層に有した第１の配線と、前記第１の配線と接続
するための第２の配線と、前記第１の配線と第２の配線
を分離するための絶縁膜と、前記第１の配線と接続する
ための、前記絶縁膜に形成されたスルーホールと、この
スルーホール内に形成された銀プラグとを備えたもので
ある。
めに本発明の多層配線構造は、素子の形成された半導体
基板上に、前記素子と接続するための、銀薄膜を少なく
とも上層に有した第１の配線と、前記第１の配線と接続
するための第２の配線と、前記第１の配線と第２の配線
を分離するための絶縁膜と、前記第１の配線と接続する
ための、前記絶縁膜に形成されたスルーホールと、この
スルーホール内に形成された銀プラグとを備えたもので
ある。
【０００９】また本発明の多層配線構造の製造方法は、
銀薄膜を少なくとも上層に有した第１の配線を形成する
工程と、スルーホールを形成する工程と、このスルーホ
ール底の銀上に無電解めっきを用いて選択的に銀を堆積
しスルーホール内を埋める工程と、第２の配線を形成す
る工程を備えたものである。
銀薄膜を少なくとも上層に有した第１の配線を形成する
工程と、スルーホールを形成する工程と、このスルーホ
ール底の銀上に無電解めっきを用いて選択的に銀を堆積
しスルーホール内を埋める工程と、第２の配線を形成す
る工程を備えたものである。
【００１０】
【作用】本発明は上記した構成によって、第１の配線が
銀あるいは第１の配線の上面が銀薄膜であり、スルーホ
ール内に銀を有した構造により、第１の配線と第２の配
線を良好に接続することができる。また、第１の配線を
銀あるいは第１の配線の上面に銀薄膜を形成した後、無
電解めっきにより銀を堆積するという工程により、銀表
面にのみ銀が堆積するため、スルーホールの底より順次
堆積が進行し、スルーホール内にのみ選択的に銀を形成
することが可能になる。このように、スルーホール内の
底より順次銀を堆積していくので、径の小さい（微細
な）スルーホールでも容易に埋めることができる。
銀あるいは第１の配線の上面が銀薄膜であり、スルーホ
ール内に銀を有した構造により、第１の配線と第２の配
線を良好に接続することができる。また、第１の配線を
銀あるいは第１の配線の上面に銀薄膜を形成した後、無
電解めっきにより銀を堆積するという工程により、銀表
面にのみ銀が堆積するため、スルーホールの底より順次
堆積が進行し、スルーホール内にのみ選択的に銀を形成
することが可能になる。このように、スルーホール内の
底より順次銀を堆積していくので、径の小さい（微細
な）スルーホールでも容易に埋めることができる。
【００１１】また、銀を用いることにより、銀は銅など
に比べシリコン酸化膜中での拡散速度が遅い（拡散係数
が１／１０倍程度である）ため、銀が酸化膜を通して素
子へ拡散し素子特性の劣化を招くことはなく、拡散防止
膜形成などの工夫が不要であるという利点もある。
に比べシリコン酸化膜中での拡散速度が遅い（拡散係数
が１／１０倍程度である）ため、銀が酸化膜を通して素
子へ拡散し素子特性の劣化を招くことはなく、拡散防止
膜形成などの工夫が不要であるという利点もある。
【００１２】また、金やニッケルなどを用いる場合に比
べて、低抵抗な接続が可能となる点においても有利であ
る。
べて、低抵抗な接続が可能となる点においても有利であ
る。
【００１３】また、無電解めっきを用いることにより、
真空を用いたＣＶＤなどに比べ簡便でかつ低コストで製
造可能で、かつ危険性が低く製造に適する点でも有利で
ある。
真空を用いたＣＶＤなどに比べ簡便でかつ低コストで製
造可能で、かつ危険性が低く製造に適する点でも有利で
ある。
【００１４】なお、本発明における第１の銀配線、銀薄
膜の形成方法としては、スパッタリング，ＥＢ蒸着、電
解めっき、無電解めっきなどが挙げられるが、これらに
限定されない。
膜の形成方法としては、スパッタリング，ＥＢ蒸着、電
解めっき、無電解めっきなどが挙げられるが、これらに
限定されない。
【００１５】
【実施例】以下本発明の一実施例の多層配線構造および
多層配線の製造方法について、図面を参照しながら説明
する。
多層配線の製造方法について、図面を参照しながら説明
する。
【００１６】（実施例１）図１は、本発明の多層配線構
造の第１実施例を説明するための概略断面図であり、素
子としてＮチャネル型ＭＯＳＦＥＴを用いた際の、多層
配線構造を示す。
造の第１実施例を説明するための概略断面図であり、素
子としてＮチャネル型ＭＯＳＦＥＴを用いた際の、多層
配線構造を示す。
【００１７】同図において、１は、ＭＯＳＦＥＴのゲー
ト酸化膜３、ゲート電極４、ｎ-拡散層５、ＬＤＤ構造
にするためのサイドウォール酸化膜６、ソース・ドレイ
ンを形成するｎ+拡散層７からなる素子を形成したＰ型
シリコン基板である。２は素子間を分離するための分離
絶縁膜、１１は第１の配線としてのアルミ配線、１６は
第２の配線としてのアルミ配線であり、１２は第１の配
線であるアルミ配線１１上に形成された銀薄膜、１３は
第１の配線と第２の配線を分離するための絶縁膜として
のＣＶＤ酸化膜、１４は第１の配線と第２の配線を接続
するためのスルーホール、１５はスルーホール１４内に
形成された銀プラグであり、アルミ配線１１上に形成さ
れた銀薄膜１２とスルーホール１４中に形成された銀プ
ラグ１５により、第１の配線であるアルミ配線１１と第
２の配線であるアルミ配線１６を接続する構造となる。
ト酸化膜３、ゲート電極４、ｎ-拡散層５、ＬＤＤ構造
にするためのサイドウォール酸化膜６、ソース・ドレイ
ンを形成するｎ+拡散層７からなる素子を形成したＰ型
シリコン基板である。２は素子間を分離するための分離
絶縁膜、１１は第１の配線としてのアルミ配線、１６は
第２の配線としてのアルミ配線であり、１２は第１の配
線であるアルミ配線１１上に形成された銀薄膜、１３は
第１の配線と第２の配線を分離するための絶縁膜として
のＣＶＤ酸化膜、１４は第１の配線と第２の配線を接続
するためのスルーホール、１５はスルーホール１４内に
形成された銀プラグであり、アルミ配線１１上に形成さ
れた銀薄膜１２とスルーホール１４中に形成された銀プ
ラグ１５により、第１の配線であるアルミ配線１１と第
２の配線であるアルミ配線１６を接続する構造となる。
【００１８】図１の構造により、第１の配線上の銀薄膜
により、銀はアルミよりもエレクトロマイグレーション
耐性に優るため、アルミのみで形成された配線に比べ信
頼性が向上し、第１の配線（アルミ配線１１）と第２の
配線（アルミ配線１６）間を低抵抗で接続できる。
により、銀はアルミよりもエレクトロマイグレーション
耐性に優るため、アルミのみで形成された配線に比べ信
頼性が向上し、第１の配線（アルミ配線１１）と第２の
配線（アルミ配線１６）間を低抵抗で接続できる。
【００１９】また、８は素子と第１の配線としてのアル
ミ配線１１とを分離するためのＢＰＳＧ膜、１０はコン
タクトホール９内にアルミ配線１１中のアルミが基板側
に拡散するのを防ぐバリアメタルである。
ミ配線１１とを分離するためのＢＰＳＧ膜、１０はコン
タクトホール９内にアルミ配線１１中のアルミが基板側
に拡散するのを防ぐバリアメタルである。
【００２０】また、銀の酸化膜中での拡散速度は銅など
に比べ１桁程度遅いため、上記構造の様に銀の周囲を拡
散防止膜等で覆わなくても、ＣＶＤ酸化膜１３中を拡散
し、ゲート酸化膜３やｎ+拡散層７に銀が拡散して素子
特性の劣化を招くようなことはない。もちろんアルミ配
線では酸化膜中の拡散による問題はない。
に比べ１桁程度遅いため、上記構造の様に銀の周囲を拡
散防止膜等で覆わなくても、ＣＶＤ酸化膜１３中を拡散
し、ゲート酸化膜３やｎ+拡散層７に銀が拡散して素子
特性の劣化を招くようなことはない。もちろんアルミ配
線では酸化膜中の拡散による問題はない。
【００２１】（実施例２）図２は、本発明の多層配線構
造の第２実施例を説明するための概略断面図であり、素
子としてＮチャネル型ＭＯＳＦＥＴを用いた際の、多層
配線構造を示す。
造の第２実施例を説明するための概略断面図であり、素
子としてＮチャネル型ＭＯＳＦＥＴを用いた際の、多層
配線構造を示す。
【００２２】同図において、図１と同一機能を有するも
のには同一の符号を付してその説明を省略する。図１と
同様に素子の形成された半導体基板において、１７は第
１の配線としての銀配線、１６は第２の配線としてのア
ルミ配線であり、１３は第１の配線と第２の配線を分離
するための絶縁膜としてのＣＶＤ酸化膜、１４は第１の
配線と第２の配線を接続するためのスルーホール、１５
はスルーホール１４内に形成された銀プラグであり、ス
ルーホール１４中に形成された銀プラグ１５により、第
１の配線である銀配線１７と第２の配線であるアルミ配
線１６を接続する構造によりなる。
のには同一の符号を付してその説明を省略する。図１と
同様に素子の形成された半導体基板において、１７は第
１の配線としての銀配線、１６は第２の配線としてのア
ルミ配線であり、１３は第１の配線と第２の配線を分離
するための絶縁膜としてのＣＶＤ酸化膜、１４は第１の
配線と第２の配線を接続するためのスルーホール、１５
はスルーホール１４内に形成された銀プラグであり、ス
ルーホール１４中に形成された銀プラグ１５により、第
１の配線である銀配線１７と第２の配線であるアルミ配
線１６を接続する構造によりなる。
【００２３】図２の構造により、第１の配線として銀配
線を用いることにより、第１の配線（銀配線１７）の信
頼性（エレクトロマイグレイション耐性）が向上し、か
つ低抵抗な配線が可能となる。また、銀プラグ１５によ
り、第１の配線（アルミ配線１１）と第２の配線（アル
ミ配線１６）間を低抵抗で接続できる。
線を用いることにより、第１の配線（銀配線１７）の信
頼性（エレクトロマイグレイション耐性）が向上し、か
つ低抵抗な配線が可能となる。また、銀プラグ１５によ
り、第１の配線（アルミ配線１１）と第２の配線（アル
ミ配線１６）間を低抵抗で接続できる。
【００２４】（実施例３）図３は、本発明の多層配線の
製造方法の第３実施例を説明するための概略工程断面図
を示す。本実施例は、第１実施例で示した図１の主要部
を取り出して説明する。
製造方法の第３実施例を説明するための概略工程断面図
を示す。本実施例は、第１実施例で示した図１の主要部
を取り出して説明する。
【００２５】まず、素子の形成された半導体基板として
の基板３１（図中では、素子を省略）上に、第１の絶縁
膜としてのＢＰＳＧ３２を堆積の後熱処理によりフロー
して表面をなだらかにし、基板上の素子と接続する領域
（コンタクトを形成する領域）を開口した第１のレジス
ト膜としてのレジスト３３を形成する（同図ａ）。
の基板３１（図中では、素子を省略）上に、第１の絶縁
膜としてのＢＰＳＧ３２を堆積の後熱処理によりフロー
して表面をなだらかにし、基板上の素子と接続する領域
（コンタクトを形成する領域）を開口した第１のレジス
ト膜としてのレジスト３３を形成する（同図ａ）。
【００２６】次に、レジスト３３をエッチングマスクと
してＢＰＳＧ３２をエッチングした後、レジスト３３を
除去して、コンタクトホール３４を形成する。全面に配
線金属の基板３１への拡散を防止するための窒化チタン
よりなるバリアメタル３５と第１の金属膜であるアルミ
合金３６と銀薄膜３７を形成した後、第１の配線形成領
域に第２のレジストとしてのレジスト３８を形成する
（同図ｂ）。この時銀薄膜３７は薄く形成する。
してＢＰＳＧ３２をエッチングした後、レジスト３３を
除去して、コンタクトホール３４を形成する。全面に配
線金属の基板３１への拡散を防止するための窒化チタン
よりなるバリアメタル３５と第１の金属膜であるアルミ
合金３６と銀薄膜３７を形成した後、第１の配線形成領
域に第２のレジストとしてのレジスト３８を形成する
（同図ｂ）。この時銀薄膜３７は薄く形成する。
【００２７】次に、レジスト３８をエッチングマスクと
して、まず、スパッタエッチングにより薄い銀薄膜３７
をエッチングし、続いてＲＩＥなどによりアルミ合金３
６とバリアメタル３５を異方性エッチングして、レジス
ト３８を除去し、第１の配線としてのアルミ配線３６’
を得る（同図ｃ）。次に、第２の絶縁膜としてのＣＶＤ
酸化膜３９を堆積の後、第１の配線と接続するスルーホ
ール形成領域を開口した第３のレジスト膜としてのレジ
スト４０を形成する（同図ｄ）。
して、まず、スパッタエッチングにより薄い銀薄膜３７
をエッチングし、続いてＲＩＥなどによりアルミ合金３
６とバリアメタル３５を異方性エッチングして、レジス
ト３８を除去し、第１の配線としてのアルミ配線３６’
を得る（同図ｃ）。次に、第２の絶縁膜としてのＣＶＤ
酸化膜３９を堆積の後、第１の配線と接続するスルーホ
ール形成領域を開口した第３のレジスト膜としてのレジ
スト４０を形成する（同図ｄ）。
【００２８】次に、レジスト４０をエッチングマスクと
して、ＣＶＤ酸化膜３９をエッチングした後、レジスト
４０を除去してスルーホール４１を形成する。この時下
地に銀薄膜３７が露出するが、銀はＲＩＥなどの酸化膜
エッチング時にはエッチングされないので残る。次に、
銀の無電解めっきにより、銀が露出しているスルーホー
ル４１内に選択的に銀を堆積させ、銀プラグ４１を形成
する（同図ｅ）。次に、第２の金属膜であるアルミ合金
４３を全面に堆積した後、第２の配線を形成すべき領域
に第４のレジスト膜としてのレジスト４４を形成する
（同図ｆ）。
して、ＣＶＤ酸化膜３９をエッチングした後、レジスト
４０を除去してスルーホール４１を形成する。この時下
地に銀薄膜３７が露出するが、銀はＲＩＥなどの酸化膜
エッチング時にはエッチングされないので残る。次に、
銀の無電解めっきにより、銀が露出しているスルーホー
ル４１内に選択的に銀を堆積させ、銀プラグ４１を形成
する（同図ｅ）。次に、第２の金属膜であるアルミ合金
４３を全面に堆積した後、第２の配線を形成すべき領域
に第４のレジスト膜としてのレジスト４４を形成する
（同図ｆ）。
【００２９】次に、レジスト４４をエッチングマスクと
してＲＩＥなどにより、アルミ合金４３を異方性エッチ
ングした後、レジスト４４を除去して、第２の配線とし
てのアルミ配線４３’を得る（同図ｇ）。
してＲＩＥなどにより、アルミ合金４３を異方性エッチ
ングした後、レジスト４４を除去して、第２の配線とし
てのアルミ配線４３’を得る（同図ｇ）。
【００３０】（実施例４）図４は、本発明の多層配線の
製造方法の第４実施例を説明するための概略工程断面図
を示す。
製造方法の第４実施例を説明するための概略工程断面図
を示す。
【００３１】まず、素子の形成された半導体基板として
の基板３１（図中では、素子を省略）上に、第１の絶縁
膜としてのＢＰＳＧ３２を堆積の後熱処理によりフロー
して表面をなだらかにし、基板上の素子と接続する領域
（コンタクトを形成する領域）を開口した第１のレジス
ト膜としてのレジスト３３を形成する（同図ａ）。
の基板３１（図中では、素子を省略）上に、第１の絶縁
膜としてのＢＰＳＧ３２を堆積の後熱処理によりフロー
して表面をなだらかにし、基板上の素子と接続する領域
（コンタクトを形成する領域）を開口した第１のレジス
ト膜としてのレジスト３３を形成する（同図ａ）。
【００３２】次に、レジスト３３をエッチングマスクと
してＢＰＳＧ３２をエッチングした後、レジスト３３を
除去して、コンタクトホール３４を形成する。全面に配
線金属の基板３１への拡散を防止するための窒化チタン
よりなるバリアメタル３５と第１の金属膜であるアルミ
合金３６を形成した後、第１の配線形成領域に第２のレ
ジストとしてのレジスト３８を形成する（同図ｂ）。
してＢＰＳＧ３２をエッチングした後、レジスト３３を
除去して、コンタクトホール３４を形成する。全面に配
線金属の基板３１への拡散を防止するための窒化チタン
よりなるバリアメタル３５と第１の金属膜であるアルミ
合金３６を形成した後、第１の配線形成領域に第２のレ
ジストとしてのレジスト３８を形成する（同図ｂ）。
【００３３】次に、レジスト３８をエッチングマスクと
して、ＲＩＥなどによりアルミ合金３６とバリアメタル
３５を異方性エッチングして、レジスト３８を除去して
第１の配線としてのアルミ配線３６’を得る。次に、ア
ルミ配線３６’の表面に電解めっきなどにより選択的に
銀薄膜４５を形成する（同図ｃ）。次に、第２の絶縁膜
としてのＣＶＤ酸化膜３９を堆積の後、第１の配線と接
続するスルーホール形成領域を開口した第３のレジスト
膜としてのレジスト４０を形成する（同図ｄ）。
して、ＲＩＥなどによりアルミ合金３６とバリアメタル
３５を異方性エッチングして、レジスト３８を除去して
第１の配線としてのアルミ配線３６’を得る。次に、ア
ルミ配線３６’の表面に電解めっきなどにより選択的に
銀薄膜４５を形成する（同図ｃ）。次に、第２の絶縁膜
としてのＣＶＤ酸化膜３９を堆積の後、第１の配線と接
続するスルーホール形成領域を開口した第３のレジスト
膜としてのレジスト４０を形成する（同図ｄ）。
【００３４】次に、レジスト４０をエッチングマスクと
して、ＣＶＤ酸化膜３９をエッチングした後、レジスト
４０を除去してスルーホール４１を形成する。この時下
地に銀薄膜４５が露出するが、銀はＲＩＥなどの酸化膜
エッチング時にはエッチングされないので残る。次に、
銀の無電解めっきにより、銀が露出しているスルーホー
ル４１内に選択的に銀を堆積させ、銀プラグ４１を形成
する（同図ｅ）。次に、第２の金属膜であるアルミ合金
４３を全面に堆積した後、第２の配線を形成すべき領域
に第４のレジスト膜としてのレジスト４４を形成する
（同図ｆ）。
して、ＣＶＤ酸化膜３９をエッチングした後、レジスト
４０を除去してスルーホール４１を形成する。この時下
地に銀薄膜４５が露出するが、銀はＲＩＥなどの酸化膜
エッチング時にはエッチングされないので残る。次に、
銀の無電解めっきにより、銀が露出しているスルーホー
ル４１内に選択的に銀を堆積させ、銀プラグ４１を形成
する（同図ｅ）。次に、第２の金属膜であるアルミ合金
４３を全面に堆積した後、第２の配線を形成すべき領域
に第４のレジスト膜としてのレジスト４４を形成する
（同図ｆ）。
【００３５】次に、レジスト４４をエッチングマスクと
してＲＩＥなどにより、アルミ合金４３を異方性エッチ
ングした後、レジスト４４を除去して、第２の配線とし
てのアルミ配線４３’を得る（同図ｇ）。
してＲＩＥなどにより、アルミ合金４３を異方性エッチ
ングした後、レジスト４４を除去して、第２の配線とし
てのアルミ配線４３’を得る（同図ｇ）。
【００３６】（実施例５）図５は、本発明の多層配線の
製造方法の第５実施例を説明するための概略工程断面図
を示す。本実施例は、第２実施例で示した図２の主要部
を取り出して説明する。
製造方法の第５実施例を説明するための概略工程断面図
を示す。本実施例は、第２実施例で示した図２の主要部
を取り出して説明する。
【００３７】まず、素子の形成された半導体基板として
の基板５１（図中では、素子を省略）上に、第１の絶縁
膜としてのＢＰＳＧ５２を堆積の後熱処理によりフロー
して表面をなだらかにし、配線を形成すべき領域を開口
した第５のレジスト膜としてのレジスト５３を形成する
（同図ａ）。次に、レジスト５３をエッチングマスクと
して、ＢＰＳＧ５２を途中までエッチングし、レジスト
５３を除去して配線溝５４を形成する。次に、基板板上
の素子と接続する領域（コンタクトを形成する領域）を
開口したレジスト５５を形成する（同図ｂ）。
の基板５１（図中では、素子を省略）上に、第１の絶縁
膜としてのＢＰＳＧ５２を堆積の後熱処理によりフロー
して表面をなだらかにし、配線を形成すべき領域を開口
した第５のレジスト膜としてのレジスト５３を形成する
（同図ａ）。次に、レジスト５３をエッチングマスクと
して、ＢＰＳＧ５２を途中までエッチングし、レジスト
５３を除去して配線溝５４を形成する。次に、基板板上
の素子と接続する領域（コンタクトを形成する領域）を
開口したレジスト５５を形成する（同図ｂ）。
【００３８】次に、レジスト５５をエッチングマスクと
してＢＰＳＧ５２をエッチングした後、レジスト５５を
除去して、コンタクトホールを形成する。全面に配線金
属の基板５１への拡散を防止するための窒化チタンより
なるバリアメタル５７と第１の銀５８を形成する（同図
ｃ）。次に、エッチングまたは研磨などにより配線溝内
以外の銀５８とバリアメタル５７を除去して、第１の配
線としての銀配線５８’を得る（同図ｄ）。
してＢＰＳＧ５２をエッチングした後、レジスト５５を
除去して、コンタクトホールを形成する。全面に配線金
属の基板５１への拡散を防止するための窒化チタンより
なるバリアメタル５７と第１の銀５８を形成する（同図
ｃ）。次に、エッチングまたは研磨などにより配線溝内
以外の銀５８とバリアメタル５７を除去して、第１の配
線としての銀配線５８’を得る（同図ｄ）。
【００３９】次に、第２の絶縁膜としてのＣＶＤ酸化膜
５９を堆積の後、銀配線５８’と接続するスルーホール
形成領域を開口した第３のレジスト膜としてのレジスト
６０を形成する（同図ｅ）。次に、レジスト６０をエッ
チングマスクとして、ＣＶＤ酸化膜５９をエッチングし
た後、レジスト６０を除去してスルーホール６１を形成
する。次に、銀の無電解めっきにより、銀が露出してい
るスルーホール６１内に選択的に銀を堆積させ、第２の
銀としての銀プラグ６２を形成する（同図ｆ）。
５９を堆積の後、銀配線５８’と接続するスルーホール
形成領域を開口した第３のレジスト膜としてのレジスト
６０を形成する（同図ｅ）。次に、レジスト６０をエッ
チングマスクとして、ＣＶＤ酸化膜５９をエッチングし
た後、レジスト６０を除去してスルーホール６１を形成
する。次に、銀の無電解めっきにより、銀が露出してい
るスルーホール６１内に選択的に銀を堆積させ、第２の
銀としての銀プラグ６２を形成する（同図ｆ）。
【００４０】次に、第２の金属膜であるアルミ合金６３
を全面に堆積した後、第２の配線を形成すべき領域に第
４のレジスト膜としてのレジスト６４を形成する（同図
ｇ）。次に、レジスト６４をエッチングマスクとしてＲ
ＩＥなどにより、アルミ合金６３を異方性エッチングし
た後、レジスト６４を除去して、第２の配線としてのア
ルミ配線６３’を得る（同図ｈ）。
を全面に堆積した後、第２の配線を形成すべき領域に第
４のレジスト膜としてのレジスト６４を形成する（同図
ｇ）。次に、レジスト６４をエッチングマスクとしてＲ
ＩＥなどにより、アルミ合金６３を異方性エッチングし
た後、レジスト６４を除去して、第２の配線としてのア
ルミ配線６３’を得る（同図ｈ）。
【００４１】（実施例６）図６は、本発明の多層配線の
製造方法の第６実施例を説明するための概略工程断面図
を示す。本実施例においては、前述の実施例５と同様の
方法により図５（ｆ）の工程まで実施する。
製造方法の第６実施例を説明するための概略工程断面図
を示す。本実施例においては、前述の実施例５と同様の
方法により図５（ｆ）の工程まで実施する。
【００４２】次に、第３の絶縁膜であるＣＶＤ酸化膜７
０を堆積の後、第２の配線領域を開口した第３のレジス
ト膜としてのレジスト７１を形成する（同図ａ）。次
に、レジスト７１をエッチングマスクとして、銀プラグ
６２が露出するまでＣＶＤ酸化膜７０をエッチングした
後レジスト７１を除去して配線溝７２を形成する（同図
ｂ）。次に、第３の銀である銀７３を全面に堆積して配
線溝７２を埋める（同図ｃ）。次に、エッチングまたは
研磨などにより配線溝７２内以外の銀７３を除去して、
第２の配線としての銀配線７３’を得る（同図ｄ）。
０を堆積の後、第２の配線領域を開口した第３のレジス
ト膜としてのレジスト７１を形成する（同図ａ）。次
に、レジスト７１をエッチングマスクとして、銀プラグ
６２が露出するまでＣＶＤ酸化膜７０をエッチングした
後レジスト７１を除去して配線溝７２を形成する（同図
ｂ）。次に、第３の銀である銀７３を全面に堆積して配
線溝７２を埋める（同図ｃ）。次に、エッチングまたは
研磨などにより配線溝７２内以外の銀７３を除去して、
第２の配線としての銀配線７３’を得る（同図ｄ）。
【００４３】以上本発明の実施例を説明してきたが、実
施例３および実施例４においては第１の金属としてアル
ミ合金を用いて説明したが、これは、ドライエッチング
により異方性エッチングが可能なもので有ればタングス
テンなどの他の金属でも効果は同じであり、特に限定さ
れるものではない。
施例３および実施例４においては第１の金属としてアル
ミ合金を用いて説明したが、これは、ドライエッチング
により異方性エッチングが可能なもので有ればタングス
テンなどの他の金属でも効果は同じであり、特に限定さ
れるものではない。
【００４４】また、実施例１〜実施例６において、簡便
に説明するため、下地素子との接続であるコンタクトホ
ールの埋め込み方法として、第１の配線材料のみで埋め
込む様に説明したが、これは、コンタクトホール内にタ
ングステンプラグ（全面にＣＶＤタングステンを堆積の
後、エッチバックしてコンタクトホール内にのみタング
ステンを残す）などを形成してコンタクトホールを埋め
た後、第１の配線材料を形成する方法などであってもよ
く、特に限定されるものではない。
に説明するため、下地素子との接続であるコンタクトホ
ールの埋め込み方法として、第１の配線材料のみで埋め
込む様に説明したが、これは、コンタクトホール内にタ
ングステンプラグ（全面にＣＶＤタングステンを堆積の
後、エッチバックしてコンタクトホール内にのみタング
ステンを残す）などを形成してコンタクトホールを埋め
た後、第１の配線材料を形成する方法などであってもよ
く、特に限定されるものではない。
【００４５】また、実施例１〜実施例５において、第２
の配線としてアルミを用いて説明したが、これは特に限
定されるものではない。
の配線としてアルミを用いて説明したが、これは特に限
定されるものではない。
【００４６】また、実施例６において、第２の配線とし
て銀を用いて説明したが、これは特に限定されるもので
はない。
て銀を用いて説明したが、これは特に限定されるもので
はない。
【００４７】さらに、実施例１、実施例３、実施例４に
おいて、第１の配線としてのアルミ配線と銀薄膜の間
に、相互の拡散を防ぐためのバリアメタルを形成しても
よい。
おいて、第１の配線としてのアルミ配線と銀薄膜の間
に、相互の拡散を防ぐためのバリアメタルを形成しても
よい。
【００４８】同様に、実施例１〜実施例５において銀プ
ラグと第２の配線であるアルミ配線の間に、バリアメタ
ルを形成してもよい。
ラグと第２の配線であるアルミ配線の間に、バリアメタ
ルを形成してもよい。
【００４９】なお、以上の本発明における銀の無電解め
っき浴の組成としては、例えば、硝酸銀（４×１０-2ｍ
ｏｌ／Ｌ）、エチレンジアミン（３×１０-2ｍｏｌ／
Ｌ）、ロッセル塩（４×１０-2ｍｏｌ／Ｌ）、ヨウ化カ
リウム（４×１０-2ｍｏｌ／Ｌ）の浴が挙げられる。し
かし、本発明はこのめっき浴に限定されるものではない
っき浴の組成としては、例えば、硝酸銀（４×１０-2ｍ
ｏｌ／Ｌ）、エチレンジアミン（３×１０-2ｍｏｌ／
Ｌ）、ロッセル塩（４×１０-2ｍｏｌ／Ｌ）、ヨウ化カ
リウム（４×１０-2ｍｏｌ／Ｌ）の浴が挙げられる。し
かし、本発明はこのめっき浴に限定されるものではない
【００５０】
【発明の効果】以上のように本発明は、微細なスルーホ
ールの下地に銀を形成する構造にすることにより、無電
解めっきを用いて選択的に銀を埋め込むことが可能で、
安価でかつ低抵抗な配線間の接続を容易に得ることがで
き、また、銀は酸化膜中の拡散係数が小さいため金属の
拡散による素子の劣化がなく、実施するに多大な意義が
ある。このように、本発明の構造および方法は工業的価
値が極めて大きい。
ールの下地に銀を形成する構造にすることにより、無電
解めっきを用いて選択的に銀を埋め込むことが可能で、
安価でかつ低抵抗な配線間の接続を容易に得ることがで
き、また、銀は酸化膜中の拡散係数が小さいため金属の
拡散による素子の劣化がなく、実施するに多大な意義が
ある。このように、本発明の構造および方法は工業的価
値が極めて大きい。
【図１】本発明の多層配線構造の第１の実施例を説明す
るための概略断面図
るための概略断面図
【図２】本発明の多層配線構造の第２の実施例を説明す
るための概略断面図
るための概略断面図
【図３】本発明の多層配線の製造方法の第３の実施例を
説明するための概略工程断面図
説明するための概略工程断面図
【図４】本発明の多層配線の製造方法の第４の実施例を
説明するための概略工程断面図
説明するための概略工程断面図
【図５】本発明の多層配線の製造方法の第５の実施例を
説明するための概略工程断面図
説明するための概略工程断面図
【図６】本発明の多層配線の製造方法の第６の実施例を
説明するための概略工程断面図
説明するための概略工程断面図
【図７】従来の多層配線の製造方法を説明するための概
略工程断面図
略工程断面図
１ Ｐ型シリコン基板 ２ 分離酸化膜 ３ ゲート酸化膜 ４ ゲート電極 ５ ｎ-拡散層 ６ サイドウォール酸化膜 ７ ｎ+拡散層 ８ ＢＰＳＧ膜 ９ コンタクトホール １０ バリアメタル １１ アルミ配線 １２ 銀薄膜 １３ ＣＶＤ酸化膜 １４ スルーホール １５ 銀プラグ １６ アルミ配線 １７ 銀配線 ３２、５２ ＢＰＳＧ（第１の絶縁膜） ３６ アルミ合金（第１の金属膜） ３７ 銀薄膜 ３９、５９ ＣＶＤ酸化膜（第２の絶縁膜） ４２、６２ 銀プラグ ４３、６３ アルミ合金（第２の金属膜） ４５ 銀薄膜 ５８ 銀（第１の銀）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/316 Ｘ 7352−4Ｍ 21/768 23/522 Ｈ０１Ｌ 23/52 Ｂ
Claims (7)
- 【請求項１】素子の形成された半導体基板上に、 前記素子と接続するための、銀薄膜を少なくとも上層に
有した第１の配線と、 前記第１の配線と接続するための第２の配線と、 前記第１の配線と第２の配線を分離するための絶縁膜
と、 前記第１の配線と接続するための、前記絶縁膜に形成さ
れたスルーホールと、 このスルーホール内に形成された銀プラグとを備えた多
層配線構造。 - 【請求項２】前記第１の配線は、銀よりなることを特徴
とする請求項１記載の多層配線構造。 - 【請求項３】銀薄膜を少なくとも上層に有した第１の配
線を形成する工程と、 この第１の配線上に絶縁膜を形成後、この絶縁膜を前記
銀薄膜が露出するまでエッチングしてスルーホールを形
成する工程と、 このスルーホール底の銀上に無電解めっきを用いて選択
的に銀を堆積しスルーホール内を埋める工程と、 前記スルーホール内を埋められた銀と接続する第２の配
線を形成する工程とを備えた多層配線の製造方法。 - 【請求項４】前記第１の配線工程が、 素子の形成された半導体基板上に、全面に第１の絶縁膜
を形成する工程と、 この第１の絶縁膜上にフォトリソグラフィー技術により
素子と第１の配線を接続すべき領域を開口した第１のレ
ジスト膜を形成する工程と、 この第１のレジスト膜をエッチングマスクとして第１の
絶縁膜をエッチングしてコンタクトホールを形成する工
程と、 全面に金属の基板への拡散を防ぐバリアメタルを形成す
る工程と、 全面に第１の配線材料となる第１の金属膜を形成する工
程と、 全面に銀薄膜を形成する工程と、 この銀薄膜上の第１の配線を形成する領域にフォトリソ
グラフィー技術により第２のレジスト膜を形成する工程
と、 この第２のレジスト膜をエッチングマスクとして銀薄膜
と第１の金属膜とバリアメタルをエッチングする工程と
を有し、 前記第２の配線工程が、 全面に第２の配線材料となる第２の金属膜を形成する工
程と、 この第２の金属膜の第２の配線を形成する領域にフォト
リソグラフィー技術により第３のレジスト膜を形成する
工程と、 この第３のレジスト膜をエッチングマスクとして第２の
金属膜をエッチングする工程とを有したことを特徴とす
る請求項３記載の多層配線の製造方法。 - 【請求項５】前記第１の配線工程が、 素子の形成された半導体基板上に、全面に第１の絶縁膜
を形成する工程と、 この第１の絶縁膜上にフォトリソグラフィー技術により
素子と第１の配線を接続すべき領域を開口した第１のレ
ジスト膜を形成する工程と、 この第１のレジスト膜をエッチングマスクとして第１の
絶縁膜をエッチングしてコンタクトホールを形成する工
程と、 全面に金属の基板への拡散を防ぐバリアメタルを形成す
る工程と、 全面に第１の配線材料となる第１の金属膜を形成する工
程と、 この第１の金属膜上の第１の配線を形成する領域にフォ
トリソグラフィー技術により第２のレジスト膜を形成す
る工程と、 この第２のレジスト膜をエッチングマスクとして第１の
金属膜とバリアメタルをエッチングする工程と、 前記第１の金属膜表面に選択的に銀薄膜を形成する工程
とを有し、 前記第２の配線工程が、 全面に第２の配線材料となる第２の金属膜を形成する工
程と、 この第２の金属膜の第２の配線を形成する領域にフォト
リソグラフィー技術により第３のレジスト膜を形成する
工程と、 この第３のレジスト膜をエッチングマスクとして第２の
金属膜をエッチングする工程とを有したことを特徴とす
る請求項３記載の多層配線の製造方法。 - 【請求項６】前記第１の配線工程が、 素子の形成された半導体基板上に、全面に第１の絶縁膜
を形成する工程と、 この第１の絶縁膜上にフォトリソグラフィー技術により
第１の配線を形成すべき領域を開口した第４のレジスト
膜を形成する工程と、 この第４のレジスト膜をエッチングマスクとして第１の
絶縁膜を所望の量エッチングし配線溝を形成する工程
と、 第１の配線材料となる銀を前記配線溝に埋める工程とを
有し、 前記第２の配線工程が、 全面に第２の配線材料となる第２の金属膜を形成する工
程と、 この第２の金属膜の第１の配線を形成する領域にフォト
リソグラフィー技術により第５のレジスト膜を形成する
工程と、 この第５のレジスト膜をエッチングマスクとして第２の
金属膜をエッチングする工程と有したことを特徴とする
請求項３記載の多層配線の製造方法。 - 【請求項７】前記第１の配線工程が、 素子の形成された半導体基板上に、全面に第１の絶縁膜
を形成する工程と、 この第１の絶縁膜上にフォトリソグラフィー技術により
第１の配線を形成すべき領域を開口した第４のレジスト
膜を形成する工程と、 この第４のレジスト膜をエッチングマスクとして第１の
絶縁膜を所望の量エッチングし第１の配線溝を形成する
工程と、 第１の配線材料となる第１の銀を前記第１の配線溝に埋
める工程とを有し、前記第２の配線工程が、 全面に第２の絶縁膜を形成する工程と、 フォトリソグラフィー技術により第２の配線を形成すべ
き領域を開口した第５のレジスト膜を形成する工程と、 この第５のレジスト膜をエッチングマスクとして第２の
絶縁膜を前記スルーホール内を埋められた銀が露出する
までエッチングし第２の配線溝を形成する工程と、 第２の配線材料となる第３の銀を前記第２の配線溝に埋
める工程とを有したことを特徴とする請求項３記載の多
層配線の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27973893A JPH07135209A (ja) | 1993-11-09 | 1993-11-09 | 多層配線構造およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27973893A JPH07135209A (ja) | 1993-11-09 | 1993-11-09 | 多層配線構造およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07135209A true JPH07135209A (ja) | 1995-05-23 |
Family
ID=17615209
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27973893A Pending JPH07135209A (ja) | 1993-11-09 | 1993-11-09 | 多層配線構造およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07135209A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006147846A (ja) * | 2004-11-19 | 2006-06-08 | Renesas Technology Corp | 半導体装置の製造方法 |
| JP2010062578A (ja) * | 2009-10-28 | 2010-03-18 | Renesas Technology Corp | 半導体装置の製造方法 |
| JP2010171365A (ja) * | 2008-12-26 | 2010-08-05 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2012505554A (ja) * | 2008-12-10 | 2012-03-01 | インテル コーポレイション | ギャップ充填信頼性を改良し及び容量を減少させるためのデュアル金属インターコネクト |
-
1993
- 1993-11-09 JP JP27973893A patent/JPH07135209A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006147846A (ja) * | 2004-11-19 | 2006-06-08 | Renesas Technology Corp | 半導体装置の製造方法 |
| JP4583892B2 (ja) * | 2004-11-19 | 2010-11-17 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP2012505554A (ja) * | 2008-12-10 | 2012-03-01 | インテル コーポレイション | ギャップ充填信頼性を改良し及び容量を減少させるためのデュアル金属インターコネクト |
| JP2010171365A (ja) * | 2008-12-26 | 2010-08-05 | Toshiba Corp | 半導体装置及びその製造方法 |
| US8810032B2 (en) | 2008-12-26 | 2014-08-19 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing of same |
| JP2010062578A (ja) * | 2009-10-28 | 2010-03-18 | Renesas Technology Corp | 半導体装置の製造方法 |
| JP4627335B2 (ja) * | 2009-10-28 | 2011-02-09 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
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