JP3252710B2 - 半導体基板のバンプ電極製造方法 - Google Patents
半導体基板のバンプ電極製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板に電解
めっきを施すことによりバンプ電極を製造する半導体基
板のバンプ電極製造方法に関する。
めっきを施すことによりバンプ電極を製造する半導体基
板のバンプ電極製造方法に関する。
【０００２】
【従来の技術】ＩＣの実装技術の一例としてフリップチ
ップＩＣがある。このものは、ウェハに複数のバンプ電
極を形成してからチップ毎に切断することにより製造す
ることができる。つまり、図１０に示すようにウェハ１
上に形成したレジスト膜２における電極に対応した部位
にスルーホール３を形成した状態で、図１１に示すよう
にウェハ全体に電解めっきを施してＣｕめっきを成長さ
せることによりバンプ電極４を製造してからレジスト膜
を剥離し、ウェハ１をチップ毎に切断することによりフ
リップチップＩＣ５（図１２参照）を製造することがで
きる。そして、図１２に示すようにフリップチップＩＣ
５のバンプ電極４を基板６側にはんだ付けすることによ
りフリップチップＩＣ５を基板６に接続してから、フリ
ップチップＩＣ５と基板６との間に樹脂を封止する。
ップＩＣがある。このものは、ウェハに複数のバンプ電
極を形成してからチップ毎に切断することにより製造す
ることができる。つまり、図１０に示すようにウェハ１
上に形成したレジスト膜２における電極に対応した部位
にスルーホール３を形成した状態で、図１１に示すよう
にウェハ全体に電解めっきを施してＣｕめっきを成長さ
せることによりバンプ電極４を製造してからレジスト膜
を剥離し、ウェハ１をチップ毎に切断することによりフ
リップチップＩＣ５（図１２参照）を製造することがで
きる。そして、図１２に示すようにフリップチップＩＣ
５のバンプ電極４を基板６側にはんだ付けすることによ
りフリップチップＩＣ５を基板６に接続してから、フリ
ップチップＩＣ５と基板６との間に樹脂を封止する。
【０００３】
【発明が解決しようとする課題】ところで、フリップチ
ップＩＣ５のバンプ電極４の高さは、フリップチップＩ
Ｃ５を基板６に実装する際にフリップチップＩＣ５と基
板６との間の距離を決定することから、バンプ電極４の
高さのばらつきは、フリップチップＩＣ５の樹脂封止や
導通不良やリーク不良などのフリップチップＩＣ５の電
気特性、或いは組付け性に影響を及ぼす。
ップＩＣ５のバンプ電極４の高さは、フリップチップＩ
Ｃ５を基板６に実装する際にフリップチップＩＣ５と基
板６との間の距離を決定することから、バンプ電極４の
高さのばらつきは、フリップチップＩＣ５の樹脂封止や
導通不良やリーク不良などのフリップチップＩＣ５の電
気特性、或いは組付け性に影響を及ぼす。
【０００４】ここで、図１２は、バンプ電極４の高さの
違いによる基板６への接続状態を示している。この場
合、基板６上の導体７はＡｇペーストであり、図１２
（ａ）に示すように導体７にバンプ電極４が僅かに埋没
した状態が理想的な接合状態である。
違いによる基板６への接続状態を示している。この場
合、基板６上の導体７はＡｇペーストであり、図１２
（ａ）に示すように導体７にバンプ電極４が僅かに埋没
した状態が理想的な接合状態である。
【０００５】このバンプ電極４の高さがばらつく要因と
しては、ウェハ１に電解めっきを施してバンプ電極４を
形成する際に、ウェハ１の端部で電流密度が集中するこ
とから、ウェハ１の外周部は内部と比較してバンプ電極
４の高さが大きくなってしまうからである。
しては、ウェハ１に電解めっきを施してバンプ電極４を
形成する際に、ウェハ１の端部で電流密度が集中するこ
とから、ウェハ１の外周部は内部と比較してバンプ電極
４の高さが大きくなってしまうからである。
【０００６】本発明は上記事情に鑑みてなされたもの
で、その目的は、半導体基板に電解めっきにより形成し
たバンプ電極の高さのばらつきを低減することができる
半導体基板のバンプ電極製造方法を提供することにあ
る。
で、その目的は、半導体基板に電解めっきにより形成し
たバンプ電極の高さのばらつきを低減することができる
半導体基板のバンプ電極製造方法を提供することにあ
る。
【０００７】
【課題を解決するための手段】請求項１の発明によれ
ば、パターニング工程を実行することにより半導体基板
上にバンプ電極の目標高さ寸法と略一致する膜厚のレジ
スト膜を形成すると共に、そのレジスト膜における電極
と対応する部位にスルーホールを形成する。
ば、パターニング工程を実行することにより半導体基板
上にバンプ電極の目標高さ寸法と略一致する膜厚のレジ
スト膜を形成すると共に、そのレジスト膜における電極
と対応する部位にスルーホールを形成する。
【０００８】そして、めっき工程を実行することにより
半導体基板上の中心部に位置する前記バンプ電極が目標
高さ寸法となるように前記半導体基板全体に電解めっき
を施す。これにより、半導体基板上の電極に対応する部
位にめっきが成長する。
半導体基板上の中心部に位置する前記バンプ電極が目標
高さ寸法となるように前記半導体基板全体に電解めっき
を施す。これにより、半導体基板上の電極に対応する部
位にめっきが成長する。
【０００９】このとき、半導体基板の外周部にはめっき
による電流が集中して流れることから、半導体基板の中
心部に位置するバンプ電極が目標高さ寸法となるように
成長させた場合には、半導体基板の外周部ではめっきが
レジスト膜の膜厚以上に成長するようになる。
による電流が集中して流れることから、半導体基板の中
心部に位置するバンプ電極が目標高さ寸法となるように
成長させた場合には、半導体基板の外周部ではめっきが
レジスト膜の膜厚以上に成長するようになる。
【００１０】この場合、レジスト膜の上面を上回って成
長しためっきは高さ方向に加えて横方向にも成長するの
で、レジスト膜を上回って成長したバンプ電極が過度に
高くなることを防止することができ、バンプ電極の高さ
のばらつきを低減することができる。
長しためっきは高さ方向に加えて横方向にも成長するの
で、レジスト膜を上回って成長したバンプ電極が過度に
高くなることを防止することができ、バンプ電極の高さ
のばらつきを低減することができる。
【００１１】請求項２記載の発明によれば、一連のバン
プ電極の製造工程でバンプ電極にはんだめっきを施すこ
とができるので、後工程においてはんだ処理が不要とな
る。
プ電極の製造工程でバンプ電極にはんだめっきを施すこ
とができるので、後工程においてはんだ処理が不要とな
る。
【００１２】
【発明の実施の形態】以下、本発明の一実施例を図１乃
至図１０を参照して説明する。図１は半導体基板として
のウェハのバンプ電極の製造工程を示している。この図
１において、Ｓｉウェハ１１上に素子を形成し、その素
子を結線するためにＡｌ配線１２を形成してから、Ａｌ
配線１２を保護するために電極に対応する部位を除いた
部位をパッシベーション膜１３により被覆する。そし
て、パッシベーション膜１３上にアンダーバンプメタル
としてＴｉ膜１４及びＣｕ膜１５を蒸着により順に形成
する（図１（ａ）参照）。
至図１０を参照して説明する。図１は半導体基板として
のウェハのバンプ電極の製造工程を示している。この図
１において、Ｓｉウェハ１１上に素子を形成し、その素
子を結線するためにＡｌ配線１２を形成してから、Ａｌ
配線１２を保護するために電極に対応する部位を除いた
部位をパッシベーション膜１３により被覆する。そし
て、パッシベーション膜１３上にアンダーバンプメタル
としてＴｉ膜１４及びＣｕ膜１５を蒸着により順に形成
する（図１（ａ）参照）。
【００１３】次にアニール処理を施してから、パターニ
ング工程を実行する（図１（ｂ）参照）。このパターニ
ング工程としては、まず、Ｃｕ膜１５上に所定寸法のレ
ジスト膜１６を形成する。つまり、目標高さが２５μｍ
のバンプ電極を形成する場合は、２５μｍ膜厚となるよ
うに液状レジストをレジスト塗布する（図１（ｃ）参
照）。この場合、２５μｍ膜厚のレジストを塗布するに
は、例えばレジスト粘度が１０００cps （Pa・S ）のレ
ジストを使用し、Ｓｉウェハ１１の回転数と時間を１０
０rpm ・３０秒と２５０rpm ・３０秒と２段階に設定す
ることによりレジストの膜厚を精度よく制御することが
できる。
ング工程を実行する（図１（ｂ）参照）。このパターニ
ング工程としては、まず、Ｃｕ膜１５上に所定寸法のレ
ジスト膜１６を形成する。つまり、目標高さが２５μｍ
のバンプ電極を形成する場合は、２５μｍ膜厚となるよ
うに液状レジストをレジスト塗布する（図１（ｃ）参
照）。この場合、２５μｍ膜厚のレジストを塗布するに
は、例えばレジスト粘度が１０００cps （Pa・S ）のレ
ジストを使用し、Ｓｉウェハ１１の回転数と時間を１０
０rpm ・３０秒と２５０rpm ・３０秒と２段階に設定す
ることによりレジストの膜厚を精度よく制御することが
できる。
【００１４】その後、レジスト膜１６をアライナーによ
り露光、現像処理してから、ホト工程によりウェハ１の
電極に対応した部位にスルーホール１７を形成する。そ
して、図３に示すように電解めっきによりＣｕめっき工
程を実行することによりバンプ電極１８を形成する（図
１（ｄ）参照）。この場合、ウェハ１の中心部における
バンプ電極１８の高さがレジスト膜１６と同一厚さ寸法
の２５μｍの高さとなるようにＣｕめっきの成長時間を
調整する（図４参照）。
り露光、現像処理してから、ホト工程によりウェハ１の
電極に対応した部位にスルーホール１７を形成する。そ
して、図３に示すように電解めっきによりＣｕめっき工
程を実行することによりバンプ電極１８を形成する（図
１（ｄ）参照）。この場合、ウェハ１の中心部における
バンプ電極１８の高さがレジスト膜１６と同一厚さ寸法
の２５μｍの高さとなるようにＣｕめっきの成長時間を
調整する（図４参照）。
【００１５】次に、図１に示すようにレジスト膜１５を
剥離すると共に、Ｔｉ／Ｃｕを除去するエッチング工程
を行う（図１（ｅ）参照）。以上の各工程によりバンプ
電極１８を製造することができる（図５参照）。そし
て、バンプ電極１８を形成したウェハをチップ毎に切断
することによりフリップチップＩＣを製造し、そのフリ
ップチップＩＣのバンプ電極１８を基板側にはんだ付け
することによりフリップチップＩＣを基板に接続してか
ら、フリップチップＩＣと基板との間になるべく熱膨脹
が小さい樹脂を充填して製造が終了する。
剥離すると共に、Ｔｉ／Ｃｕを除去するエッチング工程
を行う（図１（ｅ）参照）。以上の各工程によりバンプ
電極１８を製造することができる（図５参照）。そし
て、バンプ電極１８を形成したウェハをチップ毎に切断
することによりフリップチップＩＣを製造し、そのフリ
ップチップＩＣのバンプ電極１８を基板側にはんだ付け
することによりフリップチップＩＣを基板に接続してか
ら、フリップチップＩＣと基板との間になるべく熱膨脹
が小さい樹脂を充填して製造が終了する。
【００１６】一方、図６（ｅ）に示すようにＣｕめっき
を施した後にレジスト膜１６を剥離することなくバンプ
電極１８にはんだめっきを行うことによりはんだバンプ
１９を形成し、図６（ｆ）の如くエッチング工程を実行
してから、図６（ｇ）に示す如くはんだをリフローする
ことにより通常のはんだ形状を形成する場合もある（図
７参照）。
を施した後にレジスト膜１６を剥離することなくバンプ
電極１８にはんだめっきを行うことによりはんだバンプ
１９を形成し、図６（ｆ）の如くエッチング工程を実行
してから、図６（ｇ）に示す如くはんだをリフローする
ことにより通常のはんだ形状を形成する場合もある（図
７参照）。
【００１７】さて、従来の技術で説明したように、ウェ
ハ１１に対する電解めっきにおいては、ウェハ１１の外
周部にＣｕめっきが電流密度の集中により多く成長する
ようになる。しかしながら、本実施例では、レジスト膜
１６の膜厚寸法がバンプ電極１８の目標高さ寸法である
２５μｍであることにより、電解めっきにおいてレジス
ト膜１６の膜厚を上回ったＣｕめっきは高さ方向に加え
て横方向にも拡がって成長するので、バンプ電極１８の
高さ方向のＣｕめっきの成長を抑制することができる
（図８参照）。
ハ１１に対する電解めっきにおいては、ウェハ１１の外
周部にＣｕめっきが電流密度の集中により多く成長する
ようになる。しかしながら、本実施例では、レジスト膜
１６の膜厚寸法がバンプ電極１８の目標高さ寸法である
２５μｍであることにより、電解めっきにおいてレジス
ト膜１６の膜厚を上回ったＣｕめっきは高さ方向に加え
て横方向にも拡がって成長するので、バンプ電極１８の
高さ方向のＣｕめっきの成長を抑制することができる
（図８参照）。
【００１８】ここで、図８においてバンプ電極１８の高
さが２５μｍを越えた部分（斜線部分）の体積Ｖを求め
る。この場合、レジスト膜１６に形成されたスルーホー
ル１７の半径をＲ、バンプ電極１８において斜線部分の
半径をＲ＋ｒ、斜線部分の高さがｙまで成長すると仮定
する。
さが２５μｍを越えた部分（斜線部分）の体積Ｖを求め
る。この場合、レジスト膜１６に形成されたスルーホー
ル１７の半径をＲ、バンプ電極１８において斜線部分の
半径をＲ＋ｒ、斜線部分の高さがｙまで成長すると仮定
する。
【００１９】
【数１】
【００２０】この場合、従来技術においてバンプ電極１
８がＣｕめっきにより高さ方向のみにｈ成長した場合の
体積と本実施例でバンプ電極１８が高さ方向にｙ成長し
た場合の体積とは等価であることから、下記の式が成立
する。
８がＣｕめっきにより高さ方向のみにｈ成長した場合の
体積と本実施例でバンプ電極１８が高さ方向にｙ成長し
た場合の体積とは等価であることから、下記の式が成立
する。
【００２１】
【数２】
【００２２】ここで、Ｒ、ｈは定数であることから、そ
れぞれ１を代入すると、下記の式のようになる。
れぞれ１を代入すると、下記の式のようになる。
【００２３】
【数３】
【００２４】従って、従来技術において電解めっきによ
りＣｕめっきの高さ寸法ｈが１だけ成長することと、本
実施例においてレジスト膜１５を上回ったバンプ電極１
８の高さ寸法ｙが略０．５だけ成長することとは等価で
ある。
りＣｕめっきの高さ寸法ｈが１だけ成長することと、本
実施例においてレジスト膜１５を上回ったバンプ電極１
８の高さ寸法ｙが略０．５だけ成長することとは等価で
ある。
【００２５】さて、本実施例では、バンプ電極１８がレ
ジスト膜１５を上回った場合は、上回った領域が高さ方
向に成長しない分だけ横方向にＣｕめっきが成長するこ
とから、それだけバンプ電極１８の直径が拡大するもの
の、次の理由からバンプ電極１８の直径の拡大により不
具合を生じることはない。
ジスト膜１５を上回った場合は、上回った領域が高さ方
向に成長しない分だけ横方向にＣｕめっきが成長するこ
とから、それだけバンプ電極１８の直径が拡大するもの
の、次の理由からバンプ電極１８の直径の拡大により不
具合を生じることはない。
【００２６】即ち、図９は、６インチウェハを使用して
バンプ電極１８（ウェハ全体で１５０個）を形成した場
合のバンプ電極１８の高さを、本実施例と従来技術とを
対比して示したものである。この図９から分るように、
本実施例におけるバンプ電極１８の高さの最大値は２
８．９μｍであった。この場合、バンプ電極１８の径
は、（２８．９−２５）×２＝３．９×２＝７．８μｍ
だけ拡大する。
バンプ電極１８（ウェハ全体で１５０個）を形成した場
合のバンプ電極１８の高さを、本実施例と従来技術とを
対比して示したものである。この図９から分るように、
本実施例におけるバンプ電極１８の高さの最大値は２
８．９μｍであった。この場合、バンプ電極１８の径
は、（２８．９−２５）×２＝３．９×２＝７．８μｍ
だけ拡大する。
【００２７】このことは、例えばバンプ電極１８の直径
が９０μｍ、バンプ電極１８のピッチ２５０μｍの場合
を想定すると、Ｃｕめっきの成長によりウェハ上に形成
されたバンプ電極１８の最大径は９７．８μｍとなるも
のの、バンプ電極１８間の間隙を２４２．２μｍを確保
できることから、バンプ電極１８のピッチが７．８μｍ
狭くなるにしても全く不具合を生じることはない。
が９０μｍ、バンプ電極１８のピッチ２５０μｍの場合
を想定すると、Ｃｕめっきの成長によりウェハ上に形成
されたバンプ電極１８の最大径は９７．８μｍとなるも
のの、バンプ電極１８間の間隙を２４２．２μｍを確保
できることから、バンプ電極１８のピッチが７．８μｍ
狭くなるにしても全く不具合を生じることはない。
【００２８】また、従来技術では、バンプ電極１８の高
さが非常に大きなばらつき（２６．８±１１．３）を生
じていたものが、本実施例では、そのばらつきが低減
（２５．０±５．０）されていることが分る。
さが非常に大きなばらつき（２６．８±１１．３）を生
じていたものが、本実施例では、そのばらつきが低減
（２５．０±５．０）されていることが分る。
【００２９】また、従来技術では、ウェハ外周部におい
てバンプ電極１８の高さが大きなものが発生しており、
ウェハ外周部においてはその最大値が３９．６μｍにも
なっているが、本実施例では、ウェハ１の外周部でのバ
ンプ電極１８の高さ寸法を２５μｍ近くに抑制できるこ
とが可能であることが分る。
てバンプ電極１８の高さが大きなものが発生しており、
ウェハ外周部においてはその最大値が３９．６μｍにも
なっているが、本実施例では、ウェハ１の外周部でのバ
ンプ電極１８の高さ寸法を２５μｍ近くに抑制できるこ
とが可能であることが分る。
【００３０】尚、Ｃｕめっきにはんだめっきを施した場
合は、はんだめっきがバンプ電極１８の上面を覆うよう
に成長することからバンプ電極１８から外方にはみ出し
てしまうものの、はんだめっきはリフローにより丸い形
状となることから、はんだめっきにより支障を生じるこ
とはない。
合は、はんだめっきがバンプ電極１８の上面を覆うよう
に成長することからバンプ電極１８から外方にはみ出し
てしまうものの、はんだめっきはリフローにより丸い形
状となることから、はんだめっきにより支障を生じるこ
とはない。
【００３１】上述したバンプ電極１８の製造方法によれ
ば、ウェハ１の電極に電解めっきによりＣｕめっきする
際に、ウェハ１にバンプ電極１８の目標高さ寸法と一致
する膜厚のレジスト膜１６を形成してから電解めっきを
実施するようにしたので、ウェハ１において外周部に電
解めっきの電流密度が集中することによりＣｕめっきが
レジスト膜１６の上面を上回って成長するにしても、Ｃ
ｕめっきは高さ方向に加えて横方向にも成長することか
ら、Ｃｕめっきが高さ方向のみに成長する従来技術に比
較して、各バンプ電極１８の高さ寸法のばらつきを低減
することができる。
ば、ウェハ１の電極に電解めっきによりＣｕめっきする
際に、ウェハ１にバンプ電極１８の目標高さ寸法と一致
する膜厚のレジスト膜１６を形成してから電解めっきを
実施するようにしたので、ウェハ１において外周部に電
解めっきの電流密度が集中することによりＣｕめっきが
レジスト膜１６の上面を上回って成長するにしても、Ｃ
ｕめっきは高さ方向に加えて横方向にも成長することか
ら、Ｃｕめっきが高さ方向のみに成長する従来技術に比
較して、各バンプ電極１８の高さ寸法のばらつきを低減
することができる。
【００３２】また、Ｃｕめっき上にはんだめっきを形成
した場合は、一連の製造工程ではんだ処理を実施するこ
とができるので、後工程においてはんだ処理が不要とす
ることができる。
した場合は、一連の製造工程ではんだ処理を実施するこ
とができるので、後工程においてはんだ処理が不要とす
ることができる。
【００３３】本発明は、上記実施例にのみ限定されるも
のではなく、レジスト膜として、ドライフィルムレジス
トを使用するようにしてもよい。
のではなく、レジスト膜として、ドライフィルムレジス
トを使用するようにしてもよい。
【図１】本発明の一実施例におけるバンプ電極の製造工
程を示す図
程を示す図
【図２】バンプ電極の形成状態で示すウェハの平面図
【図３】電解めっき状態で示すウェハの側面図
【図４】レジストの塗布状態で示すバンプ電極の断面図
【図５】バンプ電極の構造を模式的に示す断面図
【図６】はんだめっき工程を含めた工程を示す図１相当
図
図
【図７】はんだめっきされた状態で示す図５相当図
【図８】バンプ電極の成長状態で示す図４相当図
【図９】バンプ高さのばらつきを示す図
【図１０】バンプ電極の形成状態で示すウェハの平面図
【図１１】基板への接続状態で示すフリップチップＩＣ
の側面図
の側面図
【図１２】電解めっき状態で示すウェハの側面図
１１はウェハ（基板）、１２はＡｌ配線、１３はバッシ
ベーション膜、１４はＴｉ膜、１５はＣｕ膜、１６はレ
ジスト膜、１７はスルーホール、１８はバンプ電極、１
９ははんだバンプである。
ベーション膜、１４はＴｉ膜、１５はＣｕ膜、１６はレ
ジスト膜、１７はスルーホール、１８はバンプ電極、１
９ははんだバンプである。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/60 C25D 5/00 C25D 7/00
Claims (2)
- 【請求項１】 半導体基板上の全体にわたって複数のバ
ンプ電極を電解めっきにより形成する半導体基板のバン
プ電極製造方法において、 前記半導体基板上に前記バンプ電極の目標高さ寸法と略
一致する膜厚のレジスト膜を形成すると共に、そのレジ
スト膜における電極と対応する部位にスルーホールを形
成するパターニング工程と、 前記半導体基板上の中心部に位置する前記バンプ電極が
目標高さ寸法となるように前記半導体基板全体に電解め
っきを施すめっき工程と、 前記半導体基板から前記レジスト膜を除去するエッチン
グ工程とを順に実行することを特徴とする半導体基板の
バンプ電極製造方法。 - 【請求項２】 前記めっき工程により形成された前記バ
ンプ電極上にはんだめっきを施すはんだめっき工程を実
行してから、前記エッチング工程を実行することを特徴
とする請求項１記載の半導体基板のバンプ電極製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17225496A JP3252710B2 (ja) | 1996-07-02 | 1996-07-02 | 半導体基板のバンプ電極製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17225496A JP3252710B2 (ja) | 1996-07-02 | 1996-07-02 | 半導体基板のバンプ電極製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1022287A JPH1022287A (ja) | 1998-01-23 |
| JP3252710B2 true JP3252710B2 (ja) | 2002-02-04 |
Family
ID=15938489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17225496A Expired - Fee Related JP3252710B2 (ja) | 1996-07-02 | 1996-07-02 | 半導体基板のバンプ電極製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3252710B2 (ja) |
-
1996
- 1996-07-02 JP JP17225496A patent/JP3252710B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1022287A (ja) | 1998-01-23 |
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