JP2000260769A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2000260769A JP2000260769A JP11064593A JP6459399A JP2000260769A JP 2000260769 A JP2000260769 A JP 2000260769A JP 11064593 A JP11064593 A JP 11064593A JP 6459399 A JP6459399 A JP 6459399A JP 2000260769 A JP2000260769 A JP 2000260769A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- barrier
- forming
- selectively
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
- H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
-
- E—FIXED CONSTRUCTIONS
- E02—HYDRAULIC ENGINEERING; FOUNDATIONS; SOIL SHIFTING
- E02D—FOUNDATIONS; EXCAVATIONS; EMBANKMENTS; UNDERGROUND OR UNDERWATER STRUCTURES
- E02D29/00—Independent underground or underwater structures; Retaining walls
- E02D29/02—Retaining or protecting walls
- E02D29/0258—Retaining or protecting walls characterised by constructional features
- E02D29/0266—Retaining or protecting walls characterised by constructional features made up of preformed elements
-
- E—FIXED CONSTRUCTIONS
- E02—HYDRAULIC ENGINEERING; FOUNDATIONS; SOIL SHIFTING
- E02D—FOUNDATIONS; EXCAVATIONS; EMBANKMENTS; UNDERGROUND OR UNDERWATER STRUCTURES
- E02D31/00—Protective arrangements for foundations or foundation structures; Ground foundation measures for protecting the soil or the subsoil water, e.g. preventing or counteracting oil pollution
- E02D31/02—Protective arrangements for foundations or foundation structures; Ground foundation measures for protecting the soil or the subsoil water, e.g. preventing or counteracting oil pollution against ground humidity or ground water
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
- H01L21/76855—After-treatment introducing at least one additional element into the layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
- H01L21/76855—After-treatment introducing at least one additional element into the layer
- H01L21/76856—After-treatment introducing at least one additional element into the layer by treatment in plasmas or gaseous environments, e.g. nitriding a refractory metal liner
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
- H01L21/76855—After-treatment introducing at least one additional element into the layer
- H01L21/76858—After-treatment introducing at least one additional element into the layer by diffusing alloying elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
- H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
-
- E—FIXED CONSTRUCTIONS
- E02—HYDRAULIC ENGINEERING; FOUNDATIONS; SOIL SHIFTING
- E02D—FOUNDATIONS; EXCAVATIONS; EMBANKMENTS; UNDERGROUND OR UNDERWATER STRUCTURES
- E02D2300/00—Materials
- E02D2300/0004—Synthetics
- E02D2300/0006—Plastics
- E02D2300/0009—PE
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Life Sciences & Earth Sciences (AREA)
- Environmental & Geological Engineering (AREA)
- Plasma & Fusion (AREA)
- General Life Sciences & Earth Sciences (AREA)
- Mining & Mineral Resources (AREA)
- Paleontology (AREA)
- Civil Engineering (AREA)
- General Engineering & Computer Science (AREA)
- Structural Engineering (AREA)
- Hydrology & Water Resources (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
抗を低減させる配線を形成する。 【解決手段】絶縁膜1上に選択的にエッチングマスクと
してSi金属層2を形成し、絶縁膜1をSi金属層2を
用いて選択的に除去して溝パターン4を形成し、Si金
属層2を残存させたまま溝パターン内にCu金属層6を
形成し、Si金属層2とCu金属層6上に、窒素雰囲気
中での熱処理によりCuとエッチングマスクとで異なる
共晶反応を示すバリア部材としてTi金属層7を形成
し、Ti金属層7を窒素雰囲気で熱処理することにより
Cu金属層6上のTi金属層7を選択的に窒化し、Si
金属層2上のTi金属層7を選択的に除去してCu金属
層6上に選択的にバリア層としてTiN膜9を形成す
る。
Description
方法に関し、特に形成されるCu配線の耐酸化性、拡散
バリア性の向上に関するものである。
て、これに用いられる金属配線もまた微細化と多層化が
進行している。この微細金属配線材料として従来はAl
合金が用いられてきたが、配線抵抗の増大やエレクトロ
マイグレーション耐性の劣化が問題となってきている。
そこで近年、多層配線材料としてCuが注目されてい
る。
絶縁膜堆積あるいはレジストの剥離等の酸化雰囲気で容
易に酸化されてしまい、また配線表面を適当なバリアメ
タルで被覆しないと、層間絶縁膜中へCuが拡散してし
まう。Cuが層間絶縁膜中に拡散すると、CuはSiデ
バイスのライフタイムキラーになり、MOS素子の特性
を劣化させる。
当たっては、Cuの拡散及び酸化を防止するために配線
表面を保護膜で覆う方法が提案されている。Cu配線表
面を覆う方法としては、配線表面及び絶縁膜の全面にp
−SiNを形成するか、あるいは配線表面のみに選択的
にバリア層を成膜する方法が考えられる。
p−SiNは比誘電率が大きいため(約7)、また配線
上面のみならず絶縁膜の全面に形成されるため、層間絶
縁膜に低誘電率の材料を用いた場合であっても狭ピッチ
の配線間容量を低減させることができない。
成する場合には、成膜したバリア層のバリア性や均一性
等の問題が生じる。特に、バリア層が配線表面に対して
ずれて形成される場合には、バリア性が低減する。ま
た、選択的にCu上にのみバリア層を形成するプロセス
では、Cu配線上にAl等のバリア部材を成膜し、熱処
理により反応層を形成した後、酸等によりCu配線上以
外のAlをエッチングし、その後の熱処理によりCu配
線表面にアルミナを形成して拡散バリアとする方法が考
えられる。しかしながら、反応するAl膜が厚い場合は
十分な酸耐性を示すものの、Cu配線中にもAlが拡散
して抵抗を上昇させるという問題があった。また、抵抗
上昇を防止するために反応Al膜を薄くした場合には、
酸に対する耐性が不十分で、配線以外の部分とのエッチ
ング選択性がとれないという問題があった。
来の半導体装置の製造方法では、Cu配線の上面を覆う
際にp−SiNを形成するか、あるいは配線上に選択的
にバリア層を成膜する方法が考えられるが、配線間容量
の増大、成膜したバリア層のバリア性や均一性等の問題
があった。
たもので、その目的とするところは、バリア性及び均一
性よく配線間容量及び配v線抵抗を低減する配線を有す
る半導体装置の製造方法を提供することにある。
半導体装置の製造方法は、基板上に絶縁膜を形成する工
程と、前記絶縁膜上に選択的にエッチングマスクを形成
する工程と、前記絶縁膜をエッチングマスクを用いて選
択的に除去して溝を形成する工程と、前記エッチングマ
スクを残存させたまま前記溝内にCu配線を形成する工
程と、前記エッチングマスクと前記Cu配線上にバリア
部材を形成する工程と、前記バリア部材を窒素雰囲気あ
るいは酸素雰囲気中で熱処理することにより前記エッチ
ングマスク材と該バリア部材を共晶反応させるととも
に、前記Cu配線上の該バリア部材を窒化あるいは酸化
する工程と、前記エッチングマスクと共晶反応した前記
バリア部材を選択的に除去して前記Cu配線上に選択的
にバリア層を形成する工程とを有することを特徴とす
る。
の製造方法は、基板上に絶縁膜を形成する工程と、前記
絶縁膜上に選択的にエッチングマスクを形成する工程
と、前記絶縁膜をエッチングマスクを用いて選択的に除
去して溝を形成する工程と、前記エッチングマスクを残
存させたまま前記溝内にCu配線を形成する工程と、前
記エッチングマスクと前記Cu配線上にバリア部材を形
成する工程と、前記バリア部材を熱処理することにより
前記エッチングマスク材と該バリア部材を共晶反応させ
る工程と、前記エッチングマスクと共晶反応した前記バ
リア部材を選択的に除去して前記Cu配線上に選択的に
前記バリア部材を残存させる工程と、残存させた前記バ
リア部材を窒化あるいは酸化して前記Cu配線上に選択
的ににバリア層を形成する工程とを有することを特徴と
する。
rである。
の製造方法は、基板上に絶縁膜を形成する工程と、前記
絶縁膜を選択的に除去して溝を形成する工程と、前記溝
内にCu配線を形成する工程と、前記Cu配線及び前記
絶縁膜上に、Cuよりも酸素との結合力が強く、かつ耐
酸化性及び耐Cu拡散バリア性の高いバリア材料を形成
する工程と、前記バリア材料を熱処理することにより前
記Cu配線上にCuと前記バリア材料との合金層を形成
する工程と、前記バリア材料を、該バリア材料を含む酸
により処理することにより、前記Cu配線上以外のバリ
ア材料を選択的に除去する工程と、前記Cu配線上に残
存した合金層を、Cuを還元させ、かつバリア材料を酸
化させる雰囲気で熱処理することにより、該合金層を選
択的に酸化してバリア層を形成する工程とを有すること
を特徴とする。
Be,Cr,Mg,Ta,Nb,Ti,Zr,V,S
n,W,Coである。
いられるエッチングマスクをCu配線形成時に残存させ
る。そして、溝にCu配線を形成し、さらにこのCu配
線とエッチングマスク上に、熱処理により異なる共晶反
応を示すバリア部材を形成する。そして、酸素雰囲気あ
るいは窒素雰囲気でバリア部材を熱処理することによ
り、Cu配線とエッチングマスクとで異なる共晶反応を
示し、Cu上のバリア部材を選択的に窒化あるいは酸化
することができる。従って、このCu配線上にのみバリ
ア部材を選択的に形成することができる。従って、従来
のようにバリア部材をCu配線のみならず絶縁膜上にも
全面に形成する場合に比較して配線間容量を低減するこ
とができる。また、このバリア部材形成のプロセスは自
己整合的に行うことができるため、バリア性の良好なバ
リア層を形成することができる。さらに、Cu配線上以
外のバリア部材の選択的除去も容易となり、その際のデ
ィッシング等も低減できるため、均一性が良好で、配線
抵抗の低減を防止したバリア層の形成が可能となる。
た後、Cuよりも酸素との結合力が強く、かつ耐酸化性
及び耐Cu拡散バリア性の高いバリア材料を形成し、熱
処理によりCu配線上に合金層を形成する。そして、バ
リア材料を、該バリア材料を含む酸により処理すること
により、Cu配線上以外のバリア材料を選択的に除去す
る。この際、バリア材料の選択的除去として、上記のよ
うにバリア材料を含む酸により処理する。これにより、
バリア層を自己整合的に形成できるのみならず、Cu配
線上とそれ以外の部分とのエッチング選択性を向上させ
ることができる。すなわち、酸中に含まれるバリア材料
の存在により、反応層と未反応層とで電極電位の差が生
じ、これによりエッチング選択性が向上する。従って、
バリア材料の厚さを厚くしてエッチング選択性を確保す
る必要なく、薄いバリア層で済む。また、配線以外の部
分とのエッチング選択性を確保しながら、バリア材料の
拡散を低減し、抵抗上昇を防止することができる。ま
た、エッチング選択性を確保できるため、高いバリア性
を保持することができる。
の実施形態を説明する。
第1実施形態に係る半導体装置の製造方法の工程断面図
である。
にエッチングマスクとしてSi金属層2をスパッタリン
グ法等で成膜した後、このSi金属層2上にレジスト3
を塗布し、このレジスト3を光露光法などによりパター
ニングしてレジストパターンを形成する。そして、この
レジストパターンをマスクにRIE法などを用いてSi
金属層2に溝パターン4を加工する。その後レジスト3
をアッシング法等により除去し、図1(b)に示すよう
にSi金属層2の削れにくい条件で絶縁膜1をRIE法
などで加工する。
としてTiN金属層5をスパッタリング法やCVD法で
形成した後、Cu金属層6をスパッタリング法、CVD
法あるいはメッキ法等を用いて堆積させる。その後図1
(d)に示すように溝部分以外のCuやTiNをCMP
法などを用いて除去する。
層2及びCu金属層6の表面にTi金属層7をスパッタ
リング法などで堆積させる。ここで、Tiは、酸素雰囲
気あるいは窒素雰囲気中での熱処理により、Si金属層
2とCu金属層6とで異なる共晶反応を示す物質であ
る。次いで、窒素雰囲気中で熱処理を行うことで、Si
金属層2とCu金属層6とで異なる共晶反応を示す。具
体的には、図2(f)に示すようにSi金属層2上のT
iはSiと合金反応をおこしTiSi合金層8が形成さ
れ、Cu金属層6上のTiは窒化され、Cuの拡散防止
層として有効なTiN膜9が形成される。最後に、図2
(g)に示すようにTiSi合金層8をCDE法などを
用いて選択的に除去する事により、Cu金属層6上にの
みCu拡散防止層としてTiN膜9を自己整合的に形成
することができる。
属層5はTaN,WN,WSiなどでもよく、Ti金属
層7はCu中に拡散しにくい材料で、熱処理により容易
にSi金属層2と共晶反応をおこす材料がよく、Zr,
Be,Cr,Mg,Ta,Nb,Ti,V,Sn,W,
Coなどでもよい。
上にのみバリア層であるTiN膜9を選択的に形成でき
るため、従来のようにバリア層をCu配線のみならず絶
縁膜上にも全面に形成する場合に比較して、配線間容量
を低減することができる。また、このTiN膜9形成の
プロセスは自己整合的に行うことができるため、バリア
性の良好なバリア層を形成することができる。また、C
u金属層6上以外のバリア部材の選択的除去も容易とな
り、その際のディッシング等も低減できるため、均一性
が良好で、配線抵抗の低減を防止したTiN膜9の形成
が可能となる。
形態に係る半導体装置の製造方法の工程断面図である。
本実施形態に係る製造方法において、第1実施形態と共
通する部分には同一の符号を付し、また共通する図面及
び詳細な説明は省略する。
(a)〜(e)に示す工程は第1実施形態と同様に製造
する。その後真空中で熱処理を行うと、図3(f)に示
すようにSi金属層上のTiはSiと合金反応をおこし
TiSi合金層8が形成され、Cu上のTiは反応せず
に残る。次に図3(g)に示すようにTiSi合金層8
をCDE法などを用いて除去する事で、Cu金属層6上
にのみTi金属層7を残す事ができる。その後窒素雰囲
気中で熱処理することにより、図3(h)に示すように
Cuの拡散防止層として有効なTiN膜9が形成され
る。なお、酸素雰囲気中で熱処理することでTiO膜を
形成してもよい。
形態と同様の効果を奏するとともに、第1実施形態より
もさらにエッチング選択性の高いバリア層の形成が可能
となる。ここで、Cuのライナー材として用いられるT
iN金属層5はTaN,WNなどでもよく、Ti金属層
7はCu中に拡散しにくい材料で、熱処理により容易に
Si金属層2と共晶反応をおこす材料がよく、Al,Z
rなどでもよい。
第3実施形態に係る半導体装置の製造方法の工程断面図
である。
41上に熱酸化膜42を100nm形成した後、p−S
iN膜43を30nm堆積し、さらにCVD酸化膜44
を400nm堆積する。次いで、通常のPEP及び酸化
膜エッチングにより絶縁膜44中に深さ400nmの配
線パターン溝を形成する。このパターンはL/S=0.
4/0.4μm、長さ1.5mmの配線が電極パッドに
接続されたものである。この配線パターン溝上に、スパ
ッタリング法により図示しない20nmのTaN膜45
及び800nmのCu金属層46を堆積し、450℃真
空中熱処理により溝内にCu金属層46を埋め込み、C
MP処理を施してCu配線を形成する。
料として、Cu金属層46及びCVD酸化膜44上の全
面にスパッタリング法によりAl膜47を5nm形成す
る。このバリア材料であるAlは、Cuよりも酸素との
結合力が強く、かつ耐酸化性及び耐Cu拡散バリア性の
高い材料である。
で1時間熱処理を施す。この熱処理により、図4(c)
に示すようにCu金属層46上のAl膜47は反応によ
りCuAlx層48を形成する。次に、図5(d)に示
すように、Cu金属層46上以外のAl膜47を除去す
るため、濃リン酸中に半導体装置を浸す。この際、濃リ
ン酸中にはAlイオンが0.1mol/lになるように
あらかじめバリア材料として用いられたAlを溶解して
ある。
させる方法としては、上記のようにAl膜を溶解してお
く方法以外にも、同時に過剰なAl膜をエッチングする
こと等によってもよく、上記方法と同様の効果を奏す
る。このようにAlイオンを含有することにより、反応
層であるCuAlx層48と、未反応層であるAl膜4
7とで電極電位の差が生じ、これによりエッチング選択
性が向上する。従って、Cu金属層46上のCuAlx
層48を損なうことなく、Cu金属層46上以外のAl
膜47を完全に除去することが可能となる。
0℃、2時間のアニールを施す。これにより、図5
(e)に示すように、CuAlx層48中のAlが選択
的に酸化されてAlOx層49がCu金属層46表面に
形成される。雰囲気中に水素を含有しなくても、純窒
素、純アルゴン等、非酸化雰囲気であれば同様の効果が
得られる。
300℃1時間オーブン中で熱処理したところ、Cu配
線の抵抗上昇は確認されず、良好な酸化耐性を示した。
ちAlイオンを含有させずに用いた場合、窒素と水素の
混合雰囲気中でアニールした後のオーブン試験により2
0%の抵抗上昇が観測された。これは、Cu配線上のC
uAlx層もエッチングされたため、酸化防止層として
のAlOx層が十分に形成されなかったことによる。
り、CuAlx層48を厚く形成して酸耐性を向上させ
ることも可能であるが、その場合はCu配線中に拡散す
るAl量が過剰となり、窒素と水素の混合雰囲気中のア
ニールによっても選択酸化が十分に進まず、Cu配線の
抵抗を上昇させてしまう。従ってAl膜47はエッチン
グ選択性が確保できる範囲で薄く形成することが望まし
い。
料であるAl膜47の選択的除去として、バリア材料で
あるAlを含む酸により処理することにより、バリア層
をCu配線上に自己整合的に形成できるのみならず、C
u配線上とそれ以外の部分とのエッチング選択性を向上
させることができる。従って、バリア材料の厚さを厚く
してエッチング選択性を確保する必要なく、薄いバリア
材料で済む。また、配線以外の部分とのエッチング選択
性を確保しながら、バリア材料の拡散を低減し、抵抗上
昇を防止することができ、かつ高いバリア性を保持する
ことができる。
ッチングマスクを残存させたまま酸素雰囲気或いは窒素
雰囲気で熱処理することにより、Cu配線上にのみ選択
的にバリア層を形成することができる。従って、配線間
容量を低減することができ、かつバリア性及び均一性の
良好なバリア層を形成することができ、さらに配線抵抗
の上昇を防止することができる。
リア部材を含む酸により処理することにより、バリア材
料のエッチング選択性を向上させることができる。これ
により、配線間容量を低減することができるとともに、
配線以外の部分とのエッチング選択性を確保しながら、
バリア部材の拡散を低減し、抵抗上昇を防止することが
できる。
方法の工程断面図。
断面図。
方法の工程断面図。
方法の工程断面図。
断面図。
Claims (4)
- 【請求項1】 基板上に絶縁膜を形成する工程と、 前記絶縁膜上に選択的にエッチングマスクを形成する工
程と、 前記絶縁膜をエッチングマスクを用いて選択的に除去し
て溝を形成する工程と、 前記エッチングマスクを残存させたまま前記溝内にCu
配線を形成する工程と、 前記エッチングマスクと前記Cu配線上にバリア部材を
形成する工程と、 前記バリア部材を窒素雰囲気あるいは酸素雰囲気中で熱
処理することにより前記エッチングマスク材と該バリア
部材を共晶反応させるとともに、前記Cu配線上の該バ
リア部材を窒化あるいは酸化する工程と、 前記エッチングマスクと共晶反応した前記バリア部材を
選択的に除去して前記Cu配線上に選択的にバリア層を
形成する工程とを有することを特徴とする半導体装置の
製造方法。 - 【請求項2】 基板上に絶縁膜を形成する工程と、 前記絶縁膜上に選択的にエッチングマスクを形成する工
程と、 前記絶縁膜をエッチングマスクを用いて選択的に除去し
て溝を形成する工程と、 前記エッチングマスクを残存させたまま前記溝内にCu
配線を形成する工程と、 前記エッチングマスクと前記Cu配線上にバリア部材を
形成する工程と、 前記バリア部材を熱処理することにより前記エッチング
マスク材と該バリア部材を共晶反応させる工程と、 前記エッチングマスクと共晶反応した前記バリア部材を
選択的に除去して前記Cu配線上に選択的に前記バリア
部材を残存させる工程と、 残存させた前記バリア部材を窒化あるいは酸化して前記
Cu配線上に選択的ににバリア層を形成する工程とを有
することを特徴とする半導体装置の製造方法。 - 【請求項3】 前記バリア部材はTi,AlあるいはZ
rであることを特徴とする請求項1又は2に記載の半導
体装置の製造方法。 - 【請求項4】 基板上に絶縁膜を形成する工程と、 前記絶縁膜を選択的に除去して溝を形成する工程と、 前記溝内にCu配線を形成する工程と、 前記Cu配線及び前記絶縁膜上に、Cuよりも酸素との
結合力が強く、かつ耐酸化性及び耐Cu拡散バリア性の
高いバリア材料を形成する工程と、 前記バリア材料を熱処理することにより前記Cu配線上
にCuと前記バリア材料との合金層を形成する工程と、 前記バリア材料を、該バリア材料を含む酸により処理す
ることにより、前記Cu配線上以外のバリア材料を選択
的に除去する工程と、 前記Cu配線上に残存した合金層を、Cuを還元させ、
かつバリア材料を酸化させる雰囲気で熱処理することに
より、該合金層を選択的に酸化してバリア層を形成する
工程とを有することを特徴とする半導体装置の製造方
法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP06459399A JP3519632B2 (ja) | 1999-03-11 | 1999-03-11 | 半導体装置の製造方法 |
TW089103038A TW451266B (en) | 1999-03-11 | 2000-02-22 | Method of fabricating semiconductor device |
KR1020000011978A KR100362986B1 (ko) | 1999-03-11 | 2000-03-10 | 반도체 장치의 제조 방법 |
US09/522,595 US6342444B1 (en) | 1999-03-11 | 2000-03-10 | Method of forming diffusion barrier for copper interconnects |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP06459399A JP3519632B2 (ja) | 1999-03-11 | 1999-03-11 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000260769A true JP2000260769A (ja) | 2000-09-22 |
JP3519632B2 JP3519632B2 (ja) | 2004-04-19 |
Family
ID=13262719
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP06459399A Expired - Fee Related JP3519632B2 (ja) | 1999-03-11 | 1999-03-11 | 半導体装置の製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6342444B1 (ja) |
JP (1) | JP3519632B2 (ja) |
KR (1) | KR100362986B1 (ja) |
TW (1) | TW451266B (ja) |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6787480B2 (en) * | 2001-02-21 | 2004-09-07 | Nec Corporation | Manufacturing method of semicondcutor device |
JP2006203197A (ja) * | 2005-01-18 | 2006-08-03 | Internatl Business Mach Corp <Ibm> | 1ないし5nmの厚さの金属キャップを用いる改良されたオンチップCu相互接続 |
JP2008010453A (ja) * | 2006-06-27 | 2008-01-17 | Fujifilm Corp | 半導体装置の製造方法 |
KR100904613B1 (ko) | 2002-12-23 | 2009-06-25 | 매그나칩 반도체 유한회사 | 구리 배선의 캐핑층 형성 방법 |
JP2011035426A (ja) * | 2004-11-30 | 2011-02-17 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
JP2012212899A (ja) * | 2005-12-02 | 2012-11-01 | Ulvac Japan Ltd | Cu膜の形成方法 |
JP2014143225A (ja) * | 2013-01-22 | 2014-08-07 | Fujitsu Ltd | 半導体装置の製造方法および半導体装置 |
US9196526B2 (en) | 2013-03-18 | 2015-11-24 | Fujitsu Limited | Semiconductor device and manufacturing method having copper interconnects with metal film, barrier metal, and metal caps |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6495442B1 (en) * | 2000-10-18 | 2002-12-17 | Magic Corporation | Post passivation interconnection schemes on top of the IC chips |
US6537912B1 (en) | 2000-08-25 | 2003-03-25 | Micron Technology Inc. | Method of forming an encapsulated conductive pillar |
KR100386034B1 (ko) * | 2000-12-06 | 2003-06-02 | 에이에스엠 마이크로케미스트리 리미티드 | 확산 방지막의 결정립계를 금속산화물로 충진한 구리 배선구조의 반도체 소자 제조 방법 |
JP2002324797A (ja) * | 2001-04-24 | 2002-11-08 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
JP4350337B2 (ja) * | 2001-04-27 | 2009-10-21 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置 |
US6620721B1 (en) * | 2002-06-04 | 2003-09-16 | United Microelectronics Corp. | Method of forming a self-aligning pad |
US20040056366A1 (en) * | 2002-09-25 | 2004-03-25 | Maiz Jose A. | A method of forming surface alteration of metal interconnect in integrated circuits for electromigration and adhesion improvement |
KR100487639B1 (ko) * | 2002-12-11 | 2005-05-03 | 주식회사 하이닉스반도체 | 반도체소자의 금속배선 형성방법 |
JP4207749B2 (ja) * | 2003-10-28 | 2009-01-14 | 沖電気工業株式会社 | 半導体装置の配線構造及びその製造方法 |
US20050139292A1 (en) * | 2003-12-31 | 2005-06-30 | Suresh Ramarajan | Method and apparatus for minimizing thickness-to-planarity and dishing in CMP |
JP2006179599A (ja) * | 2004-12-21 | 2006-07-06 | Toshiba Corp | 半導体装置およびその製造方法 |
US8026169B2 (en) * | 2006-11-06 | 2011-09-27 | Advanced Micro Devices, Inc. | Cu annealing for improved data retention in flash memory devices |
US8143157B2 (en) * | 2006-11-29 | 2012-03-27 | Nxp B.V. | Fabrication of a diffusion barrier cap on copper containing conductive elements |
DE102008042107A1 (de) * | 2008-09-15 | 2010-03-18 | Robert Bosch Gmbh | Elektronisches Bauteil sowie Verfahren zu seiner Herstellung |
US9859219B1 (en) | 2017-01-24 | 2018-01-02 | International Business Machines Corporation | Copper wiring structures with copper titanium encapsulation |
CN111312689B (zh) * | 2019-11-28 | 2022-03-18 | 上海华力集成电路制造有限公司 | 集成电路的顶层铜工艺结构及其制造方法 |
US11804378B2 (en) * | 2021-12-31 | 2023-10-31 | International Business Machines Corporation | Surface conversion in chemical mechanical polishing |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3326698B2 (ja) * | 1993-03-19 | 2002-09-24 | 富士通株式会社 | 集積回路装置の製造方法 |
JPH11204523A (ja) * | 1998-01-07 | 1999-07-30 | Toshiba Corp | 半導体装置の製造方法 |
TW350133B (en) * | 1998-02-06 | 1999-01-11 | United Microelectronics Corp | Method of formation of on-line in copper |
US5939788A (en) * | 1998-03-11 | 1999-08-17 | Micron Technology, Inc. | Copper diffusion barrier, aluminum wetting layer and improved methods for filling openings in silicon substrates with cooper |
US6100195A (en) * | 1998-12-28 | 2000-08-08 | Chartered Semiconductor Manu. Ltd. | Passivation of copper interconnect surfaces with a passivating metal layer |
-
1999
- 1999-03-11 JP JP06459399A patent/JP3519632B2/ja not_active Expired - Fee Related
-
2000
- 2000-02-22 TW TW089103038A patent/TW451266B/zh not_active IP Right Cessation
- 2000-03-10 KR KR1020000011978A patent/KR100362986B1/ko not_active IP Right Cessation
- 2000-03-10 US US09/522,595 patent/US6342444B1/en not_active Expired - Lifetime
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6787480B2 (en) * | 2001-02-21 | 2004-09-07 | Nec Corporation | Manufacturing method of semicondcutor device |
KR100904613B1 (ko) | 2002-12-23 | 2009-06-25 | 매그나칩 반도체 유한회사 | 구리 배선의 캐핑층 형성 방법 |
JP2011035426A (ja) * | 2004-11-30 | 2011-02-17 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
JP2006203197A (ja) * | 2005-01-18 | 2006-08-03 | Internatl Business Mach Corp <Ibm> | 1ないし5nmの厚さの金属キャップを用いる改良されたオンチップCu相互接続 |
JP2012212899A (ja) * | 2005-12-02 | 2012-11-01 | Ulvac Japan Ltd | Cu膜の形成方法 |
JP2008010453A (ja) * | 2006-06-27 | 2008-01-17 | Fujifilm Corp | 半導体装置の製造方法 |
JP2014143225A (ja) * | 2013-01-22 | 2014-08-07 | Fujitsu Ltd | 半導体装置の製造方法および半導体装置 |
US9196526B2 (en) | 2013-03-18 | 2015-11-24 | Fujitsu Limited | Semiconductor device and manufacturing method having copper interconnects with metal film, barrier metal, and metal caps |
Also Published As
Publication number | Publication date |
---|---|
TW451266B (en) | 2001-08-21 |
JP3519632B2 (ja) | 2004-04-19 |
KR100362986B1 (ko) | 2002-11-29 |
KR20000076808A (ko) | 2000-12-26 |
US6342444B1 (en) | 2002-01-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3519632B2 (ja) | 半導体装置の製造方法 | |
JP2915828B2 (ja) | 半導体の配線構造およびその製造方法 | |
US7329607B2 (en) | Conductive connection forming methods, oxidation reducing methods, and integrated circuits formed thereby | |
US20070145591A1 (en) | Semiconductor device and manufacturing method therof | |
JP2000049116A (ja) | 半導体装置及びその製造方法 | |
JPS61142739A (ja) | 半導体装置の製造方法 | |
JPS62113421A (ja) | 半導体装置の製造方法 | |
JPH0427163A (ja) | 半導体装置およびその製造方法 | |
JP2008147467A (ja) | 半導体装置および半導体装置の製造方法 | |
KR100327092B1 (ko) | 반도체 소자의 구리 합금배선 형성방법 | |
JPH06204218A (ja) | 半導体装置の製造方法 | |
US20040099949A1 (en) | Semiconductor device and fabrication method thereof | |
JPH11283981A (ja) | 半導体装置およびその製造方法 | |
JP3120471B2 (ja) | 半導体装置の製造方法 | |
JP3303400B2 (ja) | 半導体装置の製造方法 | |
JP2003309082A (ja) | 半導体装置の構造 | |
JP3321896B2 (ja) | Al系材料形成方法、Al系配線構造、半導体装置の製造方法、及び半導体装置 | |
JP3510943B2 (ja) | 半導体装置の製造方法 | |
JP4152164B2 (ja) | 半導体装置の製造方法 | |
JPH05308057A (ja) | 半導体装置の製造方法 | |
JPH09289211A (ja) | 半導体装置およびその製造方法 | |
JPS62248238A (ja) | 半導体装置の製造方法 | |
JPH06163544A (ja) | 半導体集積回路配線構造体及び製造方法 | |
JP2001257209A (ja) | 配線膜の形成方法及び配線構造 | |
JPH03165038A (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040127 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040129 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080206 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090206 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100206 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100206 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110206 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120206 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120206 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130206 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140206 Year of fee payment: 10 |
|
LAPS | Cancellation because of no payment of annual fees |