JP2915828B2 - 半導体の配線構造およびその製造方法 - Google Patents
半導体の配線構造およびその製造方法Info
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Description
に係るもので、詳しくは高集積半導体の銅薄膜配線上
に、銅と反応した金属化合物のパッシベーション(pass
ivation ; 不動態化)層を形成し、銅配線の導電性を高
度化して製品の信頼性を向上し得る半導体の配線構造お
よびその製造方法に関するものである。
体の速い動作速度が要求され、一層多量の電流を流し得
る半導体配線構造が必要になっている。さらに、半導体
の高集積化により該半導体の配線幅が減少されるので、
該配線を通って流れる電流密度は一層増加される。ま
た、従来の配線またはヴァイアライン(via line)にお
いては、廉価で高伝導度のアルミニウム材が用いられ、
純粋アルミニウムは低融点であるので、配線後には後続
の工程を必ず低温下で行なうようになっている。さらに
純粋アルミニウムにおいてはスパイク(spike )および
エレクトロマイグレーション(electromigration)が発
生するので、Si、Cu、Ni、Crなどを添加したア
ルミニウム合金が半導体の配線材料として広く用いられ
ている。一方、伝導度の良い銅をシリコン基板上に拡散
させて広用しているが、該銅は大気中で酸化し絶縁層と
の接着性が低下するので、最近、その接着性を向上させ
る方法が多く開発されている。すなわち、従来の半導体
の配線構造の一例として、米国特許(US Patent )N
o.4,742,014に記載され、図5に示すよう
に、単結晶層シリコン基板1内面上部に拡散領域2が形
成され、該拡散領域2上面に絶縁層3が積層され、該絶
縁層3の所定部位を除去して前記拡散領域2の表面が露
出されるコンタクトホール4が形成され、該コンタクト
ホール4周囲の前記絶縁層3および拡散領域2部位にス
パッタリングによりモリブデン薄膜5が積層され、該モ
リブデン薄膜5上面に銅薄膜6が積層された後、それら
銅薄膜6およびモリブデン薄膜5が順次所望のパターン
に形成され、該銅薄膜6上面にタングステン蒸着法によ
りタングステン薄膜7が選択的に積層され、該銅薄膜6
がパッシベーションされるようになる。
一例においては、モリブデン薄膜5上面に銅薄膜6が形
成されて該モリブデン薄膜5は銅薄膜6の下方への拡散
障壁となり、該銅薄膜6の上面および側面にタングステ
ン薄膜7が蒸着されて該タングステン薄膜7が銅薄膜6
の上方および側方への拡散障壁となるように、該銅薄膜
6はそれらモリブデン薄膜5およびタングステン薄膜7
によりカプセル封止(encapsulation )されている。し
たがって、前記絶縁層3に酸素が包含される場合も銅薄
膜6は酸素により酸化されず、銅薄膜6の銅原子は絶縁
層3に拡散されない。さらに、前記モリブデン薄膜5は
銅薄膜6と前記拡散領域2間の接触抵抗を減少させる。
て、米国特許(US Patent)No.5,13
0,274に記載され、図6に示すように、単結晶シリ
コン基板(図示せず)上面に銅薄膜11が積層された
後、1次配線のためパターニングされ、該銅薄膜11上
面および単結晶シリコン基板上面に絶縁層13の酸化膜
が積層され、該絶縁層13上面所定部位が除去されてヴ
ァイアホール14が形成される。次いで、それら銅薄膜
11および絶縁層13上面にアルミニウムまたはクロム
を含んだ銅合金薄膜15がスパッタリングにより積層さ
れた後、エッチングされて前記ヴァイアホール14のみ
に銅合金薄膜のプラグ(plug)が形成される。その
後、該銅合金薄膜15のプラグを酸素雰囲気下で熱処理
すると、該プラグ中のアルミニウムまたはクロム原子が
該プラグ表面に移動し、該プラグと前記絶縁層13との
界面に該絶縁層13の酸素と反応したAl2O3または
Cr2O3のような酸化膜17が形成される。次いで、
前記ヴァイアホール14内の銅合金薄膜15の熱処理が
終わると、該プラグは該プラグ内部に形成される純粋銅
薄膜16と、該プラグ外周面に形成される酸化膜17と
を有するようになる。
従来の半導体の配線構造においては、前述した1つの例
の場合、タングステン蒸着を行なうとき、大気またはタ
ングステン蒸着雰囲気下で銅薄膜表面に容易に酸化膜が
形成され、該銅薄膜表面上にタングステン薄膜を選択的
に形成することが極めて難しくなるという不都合な点が
あった。
アルミニウムまたはクロム原子が熱処理を行なうときに
絶縁膜表面の酸素により酸化膜を形成するようになるた
め、酸化膜が厚くなるほど中央部の純粋銅の配線容積は
減少し、該純粋銅配線の抵抗が大きくなるという不都合
な点があった。
本発明者らは研究を重ねた結果、次のような半導体の配
線構造およびその製造方法を提供しようとするものであ
る。
に第1金属の導電薄膜を形成し、該第1金属の導電薄膜
表面上に第2金属を含有しかつ前記第1金属と反応して
金属化合物に変換されるパッシベーション層を形成し、
半導体配線の導電性を高度化して、信頼性を向上し得る
半導体配線構造およびその製造方法を提供することであ
る。
上に積層される絶縁層と、絶縁層上面に形成される第1
金属の導電薄膜と、第1金属の導電薄膜表面上に第2金
属を含有し第1金属と反応した後第2金属化合物に変換
して形成されるパッシベーション層と、を備えた半導体
配線構造を提供することにより達成される。
は、たとえば基板上に絶縁層が積層され、該絶縁層上面
の所定領域に拡散障壁層が形成され、該拡散障壁層上面
に第1金属の銅薄膜が形成され、該銅薄膜表面上に第2
金属のTiを含有し前記第1金属の銅と反応した後第2
金属化合物に変換されるTiCu層と該TiCu層の表
面上に形成される金属窒化物のTiN膜31とを有した
パッシベーション層27が形成される半導体の配線構造
を提供することにより達成される。
領域が形成された後基板上面に絶縁層が積層され、拡散
領域の所定部位にコンタクトホールが形成された後、コ
ンタクトホールにより露出された拡散領域表面と前記絶
縁層表面とに拡散障壁層が積層され、拡散障壁層上面に
第1金属の導電薄膜が積層され、第1金属の導電薄膜表
面に金属化合物のパッシベーション層が形成され、拡散
領域と拡散障壁層間に金属シリサイド層が形成されてな
る半導体配線構造を提供することにより達成される。
たとえば基板内上部に拡散領域が形成された後該基板上
面に絶縁層が積層され、前記拡散領域の所定部位にコン
タクトホールが形成された後、該コンタクトホールによ
り露出された拡散領域表面と前記絶縁層表面とに拡散障
壁層が積層され、該拡散障壁層上面に第1金属の銅薄膜
が積層され、該銅薄膜表面に第2金属のTiを含有し前
記第1金属の銅と反応した後第2金属化合物に変換され
るTiCu層と、該TiCu層の表面上に形成される金
属窒化物のTiN膜とを有したパッシベーション層が形
成される半導体配線構造を提供することにより達成され
る。
ーンの第1金属の導電薄膜を形成する工程と、該第1金
属の導電薄膜表面上に第2金属を含有し第1金属と反応
した金属化合物のパッシベーション層を形成する工程
と、を行なう半導体配線構造の製造方法を提供すること
により達成される。
散領域を形成する工程と、該基板上面に絶縁層を形成す
る工程と、該絶縁層上面に所定パターンのイオン注入層
を形成する工程と、前記拡散領域所定部位に前記絶縁層
を除去してコンタクトホールを形成する工程と、該コン
タクトホール内の拡散領域表面と前記絶縁層表面とに拡
散障壁層を形成した後該拡散障壁層表面に第1金属の導
電薄膜を形成する工程と、該第1金属の導電薄膜表面上
に第2金属を含有し第1金属と反応させて第1金属化合
物層を形成する工程と、該第1金属化合物層を熱処理し
第2金属化合物および金属窒化物膜を有するパッシベー
ション層に変換させる工程と、を順次行なう半導体配線
構造の製造方法を提供することにより達成される。
細に説明する。図1に示すように、本発明に係る半導体
配線構造の第1実施例においては、基板21上面に絶縁
層23が積層され、該絶縁層23上面の所定領域に拡散
障壁層25が形成され、該拡散障壁層25上面に第1金
属の銅薄膜26が形成され、該銅薄膜26表面に前記第
1金属の銅と反応した後第2金属化合物に変換された第
2金属Tiを含有するTiCu層30と、該TiCu層
30の表面上に形成された金属窒化物のTiN膜31と
を有するパッシベーション層27が形成される。
る半導体配線構造第1実施例の製造方法を説明すると次
のようである。図2(A)に示すように、まず、単結晶
シリコン基板21上面に絶縁層23が積層され、該絶縁
層23上面に銅原子の拡散障壁層25が約500Åの厚
さに積層される。この場合、Si3 N4 、TiN、Ta
N、ZrNの窒化物、またはMo、Ti、W、Ta、Z
rの高融点金属、もしくはMoO、RuO2 、Y2 O3
の伝導性酸化物、その他、銅と反応し金属化合物を形成
するLa、Mg、Pt、Sr、Y等の金属中から1つの
物質が選択され、該選択された物質が絶縁層23上面に
スパッタリングまたはCVD法により拡散障壁層25と
して積層される。次いで、該拡散障壁層25上面に第1
金属として銅またはアルミニウムの薄膜が形成される
が、以下、スパッタリングまたはCVD法により500
0Åの厚さの銅薄膜26が形成された場合について説明
する。次いで、図2(B)に示すように、該銅薄膜26
表面に所定パターンの導電層感光膜(ホトレジスト膜)
(図示せず)が形成され、マスクによりマスキングされ
ない領域の銅薄膜26はSiCl4 /Cl2 /N2 の混
合ガスのプラズマ雰囲気下でドライエッチングされ、そ
の後マスキングされない領域の拡散障壁層25もドライ
エッチングされ、銅薄膜26および拡散障壁層25はそ
れぞれ所望のパターンに形成される。
属の銅と反応し金属化合物を形成する第2金属のTi層
28が絶縁層23および銅薄膜26表面上に500Åの
厚さでCVD法により積層される。この場合、該第2金
属の層28はTiに限定されず、その代わりに、たとえ
ば、La、Mg、Pt、Sr、YおよびZrの中からい
ずれか1つを選択して使用することもできる。その後、
図2(D)に示すように、350℃の温度および不活性
ガス雰囲気下でTi層28を熱処理し銅薄膜26の表面
に接する該Ti層28領域のみを金属化合物に変化させ
第1金属の銅化合物層であるTi2 Cu層29を形成す
る。次いで、図2(E)に示すように、第1金属の銅化
合物に変化しなかったTi層28の他の領域は湿式エッ
チングを施して除去する。この場合、湿式エッチング液
は、HClおよびHNO3 の混合酸またはH2 Oで希釈
したフッ酸溶液を用いる。次いで、700℃の温度およ
び窒素雰囲気下でTi2 Cu層29を熱処理し、第2金
属化合物に変換されたTiCu層30と該TiCu層3
0表面上に形成された金属窒化物膜TiN31とを有す
るパッシベーション層27を形成する。この場合、窒素
雰囲気下の熱処理は、N2 またはNH3 ガスを用い、プ
ラズマ処理炉、または高速処理炉を用いることができ
る。一方、金属窒化物膜TiN31は、Ti−Cu−N
の3成分の金属窒化物に置換することもできるし、第2
金属にZrを代用する場合は、Zr−Cu−Nの3成分
の金属窒化物に置換することができる。
として次のように構成することもできる。すなわち、図
3に示すように、基板41内上部に拡散領域42が形成
された後、該基板41上面に絶縁層43が積層され、拡
散領域42所定部位にコンタクトホールが形成された
後、該コンタクトホールにより露出された拡散領域42
表面と絶縁層43表面とに拡散障壁層45が積層され
る。該拡散障壁層45上面に第1金属の銅の薄膜46が
積層され、該銅薄膜46表面に第2金属のTiを含有し
第1金属の銅と反応した後第2金属化合物に変換された
TiCu層50と、該TiCu層50の表面上に形成さ
れた金属窒化物のTiN膜51とを有するパッシベーシ
ョン層47が形成される。
配線構造の第2実施例の製造方法を説明すると次のよう
である。図4(A)に示すように、まず、基板41内上
部に拡散領域42が形成された後、該基板41上面に絶
縁層43が積層され、該絶縁層43表面に薄く窒素イオ
ンが注入されてファイルアップ(file up )される。次
いで、図4(B)に示すように、拡散領域42の所定部
位に該拡散領域を露出させるコンタクトホールが切刻形
成され、該コンタクトホールにより露出された拡散領域
42の表面と絶縁層43の表面とにTiの拡散障壁層4
5が500Åの厚さに積層され、該Tiの拡散障壁層4
5上面に第1金属としてたとえば銅薄膜46が1000
Åの厚さに積層される。この場合、拡散障壁層45は、
Tiの代わりに、Zr、Ta、Co中から選択されるい
ずれか1つを使用し、単結晶シリコン基板と反応させて
金属シリサイド(silicide)層を形成したりまたは窒素
と反応させて金属窒化物を形成することもできる。か
つ、前記第1金属の銅はアルミニウムを用いることもで
きる。
の導電層感光膜(ホトレジスト膜)(図示せず)が形成
され、マスクによりマスキングされない領域の銅薄膜4
6およびTiの拡散領域層45部位がドライエッチング
され、銅薄膜46および拡散障壁層45がそれぞれ所望
のパターンに形成される。次いで、図4(C)に示すよ
うに、銅薄膜46表面上にTi層が積層され、第1金属
の銅の化合物であるTi2 Cu層が形成される。その
後、該Ti2 Cu層が窒素雰囲気で熱処理され、該Ti
層が前記第1実施例と同様に不活性ガス雰囲気で熱処理
され、第2金属化合物に変換されたTiCu層50と該
TiCu層50表面上に形成された金属窒化物のTiN
膜51とを有するパッシベーション層47が形成され
る。また、該パッシベーション層47が形成される工程
では、拡散領域42と拡散障壁層45との間にTiによ
りTiSi2 のようなシリサイド層53が形成され、そ
の結果、銅薄膜46の配線抵抗が低くなる。さらに、拡
散障壁層45のTiと絶縁層43内にイオン注入された
窒素とが反応して、該拡散障壁層45のTi層はTiN
層に変化する。この場合、TiN膜51はTi−Cu−
Nの3成分の金属窒化物に置換することもできる。ま
た、第2金属がZrの場合は、Zr−Cu−Nの3成分
の金属窒化物層に置換し得る。
で例示であって制限的なものではないと考えられるべき
である。本発明の範囲は上記した説明ではなくて特許請
求の範囲によって示され、特許請求の範囲と均等の意味
および範囲内でのすべての変更が含まれることが意図さ
れる。
体の配線構造およびその製造方法においては、基板上に
拡散障壁層が積層されて該拡散障壁層上面に第1金属の
銅薄膜が積層され、該銅薄膜表面に第2金属Tiを含有
し前記第1金属の銅と反応した後第2金属化合物に変換
されたTiCu層と該TiCu層の表面に形成された金
属窒化物のTiN膜とを有するパッシベーション層が形
成されて構成されるため、二重構造のパッシベーション
層により半導体配線の導電性が高度化され、接触抵抗が
低くなって、製品の信頼性が向上されるという効果があ
る。
す縦断面図である。
造について第1実施例の製造工程を示す縦断面図であ
る。
す縦断面図である。
造について第2実施例の製造工程を示す縦断面図であ
る。
造方法の一例を示す断面図である。
造方法の他の例を示す断面図である。
Claims (20)
- 【請求項1】 半導体の配線構造であって、 基板上に堆積された絶縁層と、前記絶縁層上に形成され
たCuの導電薄膜と、前記Cuの導電薄膜上でTiを含
有しかつCuと反応したTi2Cuの第1化合物が形成
された後にその第1化合物がTiCuに変換された第2
化合物を含むパッシベーション層と、を備えた半導体配
線構造。 - 【請求項2】 前記絶縁層と前記Cuの導電薄膜間に
は、拡散障壁層が形成される請求項1記載の半導体配線
構造。 - 【請求項3】 前記パッシベーション層は、TiCu層
と、そのTiCu層の表面に形成された金属窒化物膜
と、含む請求項1記載の半導体配線構造。 - 【請求項4】 前記金属窒化物膜は、Tiの窒化物膜で
ある請求項3記載の半導体配線構造。 - 【請求項5】 半導体配線構造の製造方法であって、 基板上に所望パターンの第1金属の導電薄膜を形成する
工程と、前記第1金属の導電薄膜表面上に第2金属を含
有し前記第1金属と反応した金属化合物のパッシベーシ
ョン層を形成する工程とを含み、 前記金属化合物のパッシベーション層を形成する工程
は、前記第1金属の導電薄膜表面上に第2金属層を形成
する段階と、それら第2金属層および導電薄膜を1次熱
処理で反応させ前記第2金属層を第1金属化合物層に変
換させる段階と、前記変換された第1金属化合物層を窒
素含有雰囲気中で2次熱処理し前記導電薄膜と反応させ
て第2金属化合物層を形成するとともに、その表面に金
属窒化物膜を形成する段階と、を順次行なう半導体配線
構造の製造方法。 - 【請求項6】 前記第1金属は、銅およびアルミニウム
からなる群から選択されるいずれか1つである請求項5
記載の半導体配線構造の製造方法。 - 【請求項7】 前記第2金属は、Si、La、Mg、P
t、Sr、Y、TiおよびZrからなる群から選択され
るいずれか1つである請求項5記載の半導体配線構造の
製造方法。 - 【請求項8】 前記1次熱処理は、350℃の温度およ
び不活性ガスの雰囲気下で行なわれる請求項5記載の半
導体配線構造の製造方法。 - 【請求項9】 前記2次熱処理は、700℃の温度およ
び窒素雰囲気下で行なわれる請求項5記載の半導体配線
構造の製造方法。 - 【請求項10】 前記第1金属化合物層はTi2Cu層
であり、前記第2金属化合物層はTiCu層である請求
項5記載の半導体配線構造の製造方法。 - 【請求項11】 前記金属窒化物膜は、TiN膜である
請求項5記載の半導体配線構造の製造方法。 - 【請求項12】 前記金属窒化物膜は、Ti−Cu−N
の3成分からなる請求項5記載の半導体配線構造の製造
方法。 - 【請求項13】 前記金属窒化物膜は、Zr−Cu−N
の3成分からなる請求項5記載の半導体配線構造の製造
方法。 - 【請求項14】 前記金属窒化物膜は、Zr−N膜であ
る請求項5記載の半導体配線構造の製造方法。 - 【請求項15】 基板内上部に拡散領域が形成された後
前記基板上面に絶縁層が積層され、前記拡散領域の所定
部位にコンタクトホールが形成された後、前記コンタク
トホールにより露出された拡散領域表面と前記絶縁層表
面とに拡散障壁層が積層され、前記拡散障壁層上面に第
1金属の導電薄膜が積層され、前記第1金属の導電薄膜
表面に金属化合物のパッシベーション層が形成され、前
記拡散領域と前記拡散障壁層との間の反応により前記基
板内に金属シリサイド層が形成され、前記拡散障壁層の
うちで前記絶縁層の上面を覆う部分は金属窒化物にされ
ており、前記パッシベーション層は、第2金属を含有し
前記第1金属と反応して形成された金属化合物層と、前
記金属化合物層表面上に形成された金属窒化物とを含む
半導体配線構造。 - 【請求項16】 基板内上部に拡散領域を形成する工程
と、前記基板上面に絶縁層を形成する工程と、前記絶縁
層上面に所定パターンのイオン注入層を形成する工程
と、前記拡散領域における所定部位の前記絶縁層を除去
してコンタクトホールを形成する工程と、前記コンタク
トホール内の拡散領域表面と前記絶縁層表面とに拡散障
壁層を形成した後、前記拡散障壁層上面に第1金属の導
電薄膜を形成する工程と、前記第1金属の導電薄膜表面
に第2金属層を形成する工程と、それら第2金属層およ
び導電薄膜を1次熱処理し反応させて第1金属化合物層
を形成する工程と、前記第1金属化合物層を前記導電薄
膜と窒素含有雰囲気中で2次熱処理し反応させて第2金
属化合物層とその表面に金属窒化物膜とを有するパッシ
ベーション層に変換させる工程と、を順次行なう半導体
配線構造の製造方法。 - 【請求項17】 前記イオン注入層は、窒素イオン注入
層である請求項16記載の半導体配線構造の製造方法。 - 【請求項18】 前記熱処理の行なわれる間に、前記絶
縁層上の拡散障壁層は金属窒化物層に変換される請求項
16記載の半導体配線構造の製造方法。 - 【請求項19】 前記熱処理の行なわれる間に、前記拡
散領域と前記拡散障壁層間に金属シリサイド層が形成さ
れる請求項16記載の半導体配線構造の製造方法。 - 【請求項20】 前記拡散障壁層の構成物は、Ti、Z
r、TaおよびCoからなる群から選択されるいずれか
1つである請求項16記載の半導体配線構造の製造方
法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019950007653A KR0179822B1 (ko) | 1995-04-01 | 1995-04-01 | 반도체 장치의 배선 구조 및 그 제조 방법 |
KR95P7653 | 1995-04-01 |
Publications (2)
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US6037609A (en) * | 1997-01-17 | 2000-03-14 | General Electric Company | Corrosion resistant imager |
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US6291295B1 (en) * | 1999-05-24 | 2001-09-18 | United Microelectronics Corp. | Method of forming a storage electrode of a capacitor on an ion-implanted isolation layer |
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