JP2008010453A

JP2008010453A - 半導体装置の製造方法

Info

Publication number: JP2008010453A
Application number: JP2006176271A
Authority: JP
Inventors: Daisuke Inagaki; 大介稲垣
Original assignee: Fujifilm Corp
Current assignee: Fujifilm Corp
Priority date: 2006-06-27
Filing date: 2006-06-27
Publication date: 2008-01-17

Abstract

【課題】ＣＭＰ加工による過剰研磨を防止した半導体装置の製造方法を提供する。
【解決手段】第２層間絶縁膜１８の表面上にシリコン膜３０を成膜する。シリコン膜３０と第２層間絶縁膜１８とをエッチングし、配線溝１８ａを形成する。配線溝１８ａの底部から第１配線層１６に貫通する接続孔１８ｂを形成する。第１配線層１６と第２層間絶縁膜１８とシリコン膜３０との上にバリアメタル２０を成膜する。４００℃以上の温度で配線材料２２を成膜する。成膜時の温度を利用してシリコン膜３０とバリアメタル２０とを加熱し、シリコン膜３０に接触するバリアメタル２０とシリコン膜３０とをシリサイド膜３２に変化させる。シリサイド膜３２と余分な配線材料２２とをＣＭＰ加工によって除去する。
【選択図】図３

Description

本発明は、ダマシン構造による多層配線が形成された半導体装置の製造方法に関する。

近年、半導体装置の配線には、配線抵抗の低減やマイグレーション耐性の向上などを図るため、従来のアルミニウムに代わって銅が用いられるようになってきている。銅は、アルミニウムのようなドライエッチングによる加工が難しい。このため、配線材料に銅を用いる際には、絶縁膜の表面に予め配線溝を形成し、絶縁膜上に銅膜を成膜して配線溝に銅を埋め込んだ後、余分な銅膜をＣＭＰ（Chemical Mechanical Polishing)加工によって除去することで配線を形成したダマシン構造が採用されている（特許文献１参照）。

また、銅は、絶縁膜などと直接接触していると、絶縁膜中に拡散して絶縁膜を汚染させてしまう。このため、ダマシン構造による銅配線では、配線溝の内壁部分にチタンやタンタルなどによるバリアメタルを形成し、このバリアメタルによって銅の拡散を防止するようにしている。
特開平１０−２４２２７９号公報

ＣＭＰ加工では、銅膜とともに不要なバリアメタルも除去される。しかしながら、チタンやタンタルなどからなるバリアメタルは、銅膜や絶縁層に比べて研磨レートが低い。このため、銅膜とバリアメタルとを同一スラリで削ると、研磨レートの高い銅膜などが削れ過ぎてしまい、銅膜の表面が皿状に窪むディッシングや、本来削れてはいけない絶縁膜が削れてしまうエロージョンなどといった問題が生じる。

ディッシングは、配線の膜厚を減少させて配線抵抗を増大させる。また、ディッシングは、配線の平坦性を悪化させ、配線の多層化を困難にしたり、ボンディングパッド部の接触抵抗を増大させたりする。一方、エロージョンは、絶縁膜の高さを減少させて絶縁膜の絶縁性を損なわせる。このように、ＣＭＰ加工による過剰研磨は、半導体装置に様々な支障をきたす。

本発明は、上記課題を鑑みてなされたものであり、ＣＭＰ加工による過剰研磨を防止した半導体装置の製造方法を提供することを目的とする。

上記課題を達成するため、本発明の半導体装置の製造方法は、絶縁膜の略平坦な表面上にシリコン膜を成膜するステップと、前記シリコン膜と前記絶縁膜とをエッチングして配線溝を形成するステップと、前記配線溝の内壁部と前記シリコン膜とに接触するようにバリアメタルを成膜するステップと、前記配線溝を埋めるように前記バリアメタルの上に前記配線材料を成膜するステップと、加熱によって前記シリコン膜と前記バリアメタルとをシリサイド化させ、前記シリコン膜に接触する前記バリアメタルと前記シリコン膜とをシリサイド膜に変化させるステップと、前記シリサイド膜と余分な前記配線材料とをＣＭＰ加工によって除去して第２配線層を形成するステップとを有することを特徴とする。

なお、前記配線材料を高温で成膜し、前記配線材料の成膜時の温度を利用して前記配線材料の成膜と同時に前記シリコン膜と前記バリアメタルとをシリサイド化反応させることが好ましい。また、この際、前記配線材料の成膜温度は、４００℃以上であることが好ましい。

また、前記配線溝の底部から前記第１配線層に貫通した接続孔を形成し、前記配線溝と前記接続孔とを埋めるように前記配線材料を成膜することによって、前記配線溝の形状に応じた第２配線層と前記第２配線層と前記第１配線層とを接続するプラグとを同時に形成することが好ましい。

さらに、前記シリコン膜には、アモルファスシリコン又はポリシリコンを用い、前記バリアメタルには、チタン又はチタン化合物を用いることが好ましい。

なお、本発明の半導体装置の製造方法は、絶縁膜の略平坦な表面上にシリコン膜を成膜するステップと、前記シリコン膜と前記絶縁膜とをエッチングして配線溝を形成するステップと、前記配線溝の内壁部と前記シリコン膜とに接触するようにバリアメタルを成膜するステップと、加熱によって前記シリコン膜と前記バリアメタルとをシリサイド化させ、前記シリコン膜に接触する前記バリアメタルと前記シリコン膜とをシリサイド膜に変化させるステップと、前記配線溝を埋めるように前記バリアメタルの上に前記配線材料を成膜するステップと、前記シリサイド膜と余分な前記配線材料とをＣＭＰ加工によって除去して第２配線層を形成するステップとを有するものであってもよい。

本発明の半導体装置の製造方法では、絶縁膜の略平坦な表面上にシリコン膜を成膜するステップと、前記シリコン膜と前記絶縁膜とをエッチングして配線溝を形成するステップと、前記配線溝の内壁部と前記シリコン膜とに接触するようにバリアメタルを成膜するステップと、前記配線溝を埋めるように前記バリアメタルの上に前記配線材料を成膜するステップと、加熱によって前記シリコン膜と前記バリアメタルとをシリサイド化させ、前記シリコン膜に接触する前記バリアメタルと前記シリコン膜とをシリサイド膜に変化させるステップと、前記シリサイド膜と余分な前記配線材料とをＣＭＰ加工によって除去して第２配線層を形成するステップとを設けた。金属であるバリアメタルとシリコン膜とをシリサイド化させたシリサイド膜は、バリアメタルに比べて研磨レートが高くなり、配線材料の研磨レートに近づく。これにより、配線材料とシリサイド膜とを同一スラリで研磨した際の研磨選択比が小さくなるので、ディッシングやエロージョンなどの過剰研磨を防止することができる。

図１は、デュアルダマシン構造による多層配線が形成された半導体装置１０の構成を概略的に示す断面図である。半導体装置１０の最下層には、トランジスタなどのデバイスが形成されたシリコン基板１２が設けられている。シリコン基板１２の上には、その全面に亘って第１層間絶縁膜１４が設けられている。この第１層間絶縁膜１４の上には、半導体装置１０内の配線を行なう第１配線層１６が設けられている。第１層間絶縁膜１４には、例えば、酸化シリコンや窒化シリコンなどが用いられる。また、第１配線層１６には、例えば、銅や銅化合物などが用いられる。第１層間絶縁膜１４は、シリコン基板１２と第１配線層１６とを絶縁するとともに、シリコン基板１２への銅の拡散を防止する。

第１層間絶縁膜１４及び第１配線層１６の上には、第２層間絶縁膜（絶縁膜）１８が設けられている。第２層間絶縁膜１８には、２層目の配線層を構成するための配線溝１８ａと、この配線溝１８ａの底部から第１配線層１６に貫通した接続孔１８ｂとが形成されている。なお、第２層間絶縁膜１８には、例えば、Ｐ−ＴＥＯＳ（Plasma-Tetra Ethoxy Silane）などが用いられる。

配線溝１８ａ及び接続孔１８ｂの内壁部には、Ｔｉ又はＴｉＮからなるバリアメタル２０が設けられている。バリアメタル２０の内側には、配線溝１８ａ及び接続孔１８ｂを埋めるように配線材料２２が充填されている。この配線材料２２には、例えば、銅又は銅化合物が用いられる。配線材料２２は、配線溝１８ａの形状に応じた第２配線層２２ａと、この第２配線層２２ａを第１配線層１６に接触させるプラグ２２ｂとを形成する。また、バリアメタル２０は、配線材料２２と第１配線層１６との密着性を向上させるとともに、第２層間絶縁膜１８と配線材料２２との間に設けられ、第２層間絶縁膜１８などへの銅の拡散を防止する。

次に、図２に示すフローチャートを参照しながら、上記構成の半導体装置１０の製造工程について説明する。半導体装置１０を製造する際には、まず、図３（ａ）に示すように、第１層間絶縁膜１４と第１配線層１６と第２層間絶縁膜１８とをシリコン基板１２の上に積層する。第２層間絶縁膜１８を積層した後、図３（ｂ）に示すように、略平坦な第２層間絶縁膜１８の表面上にアモルファスシリコン又はポリシリコンからなるシリコン膜３０を成膜する。

シリコン膜３０を成膜した後、シリコン膜３０と第２層間絶縁膜１８とをエッチングし、図３（ｃ）に示すように、配線溝１８ａを形成する。配線溝１８ａの形成が完了したら、これに続いて第２層間絶縁膜１８をエッチングし、図３（ｄ）に示すように、接続孔１８ｂを形成する。なお、配線溝１８ａと接続孔１８ｂとの形成には、周知のフォトリソグラフィ技術及びエッチング技術を用いればよい。

接続孔１８ｂを形成した後、図３（ｅ）に示すように、第１配線層１６と第２層間絶縁膜１８とシリコン膜３０との上にバリアメタル２０を成膜する。バリアメタル２０の成膜が完了したら、４００℃以上の高温の成膜温度で配線材料２２をバリアメタル２０の上に成膜する。この際、配線材料２２の成膜時の温度によってシリコン膜３０とバリアメタル２０とが加熱され、シリコン膜３０に接触するバリアメタル２０とシリコン膜３０とがシリサイド化反応を起こす。シリサイド化反応を起こしたバリアメタル２０とシリコン膜３０とは、図３（ｆ）に示すように、チタンシリサイドからなるシリサイド膜３２に変化する。なお、銅又は銅化合物からなる配線材料２２の成膜には、例えば、スパッタ法や電気メッキ法などを用いればよい。

配線材料２２を成膜した後、シリサイド膜３２と余分な配線材料２２とをＣＭＰ加工によって除去する。チタンシリサイドからなるシリサイド膜３２は、Ｔｉ又はＴｉＮからなるバリアメタル２０に比べて研磨レートが高くなり、配線材料２２の研磨レートに近づく。これによって、配線材料２２とシリサイド膜３２とを同一スラリで研磨した際の研磨選択比が小さくなり、ディッシングやエロージョンなどの過剰研磨が防止される。

以上により、第２配線層２２ａが形成され、デュアルダマシン構造による２層の配線層を有する半導体装置１０（図１参照）が完成する。なお、半導体装置１０の製造工程は、上記に限定されるものではない。例えば、上記実施形態では、配線溝１８ａを形成した後に接続孔１８ｂを形成するようにしているが、これとは反対に、接続孔１８ｂを形成した後に配線溝１８ａを形成するようにしてもよい。

また、半導体装置１０の構成も、上記に限定されるものではない。例えば、上記実施形態では、２層の配線層を有する半導体装置１０を示したが、上記工程によって、より多層の配線層を有する半導体装置を構成するようにしてもよい。さらに、上記実施形態では、第２配線層２２ａとプラグ２２ｂとが一体化したデュアルダマシン構造の半導体装置１０に本発明を適用した例を示したが、配線層とプラグとを個別に形成するシングルダマシン構造の半導体装置に本発明を適用してもよい。

なお、上記実施形態では、バリアメタル２０にＴｉ又はＴｉＮを用いる例を示したが、バリアメタル２０の材料は、これに限ることなく、バリアメタル２０に適し、かつシリサイド化する材料であれば、他の如何なる金属であってもよい。このような金属としては、Ｔｉ、ＴｉＮの他に、例えば、ＴａやＴａＮなどがあげられる。また、上記実施形態では、配線材料２２に銅又は銅化合物を用いるようにしているが、配線材料２２の材質はこれに限ることなく、例えば、アルミニウムなどを用いるようにしてもよい。

また、上記実施形態では、配線材料２２の成膜を４００℃以上で行なうようにしているが、配線材料２２の成膜温度は、これに限ることなく、バリアメタル２０とシリコン膜３０とがシリサイド化する温度であればよい。さらに、上記実施形態では、配線材料２２の成膜時の温度を利用してバリアメタル２０とシリコン膜３０とを加熱するようにしているが、これに限ることなく、例えば、配線材料２２を成膜する工程の前又は後に、バリアメタル２０とシリコン膜３０とを加熱してシリサイド化させる工程を加えるようにしてもよい。但し、上述のように配線材料２２の成膜時の温度を利用することにより、工程を減らすことができるので、製造時間や製造コストの削減を図ることができる。

デュアルダマシン構造による多層配線が形成された半導体装置の構成を概略的に示す断面図である。半導体装置の製造工程の概略を示すフローチャートである。半導体装置の製造工程を概略的に示す説明図である。

符号の説明

１０半導体装置
１６第１配線層
１８第２層間絶縁膜（絶縁膜）
１８ａ配線溝
１８ｂ接続孔
２０バリアメタル
２２配線材料
２２ａ第２配線層
２２ｂプラグ
３０シリコン膜
３２シリサイド膜

Claims

第１配線層の上に形成された絶縁膜と、前記絶縁膜に形成された配線溝と、前記配線溝に埋め込まれて前記配線溝の形状に応じた第２配線層を形成する配線材料と、前記第２配線層と前記第１配線層とを接続するプラグと、前記配線材料を構成する元素の前記絶縁膜への拡散を防止するように前記絶縁膜と前記配線材料との間に設けられたバリアメタルとを備えた半導体装置の製造方法において、
前記絶縁膜の略平坦な表面上にシリコン膜を成膜するステップと、
前記シリコン膜と前記絶縁膜とをエッチングして前記配線溝を形成するステップと、
前記配線溝の内壁部と前記シリコン膜とに接触するように前記バリアメタルを成膜するステップと、
前記配線溝を埋めるように前記バリアメタルの上に前記配線材料を成膜するステップと、
加熱によって前記シリコン膜と前記バリアメタルとをシリサイド化反応させ、前記シリコン膜に接触する前記バリアメタルと前記シリコン膜とをシリサイド膜に変化させるステップと、
前記シリサイド膜と余分な前記配線材料とをＣＭＰ加工によって除去して前記第２配線層を形成するステップとを有することを特徴とする半導体装置の製造方法。
前記配線材料を高温で成膜し、前記配線材料の成膜時の温度を利用して前記配線材料の成膜と同時に前記シリコン膜と前記バリアメタルとをシリサイド化反応させることを特徴とする請求項１記載の半導体装置の製造方法。
前記配線材料の成膜温度が、４００℃以上であることを特徴とする請求項２記載の半導体装置の製造方法。
前記配線溝の底部から前記第１配線層に貫通した接続孔を形成し、
前記配線溝と前記接続孔とを埋めるように前記配線材料を成膜することによって、前記第２配線層と前記プラグとを同時に形成することを特徴とする請求項１から３のいずれか１項に記載の半導体装置の製造方法。
前記シリコン膜にアモルファスシリコン又はポリシリコンを用い、前記バリアメタルにチタン又はチタン化合物を用いることを特徴とする請求項１から４のいずれか１項に記載の半導体装置の製造方法。
第１配線層の上に形成された絶縁膜と、前記絶縁膜に形成された配線溝と、前記配線溝に埋め込まれて前記配線溝の形状に応じた第２配線層を形成する配線材料と、前記第２配線層と前記第１配線層とを接続するプラグと、前記配線材料を構成する元素の前記絶縁膜への拡散を防止するように前記絶縁膜と前記配線材料との間に設けられたバリアメタルとを備えた半導体装置の製造方法において、
前記絶縁膜の略平坦な表面上にシリコン膜を成膜するステップと、
前記シリコン膜と前記絶縁膜とをエッチングして前記配線溝を形成するステップと、
前記配線溝の内壁部と前記シリコン膜とに接触するように前記バリアメタルを成膜するステップと、
加熱によって前記シリコン膜と前記バリアメタルとをシリサイド化反応させ、前記シリコン膜に接触する前記バリアメタルと前記シリコン膜とをシリサイド膜に変化させるステップと、
前記配線溝を埋めるように前記バリアメタルの上に前記配線材料を成膜するステップと、
前記シリサイド膜と余分な前記配線材料とをＣＭＰ加工によって除去して前記第２配線層を形成するステップとを有することを特徴とする半導体装置の製造方法。