KR100267777B1 - 반도체 소자의 게이트 전극 및 그 형성방법 - Google Patents
반도체 소자의 게이트 전극 및 그 형성방법 Download PDFInfo
- Publication number
- KR100267777B1 KR100267777B1 KR1019980025923A KR19980025923A KR100267777B1 KR 100267777 B1 KR100267777 B1 KR 100267777B1 KR 1019980025923 A KR1019980025923 A KR 1019980025923A KR 19980025923 A KR19980025923 A KR 19980025923A KR 100267777 B1 KR100267777 B1 KR 100267777B1
- Authority
- KR
- South Korea
- Prior art keywords
- gate electrode
- titanium
- polysilicon
- semiconductor device
- silicon
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 34
- 238000000034 method Methods 0.000 title claims abstract description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 30
- 229920005591 polysilicon Polymers 0.000 claims abstract description 30
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 25
- 229910052751 metal Inorganic materials 0.000 claims abstract description 11
- 239000002184 metal Substances 0.000 claims abstract description 11
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 11
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 11
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 10
- 238000000151 deposition Methods 0.000 claims description 10
- 239000000758 substrate Substances 0.000 claims description 10
- 230000008021 deposition Effects 0.000 claims description 5
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 4
- 229910052757 nitrogen Inorganic materials 0.000 claims description 4
- 229910052786 argon Inorganic materials 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 229910001873 dinitrogen Inorganic materials 0.000 claims 1
- 229910021341 titanium silicide Inorganic materials 0.000 abstract description 28
- 230000004888 barrier function Effects 0.000 abstract description 12
- 239000000463 material Substances 0.000 abstract description 11
- 230000001590 oxidative effect Effects 0.000 abstract description 6
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 13
- 230000003647 oxidation Effects 0.000 description 10
- 238000007254 oxidation reaction Methods 0.000 description 10
- UGACIEPFGXRWCH-UHFFFAOYSA-N [Si].[Ti] Chemical compound [Si].[Ti] UGACIEPFGXRWCH-UHFFFAOYSA-N 0.000 description 9
- 239000010936 titanium Substances 0.000 description 5
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000004833 X-ray photoelectron spectroscopy Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000010301 surface-oxidation reaction Methods 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910010413 TiO 2 Inorganic materials 0.000 description 1
- 229910008484 TiSi Inorganic materials 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- UMVBXBACMIOFDO-UHFFFAOYSA-N [N].[Si] Chemical compound [N].[Si] UMVBXBACMIOFDO-UHFFFAOYSA-N 0.000 description 1
- 238000005054 agglomeration Methods 0.000 description 1
- 230000002776 aggregation Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
- H01L29/4941—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a barrier layer between the silicon and the metal or metal silicide upper layer, e.g. Silicide/TiN/Polysilicon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28097—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a metallic silicide
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/2855—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by physical means, e.g. sputtering, evaporation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명은 낮은 라인 저항의 티타늄 실리사이드를 갖는 게이트 전극에서 베리어 물질이 산화분위기에서 산화되는 것을 방지하도록 한 반도체 소자의 게이트 전극 및 그 형성방법에 관한 것으로서, 반도체 기판상에 게이트 절연막을 개재하여 형성되는 반도체 소자의 게이트 전극에 있어서, 상기 게이트 전극이 폴리실리콘/금속-실리콘-질화막/금속 실리사이드로 적층되어 구성됨을 특징으로 한다.
Description
본 발명은 반도체 소자에 관한 것으로, 특히 반도체 소자의 게이트 전극 및 그 형성방법에 관한 것이다.
일반적으로 반도체 소자의 디자인 룰(Design Rule)이 감소할수록 게이트의 라인 저항에 의한 소자 스피드(Speed)의 딜레이가 중요한 문제로 부각되고 있으며 기존에 게이트 전극으로 이용되던 텅스텐 실리사이드(WSi2)(비저항=100 μΩ·㎝)에 비해 저항이 훨씬 낮은 티타늄 실리사이드(TiSi2)(비저항=15 μΩ·㎝)가 게이트 전극으로서 주목받고 있다.
한편, 널리 이용되는 티타늄 실리사이드/폴리 실리콘 구조의 게이트 전극인 경우 후속 열공정에서 티타늄 실리사이드로부터 티타늄(Ti) 원자가 폴리 실리콘을 통하여 확산하여 폴리 실리콘 아래의 게이트 산화막에 영향을 줌으로서 게이트 산화막의 신뢰성에 열화를 가져온다.
그리고 후속 열공정을 통해 티타늄 실리사이드가 덩어리(Agglomeration)되어 게이트의 라인 저항이 크게 된다(참고문헌 S.Nygren et al.Thin Solid Films,vol.168,pp.325(1989), Dae-Lok Bae et al.MRS Conf.Proceedings, pp.360(1995)).
뿐만 아니라, 티타늄 실리사이드/폴리 실리콘 형태의 게이트를 건식식각으로 패터닝할 경우에는 오버-에치(Over-etch)로 인한 게이트 산화막의 데미지(Damage)를 방지하기 위해 표면 산화 공정이 필요한데 티타늄 실리사이드/폴리 실리콘을 산화할 경우 폴리 실리콘에서 실리콘(Si)이 티타늄 실리사이드로 공급되면서 폴리 실리콘에 티타늄 실리사이드의 스파이크(Spike)가 형성되어 게이트 산화막에 열화를 가져온다(참고문헌 M.Tanielian et al.IEEE Elect.Dev.Lett.,vol.EDL-6, pp.221 (1985)).
따라서 티타늄 실리사이드와 폴리 실리콘 사이에 베리어(Barrier)물질을 삽입하여 게이트 산화막의 열화를 방지하는데, 상기 베리어 물질로서 질화 티타늄(TiN)이 가장 많이 이용되고 있다.
이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 게이트 전극을 설명하면 다음과 같다.
도 1a는 종래 기술의 티타늄 실리사이드와 폴리 실리콘의 사이에 베리어층으로 질화 티타늄을 이용한 반도체 소자의 게이트 전극을 나타낸 구조단면도이다.
도 1a에 도시한 바와 같이, 반도체 기판(11)상에 게이트 절연막(12)이 형성되어 있고, 상기 게이트 절연막(12)상의 일정영역에 폴리 실리콘(13)/질화 티타늄(TiN)(14)/티타늄 실리사이드(15)가 적층된 게이트 전극(16)이 형성되어 있다.
도 1b는 도 1a의 티타늄 실리사이드/질화 티타늄/폴리 실리콘으로 적층된 게이트 전극이 산화분위기에서 산화 후를 나타낸 구조단면도이다.
도 1b에 도시한 바와 같이, 질화 티타늄(TiN)(14)은 티타늄 실리사이드(15)의 덩어리나 티타늄(Ti) 원자의 확산을 막는데는 효과적이지만, 산화분위기에서 쉽게 산화 티타늄(TiO2)(17)으로 산화된다.
여기서 상기 게이트 전극(16)을 형성하기 위해 오버-에치(Over-etch)로 인한 게이트 절연막(12)의 데미지(Damage)를 방지하기 위해 표면 산화 공정을 실시하는데, 이때 산화분위기에서 산화할 때 산화 티타늄(TiS2)(17)이 산화되어진다.
한편, 도면에는 도시하지 않았지만 상기 폴리 실리콘(13)의 측면과 반도체 기판(11)의 표면에는 실리콘 산화막(SiO2)이 형성된다.
그러나 상기와 같은 종래 기술의 반도체 소자의 게이트 전극에 있어서 다음과 같은 문제점이 있었다.
즉, 베리어 물질로 이용된 질화 티타늄(TiN)의 산화로 인해 게이트 전극의 수직방향으로 저항이 크게 증가하여 티타늄 실리사이드의 낮은 라인 저항에도 불구하고 소자의 스피드를 감소시킨다(참고문헌 K.A.Jenkins et al.IEEE International Electron Device Meeting(IEDM), pp.891(1993)).
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 낮은 라인 저항의 티타늄 실리사이드를 갖는 게이트 전극에서 베리어 물질이 산화분위기에서 산화되는 것을 방지하도록 한 반도체 소자의 게이트 전극 및 그 형성방법을 제공하는데 그 목적이 있다.
도 1a는 종래 기술의 티타늄 실리사이드와 폴리 실리콘의 사이에 베리어층으로 질화 티타늄을 이용한 반도체 소자의 게이트 전극을 나타낸 구조단면도
도 1b는 도 1a의 티타늄 실리사이드/질화 티타늄/폴리 실리콘으로 적층된 게이트 전극이 산화분위기에서 산화 후를 나타낸 구조단면도
도 2는 본 발명에 의한 티타늄 실리사이드와 폴리 실리콘의 사이에 베리어층으로 티타늄-실리콘-질화막을 이용한 반도체 소자의 게이트 전극을 나타낸 구조단면도
도 3a 내지 도 3c는 본 발명에 의한 티타늄 실리사이드와 폴리 실리콘의 사이에 베리어층으로 티타늄-실리콘-질화막을 이용한 반도체 소자의 게이트 전극 형성방법을 나타낸 공정단면도
도면의 주요부분에 대한 부호의 설명
21 : 반도체 기판 22 : 게이트 절연막
23 : 폴리 실리콘 24 : 티타늄-실리콘-질화막
25 : 티타늄 실리사이드 26 : 하드 마스크 물질층
27 : 게이트 전극
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 게이트 전극은 반도체 기판상에 게이트 절연막을 개재하여 형성되는 반도체 소자의 게이트 전극에 있어서, 상기 게이트 전극이 폴리실리콘/금속-실리콘-질화막/금속 실리사이드로 적층되어 구성되고, 상기와 같이 구성된 본 발명에 의한 반도체 소자의 게이트 전극 형성방법은 반도체 기판상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막상에 폴리 실리콘과 금속-실리콘-질화막과 금속 실리사이드막을 차례로 증착하는 단계와, 상기 금속 실리사이드막상에 하드 마스크층을 형성하는 단계와, 그리고 상기 하드 마스크층을 마스크로 이용하여 상기 금속 실리사이드막과 금속-실리콘-질화막과 폴리실리콘을 선택적으로 제거하여 게이트 전극을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 게이트 전극 및 그 형성방법을 상세히 설명하면 다음과 같다.
도 2는 본 발명에 의한 티타늄 실리사이드와 폴리 실리콘의 사이에 베리어층으로 티타늄-실리콘-질화막을 이용한 반도체 소자의 게이트 전극을 나타낸 구조단면도이다.
도 2에 도시한 바와 같이, 반도체 기판(21)상에 게이트 절연막(22)이 형성되고 있고, 상기 게이트 절연막(22)상의 일정영역에 폴리 실리콘(23)/티타늄-실리콘-질화(Ti-Si-N)막(24)/티타늄 실리사이드(25)로 적층된 게이트 전극(27)이 형성되어 있다.
도 3a 내지 도 3c는 본 발명에 의한 티타늄 실리사이드와 폴리 실리콘의 사이에 베리어층으로 티타늄-실리콘-질화막을 이용한 반도체 소자의 게이트 전극 형성방법을 나타낸 공정단면도이다.
도 3a에 도시한 바와 같이, 반도체 기판(21)상에 게이트 절연막(22)을 형성하고, 상기 게이트 절연막(22)상에 폴리 실리콘(23)을 증착한다.
이어, 상기 폴리 실리콘(23)상에 티타늄-실리콘-질화(Ti-Si-N)막(24)을 증착하고, 상기 티타늄-실리콘 질화막(24)상에 티타늄 실리사이드(25)를 증착한다.
여기서 상기 티타늄-실리콘-질화막(24)은 티타늄 실리사이드(25)를 스퍼터(Sputter)로 증착할 때 증착 분위기에 질소(N2)가스를 첨가하여 티타늄 실리사이드(TiSi2)를 타켓트(Target)로하여 리엑티브 스퍼터(Reactive Sputter)로 증착한다.
한편, 상기 티타늄-실리콘-질화막(24)의 증착시 파워(Power)는 약 500~2000W이며, 증착분위기는 아르곤/질소(Ar/N2)의 비가 약 0.1~1이다.
도 3b에 도시한 바와 같이, 상기 티타늄 실리사이드(25)상에 하드 마스크 물질층(26)을 증착하고, 상기 하드 마스크 물질층(26)을 선택적으로 제거하여 게이트영역을 정의한다.
도 3c에 도시한 바와 같이, 상기 게이트영역을 정의한 하드 마스크 물질층(26)을 마스크로 이용하여 상기 티타늄 실리사이드(25), 티타늄-실리콘-질화막(24), 폴리 실리콘(23)을 선택적으로 제거하여 게이트 전극(27)을 형성한다.
그리고 상기 하드 마스크 물질층(26)을 제거하고, 상기 게이트 전극(27)을 형성할 때 오버에칭에 의해 발생한 게이트 절연막(22)의 데미지를 보상하기 위하여 반도체 기판(21)을 산화분위기에서 산화시킨다.
따라서 본 발명에서 베리어 물질로 이용된 티타늄-실리콘-질화(Ti-Si-N)막(24)의 결합 상태를 XPS(X-ray Photoelectron Spectroscopy)으로 분석하면, 질소(N)가 첨가되면서 티타늄-질소(Ti-N) 보다는 실리콘-질소(Si-N) 결합이 주가 되기 때문에 산화에 강함을 알 수 있다.
또한, 본 발명의 티타늄 실리사이드/폴리 실리콘 계면에 티타늄-실리콘-질화(Ti-Si-N)막을 삽입한 게이트 전극(27)의 선폭에 따른 라인 저항과 게이트 절연막(22)의 브레이크다운(Breakdown)을 측정하면, 티타늄-실리콘-질화(Ti-Si-N)막(24)은 전기적으로 질화 티타늄(TiN)과 비슷한 특성을 보이면서도 산화에 강하여 산화에 약한 질화 티타늄(TiN)과 달리 게이트 전극(27)을 형성한 후에도 산화되지 않는다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 게이트 전극 및 그 형성방법에 있어서 티타늄-실리콘-질화(Ti-Si-N)막은 전기적으로 종래의 질화 티타늄(TiN)과 비슷한 특성을 보이면서도 산화에 강하여 산화에 약한 질화 티타늄(TiN)과 달리 패터닝 후 산화공정에도 잘 견디기 때문에 산화로 인한 소자의 스피드 감소를 방지할 수 있는 효과가 있다.
Claims (4)
- 반도체 기판상에 게이트 절연막을 개재하여 형성되는 반도체 소자의 게이트 전극에 있어서,상기 게이트 전극이 폴리실리콘/금속-실리콘-질화막/금속 실리사이드로 적층되어 구성된 것을 특징으로 하는 반도체 소자의 게이트 전극.
- 반도체 기판상에 게이트 절연막을 형성하는 단계;상기 게이트 절연막상에 폴리 실리콘과 금속-실리콘-질화막과 금속 실리사이드막을 차례로 증착하는 단계;상기 금속 실리사이드막상에 하드 마스크층을 형성하는 단계;상기 하드 마스크층을 마스크로 이용하여 상기 금속 실리사이드막과 금속-실리콘-질화막과 폴리실리콘을 선택적으로 제거하여 게이트 전극을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 2 항에 있어서,상기 금속-실리콘-질화막은 상기 금속 실리사이드막을 증착할 때 증착분위기에 질소가스를 첨가하여 금속 실리사이드막을 타켓트로하여 리엑티브 스퍼터로 증착하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 2 항에 있어서,상기 금속-실리콘-질화막의 증착할 때 파워는 500~2000W로 하고, 증착 분위기는 아르곤/질소의 비가 0.1~1로하여 증착하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980025923A KR100267777B1 (ko) | 1998-06-30 | 1998-06-30 | 반도체 소자의 게이트 전극 및 그 형성방법 |
| JP11176529A JP2000031485A (ja) | 1998-06-30 | 1999-06-23 | 半導体デバイスのゲ―ト電極及びその形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980025923A KR100267777B1 (ko) | 1998-06-30 | 1998-06-30 | 반도체 소자의 게이트 전극 및 그 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000004484A KR20000004484A (ko) | 2000-01-25 |
| KR100267777B1 true KR100267777B1 (ko) | 2000-10-16 |
Family
ID=19542305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980025923A KR100267777B1 (ko) | 1998-06-30 | 1998-06-30 | 반도체 소자의 게이트 전극 및 그 형성방법 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2000031485A (ko) |
| KR (1) | KR100267777B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003258245A (ja) | 2002-03-01 | 2003-09-12 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| KR20130116099A (ko) * | 2012-04-13 | 2013-10-23 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
-
1998
- 1998-06-30 KR KR1019980025923A patent/KR100267777B1/ko not_active IP Right Cessation
-
1999
- 1999-06-23 JP JP11176529A patent/JP2000031485A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000031485A (ja) | 2000-01-28 |
| KR20000004484A (ko) | 2000-01-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5902129A (en) | Process for forming improved cobalt silicide layer on integrated circuit structure using two capping layers | |
| KR100530401B1 (ko) | 저저항 게이트 전극을 구비하는 반도체 장치 | |
| KR100511897B1 (ko) | 반도체 소자의 게이트 전극 형성 방법 | |
| KR100362986B1 (ko) | 반도체 장치의 제조 방법 | |
| JPH10189974A (ja) | タングステンで覆ったポリシリコン・ゲート構造でタングステンの酸化を防止するための誘電体側壁の方法 | |
| JPH0817930A (ja) | エッチング・ストップ層を利用する半導体装置構造とその方法 | |
| EP0077813B1 (en) | Low resistivity composite metallization for semiconductor devices and method therefor | |
| KR100755121B1 (ko) | 전극구조체의 형성방법 및 반도체장치의 제조방법 | |
| US6436840B1 (en) | Metal gate with CVD amorphous silicon layer and a barrier layer for CMOS devices and method of making with a replacement gate process | |
| KR100281899B1 (ko) | 금속실리사이드막위에응집방지층을갖춘게이트전극및그형성방법 | |
| KR100299386B1 (ko) | 반도체 소자의 게이트 전극 형성방법 | |
| KR100267777B1 (ko) | 반도체 소자의 게이트 전극 및 그 형성방법 | |
| US6451691B2 (en) | Methods of manufacturing a metal pattern of a semiconductor device which include forming nitride layer at exposed sidewalls of Ti layer of the pattern | |
| TW200419680A (en) | Nitride and polysilicon interface with titanium layer | |
| KR100456316B1 (ko) | 반도체 소자의 게이트 형성 방법 | |
| US6441464B1 (en) | Gate oxide stabilization by means of germanium components in gate conductor | |
| KR19980067517A (ko) | 반도체장치의 게이트패턴 및 그 제조방법 | |
| JP3067433B2 (ja) | 半導体装置の製造方法 | |
| KR100637102B1 (ko) | 반도체 소자의 게이트 전극 형성방법 | |
| KR100219515B1 (ko) | 반도체장치의게이트 전극 형성방법 | |
| KR100252915B1 (ko) | 반도체소자의 배선구조 및 형성방법 | |
| KR20020002176A (ko) | 반도체장치의 금속 게이트전극 제조방법 | |
| KR100241507B1 (ko) | 반도체 소자의 비트-라인 형성방법 | |
| KR20040001887A (ko) | 게이트전극의 노치 현상을 방지할 수 있는 반도체소자제조방법 | |
| KR100646984B1 (ko) | 반도체 소자의 게이트 전극 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20080619 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |