JP2000031485A - 半導体デバイスのゲ―ト電極及びその形成方法 - Google Patents
半導体デバイスのゲ―ト電極及びその形成方法Info
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Abstract
(57)【要約】
【課題】 バリヤ物質が酸化雰囲気で酸化されることを
防止した低いライン抵抗のチタンシリサイドを有する半
導体デバイスのゲート電極を提供する。 【解決手段】 本ゲート電極は、半導体基板上にゲート
絶縁膜を介在して形成される。そのゲート電極は、ポリ
シリコン／金属シリコン窒化物／金属シリサイドと積層
して構成されることを特徴とする。金属シリコン窒化膜
としては、Ｔｉ−Ｓｉ−Ｎ成分のものを用いる。
防止した低いライン抵抗のチタンシリサイドを有する半
導体デバイスのゲート電極を提供する。 【解決手段】 本ゲート電極は、半導体基板上にゲート
絶縁膜を介在して形成される。そのゲート電極は、ポリ
シリコン／金属シリコン窒化物／金属シリサイドと積層
して構成されることを特徴とする。金属シリコン窒化膜
としては、Ｔｉ−Ｓｉ−Ｎ成分のものを用いる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体デバイスに関
し、特に半導体デバイスのゲート電極及びその形成方法
に関する。
し、特に半導体デバイスのゲート電極及びその形成方法
に関する。
【０００２】
【従来の技術】一般に、半導体デバイスのデザインルー
ルが小さくなるほど、ゲートのライン抵抗によるデバイ
ス速度の遅延が重要な問題となってくる。このため、今
までゲート電極として用いられてきたタングステンシリ
サイドＷＳｉ2 （比抵抗＝１００μΩ・ｃｍ）よりも遥
かに抵抗の低いチタンシリサイドＴｉＳｉ2 （比抵抗＝
１５μΩ・ｃｍ）がゲート電極として注目を浴びてい
る。
ルが小さくなるほど、ゲートのライン抵抗によるデバイ
ス速度の遅延が重要な問題となってくる。このため、今
までゲート電極として用いられてきたタングステンシリ
サイドＷＳｉ2 （比抵抗＝１００μΩ・ｃｍ）よりも遥
かに抵抗の低いチタンシリサイドＴｉＳｉ2 （比抵抗＝
１５μΩ・ｃｍ）がゲート電極として注目を浴びてい
る。
【０００３】そのチタンシリサイド／ポリシリコン構造
のゲート電極は、後続熱工程時にチタンシリサイドから
のチタンＴｉ原子がポリシリコンを介して拡散してポリ
シリコンの下方のゲート酸化膜に影響を与えるため、ゲ
ート酸化膜の信頼性を悪化させる要因として作用する。
そして、後続熱工程によりチタンシリサイドが塊とな
り、ゲートのライン抵抗が大きくなる（参考文献；S. N
ygren et al. Thin Solid Films, vol.168, pp.325. (1
989), Dae-Lok Bae et al. MRS Conf. Proceedings, p
p.360(1995))。さらに、チタンシリサイド／ポリシリコ
ン形のゲートを乾式エッチングを用いてパターニングす
る場合には、オーバーエッチングされてゲート酸化膜が
損傷を受けることがある。従って、ゲート酸化膜の損傷
を防止するための表面酸化工程を必要とする。しかし、
チタンシリサイド／ポリシリコンを酸化する場合、ポリ
シリコンからシリコンＳｉが供給されてポリシリコンに
チタンシリサイドのスパイクが形成されるので、ゲート
酸化膜が劣化する（参考文献; M. Tanielian et al. IE
EE Elec. Dev, Lett., Vol.EDL-6, pp.221(1985))。そ
のため、チタンシリサイドとポリシリコンとの間にバリ
ヤ物質を挿入してゲート酸化膜の劣化を防止する。その
バリヤ物質としては窒化チタンＴｉＮが最も多く用いら
れている。
のゲート電極は、後続熱工程時にチタンシリサイドから
のチタンＴｉ原子がポリシリコンを介して拡散してポリ
シリコンの下方のゲート酸化膜に影響を与えるため、ゲ
ート酸化膜の信頼性を悪化させる要因として作用する。
そして、後続熱工程によりチタンシリサイドが塊とな
り、ゲートのライン抵抗が大きくなる（参考文献；S. N
ygren et al. Thin Solid Films, vol.168, pp.325. (1
989), Dae-Lok Bae et al. MRS Conf. Proceedings, p
p.360(1995))。さらに、チタンシリサイド／ポリシリコ
ン形のゲートを乾式エッチングを用いてパターニングす
る場合には、オーバーエッチングされてゲート酸化膜が
損傷を受けることがある。従って、ゲート酸化膜の損傷
を防止するための表面酸化工程を必要とする。しかし、
チタンシリサイド／ポリシリコンを酸化する場合、ポリ
シリコンからシリコンＳｉが供給されてポリシリコンに
チタンシリサイドのスパイクが形成されるので、ゲート
酸化膜が劣化する（参考文献; M. Tanielian et al. IE
EE Elec. Dev, Lett., Vol.EDL-6, pp.221(1985))。そ
のため、チタンシリサイドとポリシリコンとの間にバリ
ヤ物質を挿入してゲート酸化膜の劣化を防止する。その
バリヤ物質としては窒化チタンＴｉＮが最も多く用いら
れている。
【０００４】以下、添付図面を参照して従来技術の半導
体デバイスのゲート電極をさらに説明する。図１ａは従
来技術のチタンシリサイドとポリシリコンとの間のバリ
ヤ層として窒化チタンを用いる半導体デバイスのゲート
電極を示した構造断面図である。図１ａに示すように、
半導体基板１１上にゲート絶縁膜１２が形成されてお
り、その上の一定の領域にポリシリコン１３／窒化チタ
ンＴｉＮ１４／チタンシリサイド１５の積層されたゲー
ト電極１６が形成されている。
体デバイスのゲート電極をさらに説明する。図１ａは従
来技術のチタンシリサイドとポリシリコンとの間のバリ
ヤ層として窒化チタンを用いる半導体デバイスのゲート
電極を示した構造断面図である。図１ａに示すように、
半導体基板１１上にゲート絶縁膜１２が形成されてお
り、その上の一定の領域にポリシリコン１３／窒化チタ
ンＴｉＮ１４／チタンシリサイド１５の積層されたゲー
ト電極１６が形成されている。
【０００５】図１ｂは、図１ａのチタンシリサイド／窒
化チタン／ポリシリコンが積層されているゲート電極を
酸化雰囲気で酸化した後の状態を示す構造断面図であ
る。図１ｂに示すように、窒化チタンＴｉＮ１４は、チ
タンシリサイド１５の塊またはチタンＴｉ原子の拡散を
防ぐには効果的であるものの、酸化雰囲気で酸化し易く
酸化チタンＴｉＯ2 １７となり易い。すなわち、ゲート
電極１６を形成するときにオーバーエッチングされた際
に発生するゲート絶縁膜１２の損傷を防止するため、表
面酸化工程を施すが、そのとき窒化チタンＴｉＮが酸化
チタンＴｉＯ 2 １７となる。一方、図示してないが、ポ
リシリコン１３の側面及び半導体基板１１の表面にはシ
リコン酸化膜ＳｉＯ2が形成されている。
化チタン／ポリシリコンが積層されているゲート電極を
酸化雰囲気で酸化した後の状態を示す構造断面図であ
る。図１ｂに示すように、窒化チタンＴｉＮ１４は、チ
タンシリサイド１５の塊またはチタンＴｉ原子の拡散を
防ぐには効果的であるものの、酸化雰囲気で酸化し易く
酸化チタンＴｉＯ2 １７となり易い。すなわち、ゲート
電極１６を形成するときにオーバーエッチングされた際
に発生するゲート絶縁膜１２の損傷を防止するため、表
面酸化工程を施すが、そのとき窒化チタンＴｉＮが酸化
チタンＴｉＯ 2 １７となる。一方、図示してないが、ポ
リシリコン１３の側面及び半導体基板１１の表面にはシ
リコン酸化膜ＳｉＯ2が形成されている。
【０００６】
【発明が解決しようとする課題】しかし、上述した従来
技術の半導体デバイスのゲート電極には下記のような問
題点があった。すなわち、バリヤ物質として用いた窒化
チタンの酸化に起因してゲート電極が垂直方向に抵抗が
大きく増加するため、チタンシリサイドの低いライン抵
抗にも係わらずにデバイスの動作速度が低下する。本発
明は上記問題点を解決するためになされたものであり、
その目的は、低いライン抵抗のチタンシリサイドを有す
るゲート電極におけるバリヤ物質が酸化雰囲気で酸化す
るのを防止するようにした半導体デバイスのゲート電極
及びその形成方法を提供することにある。
技術の半導体デバイスのゲート電極には下記のような問
題点があった。すなわち、バリヤ物質として用いた窒化
チタンの酸化に起因してゲート電極が垂直方向に抵抗が
大きく増加するため、チタンシリサイドの低いライン抵
抗にも係わらずにデバイスの動作速度が低下する。本発
明は上記問題点を解決するためになされたものであり、
その目的は、低いライン抵抗のチタンシリサイドを有す
るゲート電極におけるバリヤ物質が酸化雰囲気で酸化す
るのを防止するようにした半導体デバイスのゲート電極
及びその形成方法を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達するための
本発明の半導体デバイスのゲート電極は、半導体基板上
にゲート絶縁膜を介在して形成する半導体デバイスのゲ
ート電極であって、そのゲート電極はポリシリコン／金
属シリコン窒化物膜／金属シリサイドと積層して構成さ
れたことを特徴とする。本発明半導体デバイスのゲート
電極の形成方法は、半導体基板上にゲート絶縁膜を形成
する段階と、その上にポリシリコン、金属−シリコン−
窒素からなる金属シリコン窒化物膜、金属シリサイド膜
を順次積層する段階と、金属シリサイド膜上にハードマ
スク層を形成する段階と、そしてそのハードマスク層を
マスクとして用いてエッチング工程で金属シリサイド膜
と金属シリコン窒化物膜とポリシリコンを選択的に取り
除いてゲート電極を形成する段階と、エッチング工程に
よるゲート電極の損傷を回復させるために再酸化を行う
段階とを備えることを特徴とする。
本発明の半導体デバイスのゲート電極は、半導体基板上
にゲート絶縁膜を介在して形成する半導体デバイスのゲ
ート電極であって、そのゲート電極はポリシリコン／金
属シリコン窒化物膜／金属シリサイドと積層して構成さ
れたことを特徴とする。本発明半導体デバイスのゲート
電極の形成方法は、半導体基板上にゲート絶縁膜を形成
する段階と、その上にポリシリコン、金属−シリコン−
窒素からなる金属シリコン窒化物膜、金属シリサイド膜
を順次積層する段階と、金属シリサイド膜上にハードマ
スク層を形成する段階と、そしてそのハードマスク層を
マスクとして用いてエッチング工程で金属シリサイド膜
と金属シリコン窒化物膜とポリシリコンを選択的に取り
除いてゲート電極を形成する段階と、エッチング工程に
よるゲート電極の損傷を回復させるために再酸化を行う
段階とを備えることを特徴とする。
【０００８】
【発明の実施の形態】以下、添付図面を参照して本発明
実施形態の半導体デバイスのゲート電極及びその形成方
法を詳しく説明する。図２は、本発明によるチタンシリ
サイドとポリシリコンとの間のバリヤ層としてチタン−
シリコン−窒素Ｔｉ−Ｓｉ−Ｎ成分からなる金属シリコ
ン窒化物薄膜を用いた半導体デバイスのゲート電極を示
す構造断面図である。図２に示すように、半導体基板２
１上にゲート絶縁膜２２が形成されており、そのゲート
絶縁膜２２上の一定の領域に、ポリシリコン２３が形成
され、その上にチタン−シリコン−窒素（Ｔｉ−Ｓｉ−
Ｎ）成分からなるバリヤ層２４（本明細書において金属
シリコン窒化物膜という）が形成され、さらにその上に
チタンシリサイド２５が形成されて積層状態にあるゲー
ト電極２７が形成されている。
実施形態の半導体デバイスのゲート電極及びその形成方
法を詳しく説明する。図２は、本発明によるチタンシリ
サイドとポリシリコンとの間のバリヤ層としてチタン−
シリコン−窒素Ｔｉ−Ｓｉ−Ｎ成分からなる金属シリコ
ン窒化物薄膜を用いた半導体デバイスのゲート電極を示
す構造断面図である。図２に示すように、半導体基板２
１上にゲート絶縁膜２２が形成されており、そのゲート
絶縁膜２２上の一定の領域に、ポリシリコン２３が形成
され、その上にチタン−シリコン−窒素（Ｔｉ−Ｓｉ−
Ｎ）成分からなるバリヤ層２４（本明細書において金属
シリコン窒化物膜という）が形成され、さらにその上に
チタンシリサイド２５が形成されて積層状態にあるゲー
ト電極２７が形成されている。
【０００９】図３は本発明実施形態によるチタンシリサ
イドとポリシリコンとの間のバリヤ層として金属シリコ
ン窒化物膜を用いる半導体デバイスのゲート電極の形成
方法を示す工程断面図である。図３ａに示すように、半
導体基板２１上にゲート絶縁膜２２を形成し、その上に
ポリシリコン２３を成膜する。次いで、ポリシリコン２
３上にチタン−シリコン−窒素（Ｔｉ−Ｓｉ−Ｎ）成分
からなる金属シリコン窒化物膜２４を形成し、その上に
チタンシリサイド２５を形成する。ここで、金属シリコ
ン窒化物膜２４は、チタンシリサイド２５をスパッタリ
ングで形成する際、窒素Ｎ2 を添加してチタンシリサイ
ドＴｉＳｉ2 をターゲットとして用いる反応性スパッタ
を利用する。一方、金属シリコン窒化物膜２４とチタン
シリサイド２５は、スパッタでなくＣＶＤで堆積させて
もよい。金属シリコン窒化物膜２４の厚さは５〜３００
Åの範囲であり、最も好ましくは５０Åの厚さである。
そして、金属シリコン窒化物膜２４の形成後、金属シリ
コン窒化物膜２４内の窒素量は５〜５０％以内に維持す
る。金属シリコン窒化物膜２４形成時のＤＣパワーは、
約１００〜２００Ｗであり、その際の雰囲気中の窒素／
アルゴンＮ2 ／Ａｒの比は約０．１〜１．０である。こ
れらの金属シリコン窒化膜や金属シリサイド膜はインサ
イチュに形成する。
イドとポリシリコンとの間のバリヤ層として金属シリコ
ン窒化物膜を用いる半導体デバイスのゲート電極の形成
方法を示す工程断面図である。図３ａに示すように、半
導体基板２１上にゲート絶縁膜２２を形成し、その上に
ポリシリコン２３を成膜する。次いで、ポリシリコン２
３上にチタン−シリコン−窒素（Ｔｉ−Ｓｉ−Ｎ）成分
からなる金属シリコン窒化物膜２４を形成し、その上に
チタンシリサイド２５を形成する。ここで、金属シリコ
ン窒化物膜２４は、チタンシリサイド２５をスパッタリ
ングで形成する際、窒素Ｎ2 を添加してチタンシリサイ
ドＴｉＳｉ2 をターゲットとして用いる反応性スパッタ
を利用する。一方、金属シリコン窒化物膜２４とチタン
シリサイド２５は、スパッタでなくＣＶＤで堆積させて
もよい。金属シリコン窒化物膜２４の厚さは５〜３００
Åの範囲であり、最も好ましくは５０Åの厚さである。
そして、金属シリコン窒化物膜２４の形成後、金属シリ
コン窒化物膜２４内の窒素量は５〜５０％以内に維持す
る。金属シリコン窒化物膜２４形成時のＤＣパワーは、
約１００〜２００Ｗであり、その際の雰囲気中の窒素／
アルゴンＮ2 ／Ａｒの比は約０．１〜１．０である。こ
れらの金属シリコン窒化膜や金属シリサイド膜はインサ
イチュに形成する。
【００１０】図３ｂに示すように、チタンシリサイド２
５上にハードマスク物質層２６を堆積し、ゲート領域に
のみ残すようにそのハードマスク物質層２６を除去す
る。
５上にハードマスク物質層２６を堆積し、ゲート領域に
のみ残すようにそのハードマスク物質層２６を除去す
る。
【００１１】図３ｃに示すように、ハードマスク物質層
２６を用いてチタンシリサイド２５、金属シリコン窒化
物膜２４、ポリシリコン２３を選択的に取り除いて、ゲ
ート電極２７を形成する。そのハードマスク物質層２６
を取り除いてゲート電極２７を形成する際に、オーバー
エッチングによるゲート絶縁膜２２の損傷を補償するた
めに半導体基板２１を酸化雰囲気で酸化させる。この酸
化による熱処理温度は５００〜１０００℃の範囲に維持
し、酸化による酸化膜の厚さは１０〜１００Åの範囲に
維持する。ここで、最も好ましい酸化膜の厚さは４０Å
である。
２６を用いてチタンシリサイド２５、金属シリコン窒化
物膜２４、ポリシリコン２３を選択的に取り除いて、ゲ
ート電極２７を形成する。そのハードマスク物質層２６
を取り除いてゲート電極２７を形成する際に、オーバー
エッチングによるゲート絶縁膜２２の損傷を補償するた
めに半導体基板２１を酸化雰囲気で酸化させる。この酸
化による熱処理温度は５００〜１０００℃の範囲に維持
し、酸化による酸化膜の厚さは１０〜１００Åの範囲に
維持する。ここで、最も好ましい酸化膜の厚さは４０Å
である。
【００１２】本発明のバリヤ層としての金属シリコン窒
化物膜（Ｔｉ−Ｓｉ−Ｎ）２４の結合状態をＸＰＳ(X-r
ay Photoelectron Spectroscopy）で分析すると、窒素
Ｎ2が添加されているためチタン−窒素よりはシリコン
−窒素の結合が主になり、酸化に強くなるということが
分かる。また、本発明のチタンシリサイドとポリシリコ
ンとの間に金属シリコン窒化物膜（Ｔｉ−Ｓｉ−Ｎ）２
４を挿入したゲート電極２７の線幅によるライン抵抗と
ゲート絶縁膜２２の降伏電圧を測定すると、金属シリコ
ン窒化物膜（Ｔｉ−Ｓｉ−Ｎ）２４は電気的に窒化物チ
タンＴｉＮと同様な特性を有し、かつ酸化に強いことが
分かる。すなわち、酸化に弱い窒化物チタンＴｉＮとは
違い、ゲート電極２７を形成した後にも酸化しない。
化物膜（Ｔｉ−Ｓｉ−Ｎ）２４の結合状態をＸＰＳ(X-r
ay Photoelectron Spectroscopy）で分析すると、窒素
Ｎ2が添加されているためチタン−窒素よりはシリコン
−窒素の結合が主になり、酸化に強くなるということが
分かる。また、本発明のチタンシリサイドとポリシリコ
ンとの間に金属シリコン窒化物膜（Ｔｉ−Ｓｉ−Ｎ）２
４を挿入したゲート電極２７の線幅によるライン抵抗と
ゲート絶縁膜２２の降伏電圧を測定すると、金属シリコ
ン窒化物膜（Ｔｉ−Ｓｉ−Ｎ）２４は電気的に窒化物チ
タンＴｉＮと同様な特性を有し、かつ酸化に強いことが
分かる。すなわち、酸化に弱い窒化物チタンＴｉＮとは
違い、ゲート電極２７を形成した後にも酸化しない。
【００１３】
【発明の効果】本発明は、ポリシリコン／バリヤ層／金
属シリサイド膜からなるゲート電極のバリヤ層を金属シ
リコン窒化物膜で構成したので、後続工程の酸化時にバ
リヤ層の酸化を防止することができ、結果としてデバイ
スの動作速度特性を改善することができる。
属シリサイド膜からなるゲート電極のバリヤ層を金属シ
リコン窒化物膜で構成したので、後続工程の酸化時にバ
リヤ層の酸化を防止することができ、結果としてデバイ
スの動作速度特性を改善することができる。
【００１４】また、金属とシリコンと窒素の成分からな
る金属シリコン窒化物膜をバリヤ層として使用するの
で、金属シリサイド膜からポリシリコンへの金属原子の
拡散を防止し、又、ポリシリコンから金属シリサイド膜
へのシリコン原子の拡散を防止するので、ゲート絶縁膜
の劣化を防止することができる。
る金属シリコン窒化物膜をバリヤ層として使用するの
で、金属シリサイド膜からポリシリコンへの金属原子の
拡散を防止し、又、ポリシリコンから金属シリサイド膜
へのシリコン原子の拡散を防止するので、ゲート絶縁膜
の劣化を防止することができる。
【００１５】さらに、金属シリコン窒化物膜を形成する
において、金属シリサイド膜の形成のための雰囲気で窒
素ガスを添加して、金属シリサイド膜をターゲットとし
て利用した反応性スパッタを利用しているので、簡単に
金属シリコン窒化膜やシリコン膜を形成することができ
る。
において、金属シリサイド膜の形成のための雰囲気で窒
素ガスを添加して、金属シリサイド膜をターゲットとし
て利用した反応性スパッタを利用しているので、簡単に
金属シリコン窒化膜やシリコン膜を形成することができ
る。
【図１】 従来技術のチタンシリサイドとポリシリコン
との間のバリヤ層として窒化チタンを用いる半導体デバ
イスのゲート電極を示す構造断面図（ａ）と、（ａ）の
チタンシリサイド／窒化チタン／ポリシリコンと積層さ
れたゲート電極を酸化雰囲気で酸化した後の状態を示す
構造断面図（ｂ）。
との間のバリヤ層として窒化チタンを用いる半導体デバ
イスのゲート電極を示す構造断面図（ａ）と、（ａ）の
チタンシリサイド／窒化チタン／ポリシリコンと積層さ
れたゲート電極を酸化雰囲気で酸化した後の状態を示す
構造断面図（ｂ）。
【図２】 チタンシリサイドとポリシリコンとの間のバ
リヤ層として金属シリコン窒化物膜を用いた半導体デバ
イスのゲート電極を示す構造断面図。
リヤ層として金属シリコン窒化物膜を用いた半導体デバ
イスのゲート電極を示す構造断面図。
【図３】 チタンシリサイドとポリシリコンとの間のバ
リヤ層として金属シリコン窒化物膜を用いる半導体デバ
イスのゲート電極の形成方法を示す工程断面図。
リヤ層として金属シリコン窒化物膜を用いる半導体デバ
イスのゲート電極の形成方法を示す工程断面図。
２１ 半導体基板 ２２ ゲート絶縁膜 ２３ ポリシリコン ２４ 金属シリコン窒化物膜 ２５ チタンシリサイド ２６ ハードマスク物質層 ２７ ゲート電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ドン・ギュン・ソン 大韓民国・デジョン−シ・ユション−ク・ ジョンミン−ドン・（番地なし）・セゾン アパートメント 106−1005ソン・ド ン・ギュン
Claims (8)
- 【請求項１】 半導体基板上にゲート絶縁膜を介在して
形成される半導体デバイスのゲート電極であって、 前記ゲート電極は、ポリシリコン／金属シリコン窒化物
／金属シリサイドと積層して構成されることを特徴とす
る半導体デバイスのゲート電極。 - 【請求項２】 金属シリコン窒化物膜の組成は、チタン
−シリコン−窒素からなることを特徴とする請求項１記
載の半導体デバイスのゲート電極。 - 【請求項３】 半導体基板上にゲート絶縁膜を形成する
段階と、 前記ゲート絶縁膜上にポリシリコンを形成する段階と、 前記ポリシリコン上に、金属−シリコン−窒素からなる
金属シリコン窒化物膜とその上に金属シリサイド膜を順
次積層する段階と、 前記金属シリサイド膜上にハードマスク層を形成する段
階と、 前記ハードマスク層をマスクとして用いてエッチング工
程で前記金属シリサイド膜、金属シリコン窒化物膜、ポ
リシリコンを選択的に取り除いてゲート電極を形成する
段階と、 前記エッチング工程によるゲート電極の損傷を防止する
ために再酸化を行う段階とを備えることを特徴とする半
導体デバイスのゲート電極の形成方法。 - 【請求項４】 前記金属シリコン窒化物膜は、金属シリ
サイド膜を形成する際に、雰囲気に窒素ガスを添加して
金属シリサイド膜をターゲットとする反応性スパッタを
用いることを特徴とする請求項４記載の半導体デバイス
のゲート電極の形成方法。 - 【請求項５】 前記金属シリコン窒化物膜の形成時のＤ
Ｃパワーは、１００〜５０００Ｗとし、形成雰囲気は窒
素／アルゴンの比を０．１〜１．０とすることを特徴と
する請求項４記載の半導体デバイスのゲート電極の形成
方法。 - 【請求項６】 前記金属シリコン窒化物膜及び前記金属
シリサイド膜はインサイチュに行うことを特徴とする請
求項４記載の半導体デバイスのゲート電極の形成方法。 - 【請求項７】 前記金属シリコン窒化物膜及び前記金属
シリサイド膜はＣＶＤで形成することを特徴とする請求
項４記載の半導体デバイスのゲート電極の形成方法。 - 【請求項８】 前記金属シリコン窒化物膜の形成後、金
属シリコン窒化物膜内の窒素量は５〜５０％の範囲に維
持することを特徴とする請求項４記載の半導体デバイス
のゲート電極の形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980025923A KR100267777B1 (ko) | 1998-06-30 | 1998-06-30 | 반도체 소자의 게이트 전극 및 그 형성방법 |
| KR25923/1998 | 1998-06-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000031485A true JP2000031485A (ja) | 2000-01-28 |
Family
ID=19542305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11176529A Pending JP2000031485A (ja) | 1998-06-30 | 1999-06-23 | 半導体デバイスのゲ―ト電極及びその形成方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2000031485A (ja) |
| KR (1) | KR100267777B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6974999B2 (en) | 2002-03-01 | 2005-12-13 | Renesas Technology Corp. | Semiconductor device and method of manufacturing the same |
| JP2013222970A (ja) * | 2012-04-13 | 2013-10-28 | Samsung Electronics Co Ltd | 半導体装置及びその製造方法 |
-
1998
- 1998-06-30 KR KR1019980025923A patent/KR100267777B1/ko not_active IP Right Cessation
-
1999
- 1999-06-23 JP JP11176529A patent/JP2000031485A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6974999B2 (en) | 2002-03-01 | 2005-12-13 | Renesas Technology Corp. | Semiconductor device and method of manufacturing the same |
| JP2013222970A (ja) * | 2012-04-13 | 2013-10-28 | Samsung Electronics Co Ltd | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100267777B1 (ko) | 2000-10-16 |
| KR20000004484A (ko) | 2000-01-25 |
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