TW418523B - Method for fabricating a ferroelectric memory device - Google Patents

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TW418523B
TW418523B TW088106497A TW88106497A TW418523B TW 418523 B TW418523 B TW 418523B TW 088106497 A TW088106497 A TW 088106497A TW 88106497 A TW88106497 A TW 88106497A TW 418523 B TW418523 B TW 418523B
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ferroelectric
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Dong-Jin Jung
Ki-Nam Kim
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Samsung Electronics Co Ltd
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Description

經濟部智慧財產局員工消費合作社印製 \ 8 5 2 3 4 7 3 3Pn.doc/Of) 5 A7 _B7_ 五、發明說明(ί ) 本發明是有關於一種半導體元件,且特別是有關於一 種鐵電性記憶體元件及其製造方法。 近代的資料處理系統需要將大部分資料儲存在記憶體 中,供隨機存取,以確保快速存取其資料。爲了在半導體 技術領域實現記憶體的高速操作,所以鐵電隨機存取記憶 體(FRAMs)被發展,而FRAMs所顯露的最大優點在於其 屬於非揮發性的記憶體。鐵電電容器包括一對電容器電極 板(capacitor plates)且在電容器電極板之間具有一鐵電物 質,此電容器電極板具有兩個不同的穩定極化狀態 (polarization state),其極化狀態可藉由極化對電壓作圖後 所描述的遲滯回路來定義。 目前鐵電物質在半導體工廠中已達商業t的利用。鐵 電性記憶體元件是非揮發性,在低電壓例如低於5伏特即 可編程(但快閃記憶體需要18-22伏特),存取時間少於奈 秒(nano-second)(而快閃記憶體需要微秒),以及具有無限 次讀/寫循環的耐久性。而且這些記憶體元件功率消耗低 (低於1微安培之預備電流),以及具有輻射抵抗力。 鐵電物質的應用爲積體電路應用上的突破,其包括鈣 鈦礦結構之鐵電介電化合物,例如鈦酸锆酸鉛 _、0:;(lead zirconate titanate ; PZT),鈦酸鋇總(barium strontium titanate ; BST),欽酸錯酸铅鑭(lead lanthanum zirconate titanate ; PLZT)和總鉍鉬(strontium bismuth tantalum ; SBT)。 在鐵電性記億體之製造過程中,關鍵點在於獲得與一 4 -----.---------裝--------訂---------線 (請先閱讀背面之注多ΙΛ再填寫本頁) 本紙張尺度適用中國國家標準(CNS)A4规格(210x297公釐) 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明(,) 電容器/ -電晶體結構和…多層金屬結構相同而無任何退 化現象的鐵電特性。特別是在pzt的情況下,鐵電特性 直接與沉積後回火(post-deposition anneal ing)所產生之錦 鈦礦結晶結構的量有關。因爲pzt層之形成爲非均質 (heterogeneous manner),所以利用沉積後回火所形成的耗 鈦礦結晶結構容易受與其接觸的物質所影響,其物質比如 電容器電極(即下電極和上電極)。鉑會催化還原反應,即 PZT易氧化而造成在PZT與電極間之介面處產生不預期 的缺陷,使得PZT中的鈦(易被氧化)不足,而衍生可靠度 的問題3 有鑑於此,本發明提出一種改善鐵電特性,如高溫度 保存性(high temperature retention)及高讀/寫耐久性之鐵 電性記億體元件之製造方法。 爲達上述及其他目的,本發明提出一種製造鐵電的 方法,此方法首先係在半導體基底上形成一層第一絕緣 層。複數個電晶體已形成在半導體基底之主動區上。每 一個電晶體包括一具有絕緣蓋層之閘電極與一對向閘電 極側邊延伸之源極/汲極區,而此源極/汲極區位於主動區 中且深及一預定的深度。 鐵電性電容器形成於第一絕緣層上方,ϋ此鐵電性 電容器依序包括一下電極,一鐵電層,以及一上電極。 此外,更在下電極的下方形成一黏著/阻障層。黏著/阻障 層比如是二氧化鈦所製成。下電極係由導電氧化電極與 鉑電極之多層結構所製成。導電氧化電極比如是利用磁 本纸張尺度適用中國國家楳準(CNS)A4規格(210 χ297公坌) --------------裝--------訂---------線 (請先閲讀背面之注意再填寫本頁) 經濟部智慧財產局員工消費合作社印製 4^8523 五、發明說明(^ ) 控直流濺鍍法形成之二氧化銥所製成。使用鉑電極的目 的在於其可提供一良好的結晶結構,以利於鐵電層的沉 積,而其他適合的電極也可以使用。鐵電層的材質比如 爲PZT。結果PZT鐵電層之鈦成分含量相對較大於锆酸 成分含量。鈦與锆酸的組成成分比例如爲3 : 2,7 : 3或 4 : 1。上電極係由二氧化銥和銥依序組成的多層結構所 製成。利用微影製程形成鐵電電容器。在電容器定義過 後,擴散阻障層形成於鐵電電容器上方。接著之步驟爲 形成內連接。於是第二絕緣層形成於完成之結構上方。 在第二絕緣層和擴散阻障層中形成至下電極的第一開 口。爲了使鉑電極在PZT層作爲還原劑之用之催化效應 降至最低,在氧氛圍中於溫度約450°c的條件下藉由快速 熱回火製程或使用爐管來進行熱處理。在氧氛圍下進行 熱處理有助於穩定二氧化銥電極之形成,使鐵電層與下 電極之介面處所產生的缺陷降至最低,以及使二氧化銥 電極之應力變化降至最低。第一反應阻障層形成於第一 開口中與第二絕緣層上。在第一反應阻障層,第二和第 一絕緣層中形成暴露出源極/汲極區的第二開口。第二反 應阻障層形成於上述之結果結構上,接著,主要的金屬 沉積於其上。 爲讓本發明之上述目的、特徵、和優點能更 明顯易懂,下文特舉一較佳實施例,並配合所附 圖式,作詳細說明如下: . 歸1式之簡單說明: 6 本紙張尺度適用中國國家標準(CNShVl規格<2〗〇χ297公釐) I ί ----— In -----線 (請先閲讀背面之注帝K..&再填寫本頁) 經濟部智慧財產局員工消費合作社印製 4185^ _Β7_ 五、發明說明(4) 第1Α圖至第1J圖係依照本發明之一較佳實施例, 一種半導體基底上進行鐵電性電容器製程的部分步驟剖面 示意圖; 第2A圖係依照本發明之一較佳實施例,一種鐵電性 電容器的遲滯回路示意圖;以及 第2B圖係爲習知一種鐵電性電容器的遲滯回路示意 圖。 圖式之標記說明: 10,12,13,14 :遲滯回路 1 〇 〇 :半導體基底 102 :元件隔離區 104 :電晶體 106 :第一絕緣層 108 :黏著/阻障層 1 1 0,1 1 6 :氧化電極層 112,118:金屬電極層 1 1 4 :鐵電層 1 20 :罩幕層 1 2 2 :擴散阻障層 1 2 4 :第二絕緣層 1 2 5 :第一開口 1 2 6 :第一反應阻障層 1 2 8 :第二開口 I 3 0 :第二反應阻障層 7 I ·---------裝--------訂---------線 (請先閒讀背面之注意?4再填寫本頁) 本紙張尺度適用中國國家標準(CNS)A4規格(ί?】〇χ 297公釐) 經濟部智慧財產局員工消費合作社印製 A 18523 ________B7____ 五、發明說明(7) 1 3 2 ;第…金屬導線 丨34 :第三絕緣層 1 3 6 :第三開口 1 3 8 :第二金屬導線 實施例 第1A圖至第1J圖係依照本發明之一較佳實施例’ •-種半導體基底上進行鐵電性電容器製程的部分步驟剖 面示意圖。首先,請參照第1A圖’提供·-具有電晶體1〇4 及第一絕緣層106的半導體基底1〇〇,其中電晶體1〇4位 於半導體基底1〇〇之主動區上。主動區被元件隔離區102 於預定的圖案包圍。電晶體104包括一具有絕緣蓋層 (insulating capping layer)的閘電極,以及一對向閘電極側 邊延伸的源極/汲極區,此源極/汲極區位於主動區中且深 及一預定的深度。 請參照第1B圖,黏著/阻障層108形成於第一絕緣層 106上,此黏著/阻障層108是用以加強鐵電性電容器之 下電極與第-絕緣層106之間的黏著力。另外,第一絕 緣層106可當作一層阻障層,用以防止物質的擴軟。黏 著/阻障層108比如是由二氧化鈦(Ti02)所製成。 請參照第1C圖,氧化電極層(oxide electrode layer) 110與銷電極層(platinum electrode layer) 112依序沉積於 黏著/阻障層108上方,此氧化電極層110與鈾電極層112 係作爲電容器之下電極。氧化電極層no的材質比如是 利用磁控直流濺鍍法(DC magnetron sputtering)形成之二 8 本纸張尺度適用中國國家標準(CNS)A4規格(2】0 X 297公釐) 1· — ·,— !! — ·農-----II — 訂·!----線 (請先閱讀背面之注意亨項再填寫本頁) 經濟部智慧財產局員Η消費合作社印製 t 4 18 5 2. 3 4 7 p I [ d o L- . ο 〇 5 A7 ___B7___ 五、發明說明() 氧化銥(iridium dioxide ; Ir02)。於溫度約600度之氧氛圍 下進行熱處理以增強電極特性。二氧化銥之氧化電極層 】1 0的較佳厚度約爲500埃。使用鉑電極層η 2的目的在 於其可提供-良好的結晶結構,以利於鐵電層 (ferroelectric film)的沉積,而鉑電極層112的厚度約爲 2700埃=熟習此技藝者都知道其他適合的電極也可以被 使用,例如單層的Ir,Rh或Ru可取代二氧化銥和鈉之 雙層結構。此外,雙層結構中的下層係選自於Ir02,IT0, Rh02和MoO;族群之一,而上層係選自於Pt, Ir,Rh和Ru 族群之一-。 鐵電層114形成於下電極110和Π2上,而鐵電層114 比如是PLZT或PZT。依照本發明,鐵電層(PZT)114之 形成方法如下:一層由鐵電物質所組成的先驅物層 (precursor layer)是利用溶膠-凝膠過程(sol-gel process)以 非晶矽型態沉積。此先驅層的鈦成分含量大於锆酸成分 的含量。鈦與锆酸的組成比例例如爲3 : 2,7 : 3或4 : 1。 進行沉積後回火以使得非晶矽產生相轉變,當先驅層由 非結晶相轉變成結晶相,即鈣鈦礦(Perovskite)鐵電介電 相時,其具有所需的鐵電介電特性。此後回火(P〇st-armealing)步驟在氧氛圍且溫度在65〇度以匕,較佳的是 在溫度約700度的條件下藉由快速熱製程或使用爐管 (furnace)來進行。 雙層結構的氧化電極層116與金屬電極層118依序形 成於鐵電層Π4 .卜:方,此氧化電極層116與金屬電極層118 9 本紙張尺度適用t西國家標準(CNS)A4規格(210^297公釐) - !!裝-------1訂---------線 {請先閱讀背面之注意/糸再填寫本頁) 經濟部智慧財產局員工消費合作杜印製 A18523 473 3 1M1: Joc/005 A7 __B7__ 五、發明說明(7) 係作爲電容器的上電極=氧化電極層1 1 6的材質比如是 利用磁控直流灑鍍法(DC magnetron sputtering)形成之二 氧化銥(iridium dioxide ; Ir02)。於溫度約450度之氧氛圍 下進行熱處理以提供穩定的氧化導電電極層。此二氧化 銥之氧化電極層Π6的較佳厚度約爲300埃。金屬電極 層118的材質比如爲銥(iridium)且其厚度約爲1700埃。 熟習此技藝者都知道其他適合的電極也可以使用,例如 單層結構的lr,Rh或Ru可取代二氧化銥和鉑之雙層結 構。此外,雙層結構中的下層係選自於Ir02, ITO, Rh02 和Mo03族群之一,而上層係選自於Pt,Ir, Rh和Ru族群 之—-。 在上電極層118上方形成一層厚度約500埃之罩幕 層120,此罩幕層120比如爲二氧化鈦。經由微影的過程, 圖案化此罩幕層120於一預定的形狀。利用此圖案化的 罩幕層120,藉由反應性離子蝕刻(RIE)法非等向性蝕刻 上電極層118和116,以形成上電極圖案。接著,利用微 影蝕刻的步驟蝕刻被暴露出來的鐵電層(PZT)114。爲了去 除蝕刻所造成的損害,將於溫度約450度下進行熱處理。 之後,藉由微影蝕刻的步驟依序蝕刻下電極層112和Π0 以及黏著/阻障層108,以形成如第1C圖所示之預定的結 構。 擴散阻障層122形成於如第1C圖所示之結構上方。 此擴散阻障層122比如爲二氧化鈦,其較佳厚度約爲 500-1000埃左右。擴散阻障層122的功用在於防止電容 Ϊ - -------*1·裝 *-------訂---------線 (請先閱讀背面之注意再填寫本頁) 本紙張尺度適用中國國家標準(CNS)A-l規格(2〗0 X 297公釐) 經濟部智慧財產局員工消費合作社印製 418523 ·47.ηΐΜΙ'^οο/{} 05 Α7 ___Β7_ 五、發明說明(?) 器內的物質擴散出去。於溫度650度以上之氧氛圍F進 行熱處理以密實擴散阻障層122。接著,蝕刻部分的擴散 阻障層122以形成如第ID圖所示之鐵電結構。 請參照第1E圖,第二絕緣層!24利用傳統的化學氣 相沉積法(CVD)形成於如第1D圖所示之結構上方’而此 第二絕緣層124比如爲氧化層。依序蝕刻第二絕緣層]24 和擴散阻障層122,以形成暴露出下電極之鉑層Π2的第 一開口 125。鉑會促使還原反應的發生,而此還原劑 (reductam)的特性會氧化鐵電層(PZT)而在下電極舆PZT 層之介面處產生缺陷。爲了降低作爲還原劑之用的釣電 極與PZT層介面處的催化效應,在氧氛圍且溫度約450T: 的條件下藉由快速熱回火製程(RTP)或使用爐管(furnace) 來進行熱處理步驟。因爲在氧氛圍的環境下進行熱處理 有助於穩定下電極,即二氧化銥電極的形成1而且可減 少鐵電層(PZT層)與下電極(銷)之介面處所產生的缺陷以 及降低二氧化銥電極之應力變化量,此應力是由於二氧 化銥在回火過程中轉變成銥所導致的。 第一反應阻障層126形成於第一開口 125與第二絕 緣層124 t,如第1F圖所示。第一反應阻障層126的材 質比如爲氮化鈦,其形成的厚度約爲900埃。第二開口 128 形成於第一反應阻障層丨26,第二絕緣層和第一絕緣層I24 及106中,且暴露出源極/汲極區,如第1G圖所示。 請參照第1H圖,第二反應阻障層130形成於如第1G 圖所示之結構上。第二反應阻障層130係由雙層結構, 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -------------裝--------訂·一-------線 (請先閲讀背面之注意 /龟再填寫本頁) 經濟部智慧財產局員工消費合作社印制农 A18523 di.L/005 A7 一—_B7 五、發明說明(f ) 比如具有厚度約300埃之鈦層與約900埃之氮化鈦層所 製成。接著,依序沉積數千埃的鋁(aluminum)以及25〇埃 的氮化鈦層,以形成第一金屬導線132。利用習知之微影 蝕刻步驟定義第一金屬導線132,第二反應阻障層Π0與 第一反應阻障層126,以形成電性連接下電極與源極/汲 極區之接觸層(contact layer),且位元線也同時形成’如 第11圖所示。 請參照第1·!圖,第三絕緣層134形成於如第II圖所 示之結構上。而第三絕緣層134比如爲電子環繞共振 (electro cyclotron resonant ; ECR)氧化層。此 ECR 氧化層 134的形成步驟係先沉積一層厚度約5000埃的ECR氧化 層,接著平坦化,最後再沉積使之形成厚度約6500埃之 ECR氧化層134。此外,還可使用化學氣相沉積法所形成 之TE0S氧化層來作爲第三絕緣層Π4。鈾刻第三絕緣層 Π4,第二絕緣層124,擴散阻障層122和罩幕層120, 以形成暴露出鐵電電容器上電極之第三開口 136。雖然在 第1J圖中未繪示出,但暴露第一金屬導線132之其他開 口也同時形成。在氮氣氛圍且溫度約450度的環境下進 行熱處理,用以活化位於第二開口 128與矽基底上的鈦
Q 接下來的步驟是形成第二金屬導線。依序於第三開 口 136及第二絕緣層Π4上沉積厚度約6000埃之鋁層與 約250埃之氮化鈦層。利用微影技術,蝕刻氮化鈦層和 鋁層以形成第二金屬導線138。甚至於可在形成鋁層之前 - ,----I----裂--------訂-! •線 ί請先閱讀背面之注意亨績再填寫本頁) 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 經濟部智慧財產局員工消費合作社印製 4135 2 3 4 73 3 PI I- doc/00 幻 _B7_ 五、發明說明(/t ) 形成一層厚度約900埃的氮化鈦層。之後,在最終的結 構上進行一保護的步驟(Passivati〇n Process)。 本發明提供一具有鐵電層的鐵電電容器,此鐵電層 含有的鈦成分含量大於锆酸成分的含量,用以改善鐵電 特性,而鈦與锆酸的成分比例例如約爲3 : 2,7 : 3或4 : 1 ° 根據本發明’熱處理歩驟係在絕緣層中形成一用以 形成鐵電電容器之接觸窗開口之後進行,用以改善鐵電 特性。 第2A圖所繪示的是依照上文所提及之本發明之一較 佳實施例,一種鐵電性電容器在施行約IE10疲勞週期 (fatigue cycle)之前(如標號10)與之後(如標號12)的遲滯 回路示意圖。由圖中可看出,最初的遲滯回路(標號1〇)幾 乎與施行約]E10疲勞週期之後的遲滯回路(標號12)沒有 差別。此意味著本發明之電容器即使在施行約1E10疲勞 週期之後,大致上仍保持最初的鐵電特性。 提供第2B圖以與第2A圖做比較,第2B圖係爲習知 —種鐵電性電容器的遲滯回路示意圖。値得注意的是,習 知之鐵電層中錆酸與鈦的成分比例爲U : 12,且習知使 用單層結構的上電極(即鉑)。由圖中可看出,最初的遲滯 回路(標號丨3)與施行約丨E10疲勞週期之後的遲滯回路(標 號14)有非常大的差異。 提供表1以陳述本發明的優點。 - - - -- - ---------------訂·---I 1!-^ (請先閲讀背面之注意/.冷再填寫本頁) 本紙張尺度適用中國國家標準(CNS)A4規格(2】〇χ297公釐) 4 7.VU1]}· ϋ(U/0H5 Α7 4 7.VU1]}· ϋ(U/0H5 Α7 經濟部智慧財產局員工消費合作社印製 _______Β7 五、發明說明(// ) 表1 參數 繪示於第2A圖之 鐵電電容器 繪示於第2B圖之 鐵電電容器 在5伏特下切換 70.4 pC/cm2 63‘7 pC/cm2 在5伏特下不切換 16.7 μΟ/αη2 ---.- 32,8 pC/cm2 在3伏特下切換 59.1 μΟ/οτη2 5 1.8 pC/cm2 在3伏特下不切換 1 2,1 pC/cm2 26.5 μΟ/οιη2 在5伏特下之2Pr 53.7 pC/cm2 30.9 μΟ/ςηι2 在3伏特下之2Pr 47.0 μΟ/οιη2 25·3 pC/cm2 2Pr(在疲勞測試之 後) 46.4 \xCIcm2 6.8 μΟ/οιτ»2 %, 2Pr 90.8% 5.8% 由表1可看出,根據本發明所得之在5伏特和3伏 特下的切換電量比起習知要高的多。而依照本發明所得 之在5伏特和3伏特下的不切換電量約爲習知的二分之 一。因此,本發明殘留的極化強度(remnant polarization ; Pr)約爲習知的兩倍。在施行約1E10疲勞週期(在±5伏特 雙極脈衝(bipolar pulse) ’ 1 MHz,50%工作週期(duty cycle)) 之後,本發明之2Pr約爲46.4 pC/cm2,其仍爲施行疲勞 週期之前2Pr的98%(=47/46.4 X 100)。另一方面,習知之 2Pr約爲6.8 MC/cm2,其只有施行疲勞週期之前2Pr的 5·80/〇(=25.3/6·8 X 100)。 表紙張尺度適用中國國家標準(CNS)A4規格⑵0x 297公釐) -I . 裝--------訂---------線 (靖先閲讀背面之注意r-ff再填寫本頁) 41852 3 47.]^ΙΊ1; iloc/00 5 A7 ____B7______ 五、發明說明(/〆) 本發明提出一種製造鐵電電容器的製造方法,此方 法所得之鐵電性電容器具有良好的鐵電特性,例如具有 無限次讀和寫循環之耐久性,以及高殘留極化強度。 雖然本發明已以…-較佳實施例揭露如上,然其並非用 以限定本發明,任何熟習此技藝者,在不脫離本發明之精 神和範圍內,當可作各種之更動與潤飾’因此本發明之保 護範圍當視後附之申請專利範圍所界定者爲準° I.-------- ----裝-----I--訂---------線 (請先閲讀背面之注意事.pf再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國圉家標準(CNS)A4規格(210 X 297公釐)

Claims (1)

  1. 4 185 2 3 六、申請專利範® 1. -種在一半導體基底上製造鐵電性記憶元件的方法, 該半導體基底具有一電晶體,該電晶體具有一源極/汲極 區與一閘電極,該方法包括: 在該半導體基底上形成一第一絕緣層; 在該第一絕緣層上形成一鐵電電容器,該鐵電電容器 係由一下電極,一鐵電層與一上電極所組成’該鐵電層 之鈦含量大於锆酸; 裝 形成一第二絕緣層; 蝕刻該第二絕緣層之一特定部分以形成一暴露該下電 極之第一開口; 進行一熱處理步驟以防止該下電極與該鐵電層間之一 介面處發生反應; 蝕刻該第二與該第一絕緣層以形成一暴露該源極/汲極 區之第二開口;以及 線 在該第二絕緣層上與該第一和該第二開口中形成一接 觸層,用以電性連接該下電極與該源極/汲極區。 2. 如申請專利範圍第1項所述之方法,其中更包括在形 成該第一絕緣層之後,形成一黏著層,用以改善黏著力。 經濟部智慧財/I局員工消費合作社印製 3. 如申請專利範圍第2項所述之方法,其中該黏著層係 包括二氧化鈦; 4. 如申請專利範圍第1項所述之方法,其中該下電極係 選自Pt,Ir,Rh和Ru族群之一。 16 本紙乐尺度適用中國国家標準(CNS ) A4说格(2tOX 297公釐) 經濟部智慧財產局員工消費合作社印¾ 4 Γ…3 .\s 4 7 3 3 IM l; .doc /0 0 5 ('X IJ、 六、申請專利範圍 5. 如申請專利範圍第1項所述之方法,其中該下電極係 由一層選自於lr02, ITO, 1〇1〇2和1^〇03族群之一,而另一 層選自於Pt,Ir, Rh和Ru族群之一的雙層結構所組成。 6. 如申請專利範圍第1項所述之方法,其中該鐵電層係 選自於PZT和PLZT族群之一。 7. 如申請專利範圍第6項所述之方法,其中該PZT之 锆酸和鈦的成份比例係爲4 : 6 ’ 3 : 7或2 : 8 ^ 8. 如申請專利範圍第6項所述之方法,其屮該PLZT之 锆酸和鈦的成份比例係爲4:6 ’3:7或2:8。 9. 如申請專利範圍第1項所述之方法,其中該上電極係 選自Pt,Ir,Rh和Ru族群之一。 10. 如申請專利範圍第1項所述之方法,其中該上電極 係由一層選自於ΙιΌ2, ITO, Rh02和Mo03族群之一,而另 一層選自於Pt,Ir, Rh和Ru族群之一的雙層結構所組成。 11. 如申請專利範圍第1項所述之方法,更包括形成一 擴散阻障層,以防止周圍的物質因擴散而進入該鐵電電 容器。 12. 如申請專利範圍第11項所述之方法,其中該擴散阻 障層係包括二氧化鈦。 Π.如申請專利範圍第1項所述之方法,其中該熱處理 步驟係在溫度約450度之氧氛圍下’利用爐管和快速熱 製程其中之一來達成。 14.如申請專利範圍第1項所述之方法’其中更包括在 形成該第一開口之後,形成一阻障層。 I.--.-------^------17------線 (清?-閘"#而.,/"意"-項^:填^-本頁) 本紙乐尺度適用中國囷家標準(CNS ) Λ·4規格(210X297公.聲) 418523 Λ,、 1 7 VU> I Γ DS 力、申請專利範圍 15. 如申請專利範圍第I4項所述之方法,其中該阻障層 係包括氮化鈦。 16. 如申請專利範圍第1項所述之方法,其中該接觸層 係依序由Ti,TiN,A1和TiN之多重結構所製成ΰ 17. -種鐵電性記憶元件,包括: 一形成在一半導體基底之一主動區的電晶體’該電晶 體由一鬧氧化層,一具有一罩幕與側壁間隙壁之聞電極’ 以及一源極/汲極區所組成; 一第絕緣層形成在該電晶體和半導體基底上; 一鐵電電容器形成在該第一絕緣層上’該鐵電電容器 係由一下電極,一鐵電層與一上電極所組成; 一第二絕緣層形成在該鐵電電容器與該第+ +•絕緣層 上; 一第一開口形成在該第二絕緣層中且暴露出該下電 極; 一第二開口形成在該第一與該第二絕緣層中且暴露出 該源極/汲極區;以及 接觸層形成在該第二絕緣層上與該第一和該第二開 口中,用以電性連接該下電極與該源 18. 如申請專利範圍第17項所述括在該第 一絕緣層與該下電極之間形成一黏著用以改善彼此 19. 如申請專利範圍第17項所述之^^^]其中該鐵電層 係選自於ΡΖΤ和PLZT族群之一。 {请-閱^背.'".,-.'£意_項"4寫衣汗 XT '*5 經濟部智慧財產局R工消費合作社印製 本紙張尺度適用中國國家標率(CNS ) Α4規格(2I0V297公釐) 185/ 185/ iPH'.doc/aiJ? AS BX ΓΚ [)h 申請專利範圍 20. 如申請專利範圍第19項所述之^^\,其中該PZT 之銷S酸和鈦的成份比例係爲4 : 6 ’ 3 : 21. 如申請專利範圍第19項所述之东+該PLZT 之锆酸和鈦的成份比例係爲4 : 6,3 : 7或-Γ: 8。 ("*聞讀背面之"惠事-"'再填寫本育、) 經濟部智慧財產局員工消費合作钍印製 本紙張尺度適用中國國家標準(CNS ) Λ4規珞(2iO>:2W公釐)
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Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6429120B1 (en) 2000-01-18 2002-08-06 Micron Technology, Inc. Methods and apparatus for making integrated-circuit wiring from copper, silver, gold, and other metals
KR100279297B1 (ko) * 1998-06-20 2001-02-01 윤종용 반도체 장치 및 그의 제조 방법
KR100292819B1 (ko) * 1998-07-07 2001-09-17 윤종용 커패시터및그의제조방법
US6586790B2 (en) * 1998-07-24 2003-07-01 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
US6174735B1 (en) * 1998-10-23 2001-01-16 Ramtron International Corporation Method of manufacturing ferroelectric memory device useful for preventing hydrogen line degradation
JP3475100B2 (ja) * 1998-11-26 2003-12-08 シャープ株式会社 半導体装置の製造方法
US6440850B1 (en) 1999-08-27 2002-08-27 Micron Technology, Inc. Structure for an electrical contact to a thin film in a semiconductor structure and method for making the same
JP3276351B2 (ja) * 1999-12-13 2002-04-22 松下電器産業株式会社 半導体装置の製造方法
US6376370B1 (en) * 2000-01-18 2002-04-23 Micron Technology, Inc. Process for providing seed layers for using aluminum, copper, gold and silver metallurgy process for providing seed layers for using aluminum, copper, gold and silver metallurgy
US6420262B1 (en) * 2000-01-18 2002-07-16 Micron Technology, Inc. Structures and methods to enhance copper metallization
US7262130B1 (en) * 2000-01-18 2007-08-28 Micron Technology, Inc. Methods for making integrated-circuit wiring from copper, silver, gold, and other metals
US6651658B1 (en) * 2000-08-03 2003-11-25 Sequal Technologies, Inc. Portable oxygen concentration system and method of using the same
KR100382719B1 (ko) * 2000-08-25 2003-05-09 삼성전자주식회사 강유전체 커패시터를 포함하는 반도체 장치 및 그 제조방법
US6887716B2 (en) * 2000-12-20 2005-05-03 Fujitsu Limited Process for producing high quality PZT films for ferroelectric memory integrated circuits
WO2002075780A2 (en) * 2001-03-21 2002-09-26 Koninklijke Philips Electronics N.V. Electronic device having dielectric material of high dielectric constant
DE10114406A1 (de) * 2001-03-23 2002-10-02 Infineon Technologies Ag Verfahren zur Herstellung ferroelektrischer Speicherzellen
JP2003059905A (ja) * 2001-07-31 2003-02-28 Applied Materials Inc エッチング方法、キャパシタの製造方法、および半導体装置
JP2003204043A (ja) * 2001-10-24 2003-07-18 Fujitsu Ltd 半導体装置及びその製造方法
JP2003152165A (ja) 2001-11-15 2003-05-23 Fujitsu Ltd 半導体装置およびその製造方法
JP4641702B2 (ja) * 2002-11-20 2011-03-02 ソニー株式会社 強誘電体型不揮発性半導体メモリ及びその製造方法
US20040153611A1 (en) * 2003-02-04 2004-08-05 Sujat Jamil Methods and apparatus for detecting an address conflict
US7287126B2 (en) * 2003-07-30 2007-10-23 Intel Corporation Methods and apparatus for maintaining cache coherency
US7220665B2 (en) * 2003-08-05 2007-05-22 Micron Technology, Inc. H2 plasma treatment
JP4308691B2 (ja) * 2004-03-19 2009-08-05 富士通マイクロエレクトロニクス株式会社 半導体基板および半導体基板の製造方法
CN100463182C (zh) * 2004-10-19 2009-02-18 精工爱普生株式会社 铁电体存储器及其制造方法
JP4257537B2 (ja) * 2005-06-02 2009-04-22 セイコーエプソン株式会社 強誘電体層の製造方法、電子機器の製造方法、強誘電体メモリ装置の製造方法、圧電素子の製造方法、およびインクジェット式記録ヘッドの製造方法
JP2007073909A (ja) * 2005-09-09 2007-03-22 Oki Electric Ind Co Ltd 半導体メモリの製造方法
US7772014B2 (en) * 2007-08-28 2010-08-10 Texas Instruments Incorporated Semiconductor device having reduced single bit fails and a method of manufacture thereof
US9846664B2 (en) 2010-07-09 2017-12-19 Cypress Semiconductor Corporation RFID interface and interrupt
US8723654B2 (en) 2010-07-09 2014-05-13 Cypress Semiconductor Corporation Interrupt generation and acknowledgment for RFID
US9092582B2 (en) 2010-07-09 2015-07-28 Cypress Semiconductor Corporation Low power, low pin count interface for an RFID transponder
JP2013120825A (ja) 2011-12-07 2013-06-17 Elpida Memory Inc 半導体装置及びその製造方法
US11621269B2 (en) * 2019-03-11 2023-04-04 Globalfoundries U.S. Inc. Multi-level ferroelectric memory cell
CN113400696B (zh) * 2021-06-26 2022-02-22 宜宾学院 大口径高压纤维增强柔性复合管连接方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3185220B2 (ja) * 1990-09-28 2001-07-09 セイコーエプソン株式会社 半導体装置
JPH04158570A (ja) * 1990-10-22 1992-06-01 Seiko Epson Corp 半導体装置の構造及びその製造方法
EP0516031A1 (en) * 1991-05-29 1992-12-02 Ramtron International Corporation Stacked ferroelectric memory cell and method
US5206788A (en) * 1991-12-12 1993-04-27 Ramtron Corporation Series ferroelectric capacitor structure for monolithic integrated circuits and method
US5468684A (en) * 1991-12-13 1995-11-21 Symetrix Corporation Integrated circuit with layered superlattice material and method of fabricating same
US5723171A (en) * 1992-10-23 1998-03-03 Symetrix Corporation Integrated circuit electrode structure and process for fabricating same
JP3299837B2 (ja) * 1993-07-22 2002-07-08 シャープ株式会社 半導体記憶装置
JPH07111318A (ja) * 1993-10-12 1995-04-25 Olympus Optical Co Ltd 強誘電体メモリ
US5965942A (en) * 1994-09-28 1999-10-12 Sharp Kabushiki Kaisha Semiconductor memory device with amorphous diffusion barrier between capacitor and plug
JPH08191133A (ja) * 1994-11-10 1996-07-23 Sony Corp 半導体素子のキャパシタ構造及びその作製方法
US5977577A (en) * 1994-11-15 1999-11-02 Radiant Technologies, Inc Ferroelectric based memory devices utilizing low curie point ferroelectrics and encapsulation
CN1075243C (zh) * 1994-12-28 2001-11-21 松下电器产业株式会社 集成电路用电容元件及其制造方法
US5739049A (en) * 1995-08-21 1998-04-14 Hyundai Electronics Industries Co., Ltd. Method for fabricating semiconductor device having a capacitor and a method of forming metal wiring on a semiconductor substrate
JPH09102587A (ja) * 1995-10-05 1997-04-15 Olympus Optical Co Ltd 強誘電体薄膜素子
KR100200704B1 (ko) * 1996-06-07 1999-06-15 윤종용 강유전체 메모리 장치 및 그 제조 방법
KR100197566B1 (ko) * 1996-06-29 1999-06-15 윤종용 강유전체 메모리 장치
JPH1022463A (ja) * 1996-07-02 1998-01-23 Sony Corp 積層構造及びその製造方法、キャパシタ構造並びに不揮発性メモリ
EP0837504A3 (en) * 1996-08-20 1999-01-07 Ramtron International Corporation Partially or completely encapsulated ferroelectric device
US5990513A (en) * 1996-10-08 1999-11-23 Ramtron International Corporation Yield enhancement technique for integrated circuit processing to reduce effects of undesired dielectric moisture retention and subsequent hydrogen out-diffusion
KR100268453B1 (ko) * 1998-03-30 2000-11-01 윤종용 반도체 장치 및 그것의 제조 방법
KR100279297B1 (ko) * 1998-06-20 2001-02-01 윤종용 반도체 장치 및 그의 제조 방법

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