KR20000002485A - 반도체 장치 및 그의 제조 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 46
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 238000000034 method Methods 0.000 claims abstract description 56
- 239000003990 capacitor Substances 0.000 claims abstract description 40
- 230000008569 process Effects 0.000 claims abstract description 36
- 239000000758 substrate Substances 0.000 claims abstract description 25
- 239000000463 material Substances 0.000 claims description 40
- 230000004888 barrier function Effects 0.000 claims description 19
- 229910052697 platinum Inorganic materials 0.000 claims description 18
- 238000009792 diffusion process Methods 0.000 claims description 15
- 238000010438 heat treatment Methods 0.000 claims description 15
- 238000005530 etching Methods 0.000 claims description 14
- 229910052741 iridium Inorganic materials 0.000 claims description 12
- 229910052703 rhodium Inorganic materials 0.000 claims description 12
- 229910052707 ruthenium Inorganic materials 0.000 claims description 12
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 11
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 9
- 239000001301 oxygen Substances 0.000 claims description 9
- 229910052760 oxygen Inorganic materials 0.000 claims description 9
- 229910010413 TiO 2 Inorganic materials 0.000 claims description 8
- 239000012298 atmosphere Substances 0.000 claims description 6
- 238000002955 isolation Methods 0.000 claims description 6
- 229910052726 zirconium Inorganic materials 0.000 claims description 5
- 238000006243 chemical reaction Methods 0.000 claims description 3
- 230000000149 penetrating effect Effects 0.000 claims description 2
- 230000006866 deterioration Effects 0.000 abstract description 7
- 238000009413 insulation Methods 0.000 abstract 3
- 239000010410 layer Substances 0.000 description 54
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Substances [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 27
- 229910052751 metal Inorganic materials 0.000 description 14
- 239000002184 metal Substances 0.000 description 14
- 230000010287 polarization Effects 0.000 description 13
- 230000007547 defect Effects 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 3
- 238000002425 crystallisation Methods 0.000 description 3
- 230000008025 crystallization Effects 0.000 description 3
- 238000006731 degradation reaction Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000001755 magnetron sputter deposition Methods 0.000 description 2
- 238000006722 reduction reaction Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000003197 catalytic effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 230000001603 reducing effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000003980 solgel method Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
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- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
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Abstract
본 발명은 반도체 장치 및 그의 제조 방법에 관한 것으로, 활성 영역과 비활성 영역을 정의하기 위한 소자 격리 영역을 갖는 반도체 기판의 상기 활성 영역상에 도전층이 형성되고, 상기 도전층을 포함하여 반도체 기판상에 제 1 절연막을 형성된다. 커패시터 하부 전극, Zr 보다 Ti 성분을 상대적으로 많이 포함하는 강유전체막, 그리고 커패시터 상부 전극이 상기 제 1 절연막상에 차례로 형성되어 커패시터가 형성되는 데, 상기 상부 전극 및 강유전체막이, 상기 하부 전극의 일부와 오버랩 되도록 형성된다. 상기 반도체 기판 전면에 제 2 절연막이 형성되고, 상기 제 2 절연막이 부분적으로 식각되어 하부 전극의 상부 표면의 일부를 노출시키는 제 1 오프닝이 형성되고, 상기 하부 전극과 강유전체막의 계면에서의 반응을 방지하는 열처리가 수행된다. 상기 제 2 절연막 및 제 1 절연막이 식각되어 상기 도전층의 일측의 활성 영역 일부를 노출시키는 제 2 오프닝이 형성된다. 상기 제 2 절연막상에, 상기 제 1 오프닝과 제 2 오프닝을 통해 상기 하부 전극과 상기 활성 영역이 전기적으로 접속되도록 하는 콘택층이 형성된다. 이와 같은 반도체 장치 및 그의 제조 방법에 의해서, 강유전체 물질의 결정성이 향상될 수 있고, 강유전체 물질과 전극의 계면 영역에서 발생되는 결함이 제거될 수 있어, 높은 온도에서 및 많은 리드/라이트(read/write)의 반복 수행에서 열화가 방지될 수 있다. 또한, 큰 잔류 분극량이 확보되어 충분한 센싱 마진(sensing margin)이 확보될 수 있다.
Description
본 발명은 반도체 장치 및 그의 제조 방법에 관한 것으로, 좀 더 구체적으로는 FRAM 장치 및 그의 제조 방법에 관한 것이다.
FRAM 장치는 플레쉬 메모리와 같은 불 휘발성(nonvolatile) 특성을 갖으면서도, 플레쉬 메모리에 비해 상대적으로 월등히 빠른 동작 속도를 가지고 있다.(FLASH MEMORY : 수-msec , FRAM : 수십-nsec) 또한, 상당히 강한 내구성(endurance)을 갖으면서도, 상대적으로 낮은 라이팅 전압,(Writing voltage)(FLASH MEMORY : 18 - 22V, FRAM : 5V 이하) 그리고 DRAM과 SRAM에 비해 낮은 소비 전력을 갖고 있다.(대기 전류(stanby current) : 1 uA 이하) 또한, DRAM 보다는 크지만 SRAM 보다는 상당히 작은 적정한 셀 크기를 가지고 있어, 최근 많은 연구와 관심이 집중되고 있다.
그러나, 이러한 장점을 갖는 FRAM 장치를 제품으로 실현 시키기 위해서는 1T/1C(한 메모리 요소가 하나의 트렌지스터와 하나의 강유전 커패시터로 구성되는)셀 구조, 다층 배선층의 구비 뿐만 아니라, 상기 FRAM 장치 제조 과정 중 발생되는 열화를 최소화 하는 난제를 해결 해야만 한다.
상기 FRAM에서 강유전체 물질로 PZT 물질을 사용하게 되는 경우, 상기 열화는 상기 PZT 물질의 결정성과 밀접한 관계가 있다. 상기 PZT 물질의 결정성은, PZT 물질의 결정성을 위한 공정후, 예컨대, 열처리 공정 후, PZT 물질내의 페로보스키트(perovoskite) 구조의 형성 정도와 밀접한 관계가 있으며, 이 페로보스키트(perovoskite) 구조의 형성 정도 PZT 물질내에 Zr과 Ti의 조성비와 밀접한 관계가 있다.
또한, 상기 PZT 물질이 헤테로제니어스 강유전체 물질(heterogeneous ferroelectric material)이기 때문에, 상기 PZT 물질과 접하는 물질에 의해 결정성에 많은 영향을 받게된다.
또한, PZT 물질과 접하는 물질에 의해 열화되는 정도가 매우 커질 수 있다. FRAM 장치에서 PZT 물질과 접하는 하부 전극 또는 상부 전극을 Pt 물질로 사용하게 될 경우, pt 물질의 촉매 작용(catalitic effect)으로 인한 환원 반응으로 인해, 상기 상부 전극, Pt 물질과 강유전체 물질, PZT 물질의 계면 영역에 결함, Ti 조성의 결핍을 발생시킴으로써 상기 FRAM 장치의 신뢰성에 문제를 발생시키게 된다
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 강유전체 물질의 결정성을 향상시키고, 강유전체 물질과 전극의 계면 영역에서 발생되는 결함을 제거하여 높은 온도에서 및 많은 리드/라이트(read/write)의 반복 수행에서도 열화를 방지할 수 있고, 큰 잔류 분극량을 갖음으로써 충분한 센싱 마진(sensing margin)을 확보할 수 있는 반도체 장치 및 그의 제조방법을 제공함에 그 목적이 있다.
도 1a 내지 1j는 도 1a 내지 도 1j는 본 발명에 따른 반도체 장치의 제조 방법을 순차적으로 보여주는 흐름도;
도 2a는 본 발명에 따른 반도체 장치의 분극 특성을 나타내는 그래프;
도 2b는 종래에 따른 반도체 장치의 분극 특성을 나타내는 그래프.
* 도면의 주요 부분에 대한 부호의 설명
100 : 반도체 기판 102 : 소자 격리 영역
104 : 게이트 106 : 층간 절연막
108, 120 : TiO2110, 112 : 하부 전극
114 : 강유전체막 116, 118 : 상부 전극
126 : 배리어막 130, 132 : 콘택층
(구성)
상술한 목적을 달성하기 위해 제안된 본 발명의 특징에 의하면, 반도체 장치의 제조 방법은, 활성 영역과 비활성 영역을 정의하기 위한 소자 격리 영역을 갖는 반도체 기판의 상기 활성 영역상에 도전층을 형성하는 단계와; 상기 도전층을 포함하여 반도체 기판상에 제 1 절연막을 형성하는 단계와; 커패시터 하부 전극, Zr 보다 Ti 성분을 상대적으로 많이 포함하는 강유전체막, 그리고 커패시터 상부 전극을 상기 제 1 절연막상에 차례로 형성하여 커패시터를 형성하되, 상기 상부 전극 및 강유전체막이, 상기 하부 전극의 일부와 오버랩 되도록 형성하는 단계와; 상기 반도체 기판 전면에 제 2 절연막을 형성하는 단계와; 상기 제 2 절연막을 부분적으로 식각하여 하부 전극의 상부 표면의 일부가 노출되도록 제 1 오프닝을 형성하는 단계와; 상기 하부 전극과 강유전체막의 계면에서의 반응을 방지하는 열처리를 수행하는 공정과; 상기 제 2 절연막 및 제 1 절연막을 식각하여 도전층 일측의 활성 영역 일부가 노출되도록 제 2 오프닝을 형성하는 단계와; 상기 제 2 절연막상에, 상기 제 1 오프닝과 제 2 오프닝을 통해 상기 하부 전극과 상기 활성 영역이 전기적으로 접속되도록 하는 콘택층을 형성하는 단계를 포함한다.
상술한 목적을 달성하기 위해 제안된 본 발명의 특징에 의하면, 반도체 장치는, 활성 영역과 비활성 영역을 정의하기 위한 소자 격리 영역을 갖는 반도체 기판의 활성 영역상에 형성된 도전층과; 상기 도전층을 포함하여 반도체 기판상에 형성된 제 1 절연막과; 상기 제 1 절연막상에 차례로 적층된 커패시터 하부 전극, 강유전체막, 그리고 상부 전극을 포함하는 커패시터와, 상기 상부 전극 및 강유전체막과 하부 전극의 일부가 오버랩 되도록 형성되어 있고, 상기 커패시터를 포함하여 제 1 절연막상에 형성된 제 2 절연막과; 상기 제 2 절연막을 뚫고 상기 상부 전극을 노출시키도록 형성된 제 1 오프닝과; 상기 제 2 절연막과 제 1 절연막을 뚫고 상기 도전층 일측의 반도체 기판의 상부 표면을 노출 시키는 제 2 오프닝과; 상기 제 1 오프닝과 제 2 오프닝을 통해 상기 하부 전극과 상부 전극을 전기적으로 접속되게 하는 콘택층을 포함한다.
도 1j를 참조하면, 본 발명의 실시예에 따른 신규한 반도체 장치 및 그의 제조 방법에서는, 커패시터 하부 전극과 상부 전극 사이에 Zr 보다 Ti 성분을 상대적으로 많이 포함하는 강유전체막이 형성되고, 상기 하부 전극의 상부 표면의 일부를 노출시키는 제 1 오프닝이 형성된 후, 상기 하부 전극과 강유전체막의 계면에서의 반응을 방지하는 열처리가 수행된다. 이어, 활성 영역 일부를 노출시키는 제 2 오프닝이 형성되고, 상기 제 1 오프닝과 제 2 오프닝을 통해 상기 하부 전극과 상기 활성 영역이 전기적으로 접속되도록 하는 콘택층이 형성된다. 이와 같은 반도체 장치 및 그의 제조 방법에 의해서, 강유전체 물질의 결정성이 향상될 수 있고, 강유전체 물질과 전극의 계면 영역에서 발생되는 결함이 제거될 수 있어, 높은 온도에서 및 많은 리드/라이트(read/write)의 반복 수행에서도 열화가 방지될 수 있고, 큰 잔류 분극량이 확보됨으로써 충분한 센싱 마진(sensing margin)이 확보될 수 있다.
(실시예)
이하, 도 1a 내지 도 1j를 참조하여 본 발명의 실시예를 상세히 설명한다.
도 1a 내지 도 1j는 본 발명에 따른 반도체 장치의 제조 방법을 순차적으로 보여주는 흐름도이다.
도 1a를 참조하면, 먼저 반도체 기판(100)상에 활성 영역과 비활성 영역을 정의하도록 소자 격리 영역(102)이 형성된다. 상기 활성 영역의 반도체 기판(100)상에 산화막(도면 미도시)을 사이에 두고 도전층, 예컨대 게이트 전극(104)이 형성된다. 상기 게이트 전극(104) 양측의 반도체 기판(100)내에 소오스/드레인 영역(도면 미도시)이 형성된다. 상기 게이트 전극(104)을 포함하여 반도체 기판(100)상에 제 1 절연막(106)이 형성된다.
도 1b를 참조하면, 상기 제 1 절연막(106)상에 물질층(108)이 형성된다. 상기 물질층(108)은 상기 제 1 절연막(106)과 커패시터의 하부전극과의 접합을 강화시켜 주고, 또한 하부 물질과 후속 공정으로 형성되는 상부 물질이 확산되는 것을 방지한다. 예컨대, 상기 물질층은(108)은 TiO2로 형성될 수 있다.
상기 물질층(108) 상에 커패시터의 하부 전극이 형성된다. 상기 하부 전극은 산화막(110)과 백금막(112)이 차례로 적층되어 형성된다. 예컨대, 상기 산화막(110)은 IrO2막이다. 상기 IrO2막(112)은 DC 마그네트론 스퍼터링(magnetron sputtering) 공정으로 형성되고, 막질을 강화시키기 위해 산소 분위기에서 약 600℃의 온도로 열처리된다. 상기 IrO2막(110)은 약 500Å의 두께를 갖고, 상기 백금막(112)은 약 2700Å의 두께를 갖는다. 상기 백금막(112)은 후속 공정으로 형성되는 강유전체막의 결정화에 유리한 격자 구조를 제공하여 보다 안정적인 강유전체막이 형성될 수 있게 한다. 이러한 하부 전극 이외에도 상기 하부 전극은 Ir, Rh 및 Ru 등의 한 금속막으로 대체될 수도 있고, IrO2막, ITO막, RhO2막, RuO2막 및 MoO3막중 선택된 한 막과 Pt, Ir, Rh 및 Ru 금속막 중 어느 한 막이 차례로 적층되어 형성될 수도 있다.
다음 상기 백금막(102)상에 강유전체막이 형성된다. 상기 강유전체막(114)은 PZT막이나 PLZT막으로 형성될 수 있고, 상기 강유전체막(114)은 솔-겔(sol-gel) 공정으로 약 2500Å의 두께를 갖고, Ti의 조성비가 크도록 형성된다. 예컨대 Zr 대 Ti의 조성비가 2 : 3, 3 : 7, 그리고 1 : 4 중 하나가 되로록 형성된다. 다음 상기 강유전체막(114)이 강유전체 특성을 나타나게 하기 위한 결정화 공정이 수행된다. 상기 결정화 공정은 산소 분위기에서 약 650℃ 이상의 온도로 수행되는 RTP 공정으로 수행되거나, 확산로에서 수행된다. 상기 수행 온도는 좀 더 구체적으로 약 700℃ 이다.
다음, 상기 강유전체막(114)상에 상부 전극이 형성된다. 예컨대, 상기 상부 전극은 IrO2막(116)과 Ir막(118)이 차례로 적층된 다층막으로 형성된다. 상기 IrO2막(116)은 DC 마그네트론 스퍼터링 공정으로 약 300Å의 두께를 갖도록 형성된다. 이어서, 상기 IrO2막(116)은 산소 분위기에서 약 450℃의 온도로 열처리되어 안정된 산화막 전도층이 형성되고, 이어 Ir막(118)이 약 1700Å 두께를 갖도록 형성된다. 이러한 상부 전극 이외에도 상기 상부 전극은 Ir, Rh 및 Ru 등의 한 금속막으로 대체될 수도 있고, IrO2막, ITO막, RhO2막, RuO2막 및 MoO3막중 선택된 한 막과 Pt, Ir, Rh 및 Ru 금속막 중 어느 한 막이 차례로 적층되어 형성될 수도 있다. 다음, 상기 Ir막(118)상에 상부 전극 식각 공정에서 사용될 마스크 형성을 위해 하드 마스크용막(120)이 형성된다. 예컨대 TiO2막이 약 500Å 두께를 갖도록 형성된다.
도 1c 및 도 1d를 참조하면, 상기 TiO2막(120)이 잘 알려진 포토레지스트를 사용하는 식각 공정으로 페턴닝 되어 상부 전극의 식각 공정에 사용될 하드 마스크가 형성된다. 상기 하드 마스크를 사용하여, Cl:O2케미스트리(chemistry)를 사용하는 RIE(reactive ion etch)공정으로 상기 상부 전극(116, 118)이 건식 식각된다. 이어서, 상기 강유전체막(114)인 PZT막의 상부 표면이 노출되고, 상기 PZT막(114)이 잘 알려진 포토레지스트를 사용하는 식각 공정으로 식각된다. 그후, 상기 식각 공정으로 인한 식각 손상을 제거하기 위해 약 450℃의 온도에서 열처리 공정이 수행된다. 잘 알려진 포토레지스트를 사용하는 식각 공정으로 상기 하부 전극(112, 110)과 상기 물질층(108)이 차례로 식각되어, 상부 전극(114, 116) 및 강유전체막(114)과 하부 전극(112, 110)의 일부가 오버랩(overap)되는 커패시터가 형성된다.
다음, 상기 커패시터를 포함하여 제 1 절연막(106)상에 물질의 확산을 방지하는 확산방지막(122)이 형성된다. 예컨대, 상기 확산방지막(122)은 약 500Å - 1000Å 범위 내의 두께를 갖는 TiO2막으로 형성될 수 있다. 상기 확산방지막(122)은 상기 커패시터내의 물질들이 확산되는 것을 방지한다. 상기 확산방지막(122)의 막질을 치밀화 하기 위한 열처리 공정이 수행된다. 상기 열처리 공정은 산소 분위기에서 약 650℃ 이상의 온도로 수행된다. 상기 확산방지막(122)이 부분적으로 식각되어 도 1d와 같은 결과물이 형성된다.
도 1e 및 도 1f를 참조하면, 상기 도 1d와 같은 결과물과 상기 제 1 절연막(106)상에 제 2 절연막(124)이 형성된다. 상기 제 2 절연막(124)은 잘 알려진 CVD 산화막으로 형성된다. 다음, 상기 제 2 절연막(124)과 확산방지막(122)이 차례로 식각되어, 상기 하부 전극의 상기 백금층(112)을 노출 시키는 제 1 오프닝(125)이 형성된다. 이 경우, 상기 백금층(112)은 환원 작용을 촉진하는 역할을 하는 것으로 잘 알려져 있다. 이러한 백금의 성질은, 산화물계인 PZT막 등에 산소를 환원 반응을 일으켜 하부 전극과 PZT의 계면에 결함을 발생시키고, 상기 결함은 커패시터 특성에 악영향을 미치는 것으로 알려져 있다.
이러한 영향을 최소화하기 위해서 상기 제 1 오프닝(125) 형성 후, 산소 분위기에서 약 450℃ 이상의 온도에서 열처리 공정이 수행된다. 상기 열처리 공정은 확산로를 이용한 열처리 공정이나 RTP 공정으로 수행될 수 있다. 이 경우 산소는 하부 전극을 형성하고 있는 산화막 즉, 본 실시예에서는 IrO2막(110)의 안정적 형성에 도움을 주고, 앞서 서술한 바와 같은 하부 전극과 백금의 계면 영역에 결함 발생을 또한 최소화 할 수 있다. 또한 IrO2막(110)과 백금막(112)이 차례로 적층된 구조에서 IrO2막(110)의 스트레스 변화를 최소화 시켜줄 수 있다. 상기 IrO2막(110)의 스트레스는 후속 열처리 공정시 IrO2가 Ir로 변화하려는 성질로 인해 발생된다. 이 경우 상기 백금막(112)은 산소 분위기에서 열처리 공정이 수행 되더라도 산화되지 않기 때문에 콘택 저항에 미치는 영향은 미미하다.
도 1f 및 도 1g를 참조하면, 다음 상기 제 1 오프닝(125)을 포함하여 상기 제 2 절연막(124)상에 제 1 베리어막(126)이 형성된다. 예컨대, TiN막이 약 900Å의 두께를 갖도록 형성된다. 그리고, 상기 소오스/드레인 영역과 후속 공정에서 형성될 콘택층과의 전기적 연결을 위해 상기 제 1 베리어막(126), 제 2 절연막(124) 및 제 1 절연막(106)이 차례로 식각되어 상기 소오스/드레인 영역이 노출되는 제 2 오프닝들(128)이 형성된다.
도 1h 및 1i를 참조하면, 상기 제 1 오프닝(125) 및 제 2 오프닝들(128)을 포함하여 상기 TiN막(126)상에 제 2 배리어막(130)이 형성된다. 상기 제 2 베리어막(130)은 약 300Å 두께의 Ti 막과 약 900Å 두께의 TiN막이 차례로 적층되어 형성된다. 다음, 수천 Å 두께를 갖는 Al막과 250Å 의 TiN막이 차례로 적층된 제 1 금속 라인(132)이 상기 제 2 배리어막(130)상에 형성된다. 포토레지트를 사용하는 잘 알려진 식각공정으로 상기 제 1 금속라인(132), 제 2 배리어막(130), 제 1 배리어막(126)이 부분적으로 식각되어, 상기 제 1 오프닝(125)과 제 2 오프닝을 통해 상기 커패시터의 하부 전극과 상기 소오스/드레인 영역을 전기적으로 연결시켜 주는 콘택층과 비트 라인이 형성되고,상기 제 2 절연막(124)의 일부가 노출된다.
도 1j를 참조하면, 상기 콘택층과 비트 라인을 포함하여 상기 제 2 절연막(124)상에 제 3 절연막(134)이 형성된다. 예컨대, 상기 제 3 절연막(134)은 CVD 공정으로 형성된 ECR 형태의 산화막으로 형성된다. 상기 제 3 절연막(134)은, 먼저 ECR 형태의 산화막 약 5000Å의 두께를 갖도록 형성되고, 이 ECR 형태의 산화막이 평탄화 식각된 후, 다시, ECR 형태의 산화막이 약 6500Å 두께로 추가 형성된다. 이 경우, 상기 제 3 절연막(134)은 CVD 공정으로 형성된 TEOS막으로 형성될 수도 있다.
이어, 상기 제 3 절연막(134), 제 2 절연막(124), 화산 방지막, 하드 마스크가 차례로 식각되어 상부 전극의 상부 표면이 노출되는 제 3 오프닝(136)이 형성된다. 이 경우 주변 회로 영역이나 코어(core) 영역의 상기 제 1 금속 라인을 노출시키는 오프닝(도면 미도시)이 형성된다. 상기 제 2 오프닝(128)내의 Ti 막과 실리콘 기판을 활성화 시키기 위한 목적으로 질소 분위기에서 약 450℃ 이상의 온도로 열처리 공정이 수행된다.
상기 제 3 오프닝(136)을 포함하여 상기 제 3 절연막(134)상에 약 900Å의 두께를 갖는 TiN 막, 약 6000Å의 두께를 갖는 Al 막, 그리고 약 250Å의 두께를 갖는 TiN 막이 차례로 형성된다. 상기 TiN 막들과 Al 막이 포토레지스트를 사용하는 잘 알려진 식각 공정으로 식각되어 제 2 금속 라인(138)이 형성된다. 이 경우 상기 제 2 금속 라인(138)은 약 6000Å의 두께를 갖는 Al 막과 약 250Å의 두께를 갖는 TiN 막만이 차례로 적층되어 형성될 수 있다. 상기 제 2 금속 라인(138)을 포함하여 상기 ECR 형태의 산화막상 페시베이션막(passivation)이 형성된다.
본 발명에 따른 반도체 장치는, 반도체 기판(100)상 형성된 절연막(106)상에 하부전극과 상기 절연막과의 접합력을 강화시키는 TiO2의 물질층(108)이 형성되어 있다. 그리고, 이 막(108)상에 Ir, Rh 및 Ru 등의 한 금속막으로 형성되어 있거나, IrO2막, ITO막, RhO2막, RuO2막 및 MoO3막중 선택된 한 막과 Pt, Ir, Rh 및 Ru 금속막 중 어느 한 막이 차례로 적층되어 형성되어 있는 하부 전극(110, 112)상에 Zr 성분 보다 Ti 성분을 상대적으로 많이 포함하는(예컨대, 상기 Zr에 대한 Ti의 조성비가 4 : 6, 3 : 7, 2 : 8 인) PZT나 PLZT 의 강유전체막(114)이 형성되어 있고, 상기 강유전체막(114)상에 Ir, Rh 및 Ru 등의 한 금속막으로 형성되어 있거나, IrO2막, ITO막, RhO2막, RuO2막 및 MoO3막중 선택된 한 막과 Pt, Ir, Rh 및 Ru 금속막 중 어느 한 막이 차례로 적층되어 형성되는 상부 전극(116, 118)이 형성되어 있다. 이렇게, 형성된 커패시터를 포함하여 반도체 기판상에 절연막(124)이 형성되어 있고, 상기 절연막(124)을 뚫고 상기 하부 전극 반도체 기판의 일부를 노출시키는 오프닝들이 형성되어 있고, 상기 오프닝들 통해 콘택층으로 상기 반도체 기판과 하부전극이 전기적으로 연결되도록 형성되어 있다.
도 2a는 본 발명에 따른 반도체 장치의 분극 특성을 나타내는 그래프이다.
도 2a를 참조하면, 약 1010페티그(fatigue)가 진행되기 전의 그래프 곡선(10)과 진행 후의 그래프 곡선(12)이 거의 동일한 것을 알 수 있다. 이는 오래 시간에 걸쳐 상기 커패시터가 사용되어도 거의 열화없이 초기의 성능을 유지할 수 있음을 나타낸다.
도 2b는 종래에 따른 반도체 장치의 유전 특성을 나타내는 그래프이다.
도 2b를 참조 하면, Zr : Ti 조성비가 52 : 48 인 PZT가 사용되고, 상부 전극이 Pt 만으로 형성된 커패시터의 분극 특성 다음과 같다. 약 1010페티규가 진행되기 전의 그래프 곡선(13)과 진행 후의 그래프 곡선(14)이 상당한 차이를 나타내고 있음을 알 수 있다. 이는 오래 시간에 걸쳐 상기 커패시터가 사용될 경우 열화가 발생되고, 이로 인해 상기 커패시터의 성능이 상당히 저하된다는 것을 의미한다.
이하 표는 상기 제 2a와 도 2b의 성능을 나타내는 커패시터의 특성을 수치적으로 나타낸다.
[표]
| parameter | 본 발명인 커패시터 | 종래의 커패시터 |
| 1) switching at 5V | 70.4 μC/cm2 | 63.7 μC/cm2 |
| 2) nonswitching at 5V | 16.7 μC/cm2 | 32.8 μC/cm2 |
| 3) switching at 3V | 59.1 μC/cm2 | 51.8 μC/cm2 |
| 4) nonswitching at 3V | 12.1 μC/cm2 | 26.5 μC/cm2 |
| 5) 2Pr at 5V | 53.7 μC/cm2 | 30.9 μC/cm2 |
| 6) 2Pr at 3V | 47.0 μC/cm2 | 25.3 μC/cm2 |
| 7) 2Pr | 46.4 μC/cm2 | 6.8 μC/cm2 |
| 8) %, 2Pr | 90.8% | 5.8% 이하 |
표를 참조하면, 5V 및 3 V에서의 스위칭 챠아지(switching charge) 밀도가 종래의 커패시터에 비해 상당히 높은 수치를 보여주고, 논 스위칭 챠아지(nonswitching charge) 밀도는 거의 두배 이상으로 본 발명의 커패시터가 작은 수치를 갖고 있음을 알 수 있다. 따라서 잔류 분극량 또한 거의 두배에 가까운 차이를 보이고 있다. 따라서, 본 발명의 커패시터가 종래의 커패시터 보다 월등히 뛰어난 성능을 가짐을 알 수 있다. 또한, 약 1010패티규(조건:±5V의 바이폴라 펄스,1 MHz, 50%의 듀티 사이클(duty cycle))가 주워진 후, 리딩 전압(reading voltage)을 3V에서의 잔류 분극량을 비교 해보면, 본 발명의 커패시터는 46.4 μC/cm2의 2Pr 값을 갖고, 패티규 전 잔류 분극량의 90.8%(=47÷46.4×100) 에 해당하는 잔류 분극량을 나타내고, 종래의 커패시터는 6.8 μC/cm2의 2Pr 값을 갖는다. 패티규 전 잔류 분극의량의 5.8%(=25.3÷6.8×100) 보다 작은 분극량을 갖는다. 이는 본 발명의 커패시터가 열화에 대해 종래의 커패시터보다 월등히 강한 것을 나타내고 있다.
본 발명은 종래의 반도체 장치 및 그의 제조 방법에서, 강유전체 물질이 쉽게 열화되어 안전된 성능을 발휘하지 못하는 문제점을 해결한 것으로써, 강유전체 물질의 결정성을 향상시키고, 강유전체 물질과 전극의 계면 영역에서 발생되는 결함을 제거하여 높은 온도에서 및 많은 리드/라이트(read/write)의 반복 수행에서도 열화 없이 안정된 성능을 발휘할 수 있고, 큰 잔류 분극량을 확보하여 충분한 센싱 마진(sensing margin)을 확보할 수 있는 효과가 있다.
Claims (21)
- 활성 영역과 비활성 영역을 정의하기 위한 소자 격리 영역을 갖는 반도체 기판의 상기 활성 영역상에 도전층을 형성하는 단계와;상기 도전층을 포함하여 반도체 기판상에 제 1 절연막을 형성하는 단계와;커패시터 하부 전극, Zr 보다 Ti 성분을 상대적으로 많이 포함하는 강유전체막, 그리고 커패시터 상부 전극을 상기 제 1 절연막상에 차례로 형성하여 커패시터를 형성하되, 상기 상부 전극 및 강유전체막이, 상기 하부 전극의 일부와 오버랩 되도록 형성하는 단계와;상기 반도체 기판 전면에 제 2 절연막을 형성하는 단계와;상기 제 2 절연막을 부분적으로 식각하여 하부 전극의 상부 표면의 일부가 노출되도록 제 1 오프닝을 형성하는 단계와;상기 하부 전극과 강유전체막의 계면에서의 반응을 방지하는 열처리를 수행하는 공정과;상기 제 2 절연막 및 제 1 절연막을 식각하여 도전층 일측의 활성 영역 일부가 노출되도록 제 2 오프닝을 형성하는 단계와;상기 제 2 절연막상에, 상기 제 1 오프닝과 제 2 오프닝을 통해 상기 하부 전극과 상기 활성 영역이 전기적으로 접속되도록 하는 콘택층을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
- 제 1 항에 있어서,상기 제 1 절연막을 형성한 후, 상부막과 하부막의 접합력을 강화시키는 물질층을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
- 제 2 항에 있어서,상기 물질층은 TiO2로 형성되는 반도체 장치의 제조 방법.
- 제 1 항에 있어서,상기 하부 전극은 Pt, Ir, Rh, 그리고 Ru 중 어느 하나로 형성되는 반도체 장치의 제조 방법.
- 제 1 항에 있어서,상기 하부 전극은 IrO2막, ITO막, RhO2막, RuO2막, 그리고 MoO3막중 어느 한 막과 Pt, Ir, Rh 및 Ru 중 어느 한 막이 차례로 적층된 다층막으로 형성되는 반도체 장치의 제조 방법.
- 상기 제 1 항에 있어서,상기 강유전체막은 PZT 및 PLZT 중 어느 하나로 형성되는 반도체 장치의 제조 방법.
- 제 6 항에 있어서,상기 PZT는 4 : 6, 3 : 7, 그리고 2 : 8 중 어느 한 조성비를 갖는 Zr 과 Ti을 포함하는 반도체 장치의 제조 방법.
- 제 6 항에 있어서,상기 PLZT는 4 : 6, 3 : 7, 그리고 2 : 8 중 어느 한 조성비를 갖는 Zr 과 Ti를 포함하는 반도체 장치의 제조 방법.
- 제 1 항에 있어서,상기 상부 전극은 Pt, Ir, Rh, 그리고 Ru 중 어느 하나로 형성되는 반도체 장치의 제조 방법.
- 제 1 항에 있어서,상기 상부 전극은 IrO2, ITO, RhO2, RuO2, 그리고 MoO3중 어느 하나와 Pt, Ir, Rh 및 Ru 중 어느 하나가 차례로 적층된 다층막으로 형성되는 반도체 장치의 제조 방법.
- 제 1 항에 있어서,상기 커패시터를 형성한 후, 상기 커패시터상에 물질의 확산을 방지하는 상기 확산 방지막을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
- 제 11 항에 있어서,상기 확산 방지막은 TiO2로 형성되는 반도체 장치의 제조 방법.
- 제 1 항에 있어서,상기 열처리 공정은 확산로를 사용하는 공정 및 RTP 공정 중 어느 한 공정으로 산소 분위기에서 약 450℃ 이상의 온도로 수행되는 반도체 장치의 제조 방법.
- 제 1 항에 있어서,상기 열처리 공정 후, 상기 제 1 오프닝을 포함하여 반도체 기판상에 베리어막을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
- 제 14 항에 있어서,상기 베리어막은 TiN으로 형성되는 반도체 장치의 제조 방법.
- 제 1 항에 있어서,상기 콘택층은 Ti, TiN, Al, TiN이 차례로 적층되어 형성되는 반도체 장치의 제조 방법.
- 활성 영역과 비활성 영역을 정의 하기 위한 소자 격리 영역을 갖는 반도체 기판의 활성 영역상에 형성된 도전층과;상기 도전층을 포함하여 반도체 기판상에 형성된 제 1 절연막과;상기 제 1 절연막상에 차례로 적층된 커패시터 하부 전극, 강유전체막, 그리고 상부 전극을 포함하는 커패시터와, 상기 상부 전극 및 강유전체막과 하부 전극의 일부가 오버렙되도록 형성되어 있고,상기 커패시터를 포함하여 제 1 절연막상에 형성된 제 2 절연막과;상기 제 2 절연막을 뚫고 상기 상부 전극을 노출시키도록 형성된 제 1 오프닝과;상기 제 2 절연막과 제 1 절연막을 뚫고 상기 도전층 일측의 반도체 기판의 상부 표면을 노출 시키는 제 2 오프닝과;상기 제 1 오프닝과 제 2 오프닝을 통해 상기 하부 전극과 상부 전극을 전기적으로 접속되게 하는 콘택층을 포함하는 반도체 장치.
- 제 17 항에 있어서,상기 하부 전극과 제 1 절연막 사이에는 상기 제 1 절연막과 하부막의 접합력을 증가 시키위해 형성된 물질층을 더 포함하는 반도체 장치.
- 상기 제 17 항에 있어서,상기 강유전체막은 PZT 막 및 PLZT막 중 어느 한 막인 반도체 장치.
- 제 19 항에 있어서,상기 PZT막은 4 : 6, 3 : 7 및 2 : 8 중 선택된 한 조성비를 갖는 Zr 과 Ti를 포함하는 막인 반도체 장치.
- 제 19 항에 있어서,상기 PLZT막은 4 : 6, 3 : 7 및 2 : 8 중 선택된 한 조성비를 갖는 Zr 과 Ti를 포함하는 막인 반도체 장치.
Priority Applications (10)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980023272A KR100279297B1 (ko) | 1998-06-20 | 1998-06-20 | 반도체 장치 및 그의 제조 방법 |
| GB9909488A GB2338595B (en) | 1998-06-20 | 1999-04-23 | Method for fabricating a ferroelectric memory device |
| TW088106497A TW418523B (en) | 1998-06-20 | 1999-04-23 | Method for fabricating a ferroelectric memory device |
| FR9907317A FR2780199B1 (fr) | 1998-06-20 | 1999-06-10 | Procede de fabrication d'un dispositif de memorisation ferroelectrique et dispositif obtenu par ce procede |
| DE19926711A DE19926711B4 (de) | 1998-06-20 | 1999-06-11 | Verfahren zur Herstellung eines ferroelektrischen Speicherbauelements |
| CNB991090896A CN100539013C (zh) | 1998-06-20 | 1999-06-18 | 铁电存储器件及其制造方法 |
| US09/335,699 US6172386B1 (en) | 1998-06-20 | 1999-06-18 | Ferroelectric memory device |
| JP17471499A JP4005270B2 (ja) | 1998-06-20 | 1999-06-21 | 半導体装置の製造方法 |
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| JP2007174271A JP2007294995A (ja) | 1998-06-20 | 2007-07-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980023272A KR100279297B1 (ko) | 1998-06-20 | 1998-06-20 | 반도체 장치 및 그의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000002485A true KR20000002485A (ko) | 2000-01-15 |
| KR100279297B1 KR100279297B1 (ko) | 2001-02-01 |
Family
ID=19540170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980023272A KR100279297B1 (ko) | 1998-06-20 | 1998-06-20 | 반도체 장치 및 그의 제조 방법 |
Country Status (8)
| Country | Link |
|---|---|
| US (2) | US6172386B1 (ko) |
| JP (2) | JP4005270B2 (ko) |
| KR (1) | KR100279297B1 (ko) |
| CN (1) | CN100539013C (ko) |
| DE (1) | DE19926711B4 (ko) |
| FR (1) | FR2780199B1 (ko) |
| GB (1) | GB2338595B (ko) |
| TW (1) | TW418523B (ko) |
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- 1999-04-23 GB GB9909488A patent/GB2338595B/en not_active Expired - Fee Related
- 1999-04-23 TW TW088106497A patent/TW418523B/zh not_active IP Right Cessation
- 1999-06-10 FR FR9907317A patent/FR2780199B1/fr not_active Expired - Fee Related
- 1999-06-11 DE DE19926711A patent/DE19926711B4/de not_active Expired - Fee Related
- 1999-06-18 US US09/335,699 patent/US6172386B1/en not_active Expired - Fee Related
- 1999-06-18 CN CNB991090896A patent/CN100539013C/zh not_active Expired - Fee Related
- 1999-06-21 JP JP17471499A patent/JP4005270B2/ja not_active Expired - Fee Related
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| JP2000031404A (ja) | 2000-01-28 |
| CN100539013C (zh) | 2009-09-09 |
| FR2780199A1 (fr) | 1999-12-24 |
| JP2007294995A (ja) | 2007-11-08 |
| TW418523B (en) | 2001-01-11 |
| US6515323B1 (en) | 2003-02-04 |
| CN1239828A (zh) | 1999-12-29 |
| DE19926711A1 (de) | 1999-12-23 |
| US6172386B1 (en) | 2001-01-09 |
| GB9909488D0 (en) | 1999-06-23 |
| KR100279297B1 (ko) | 2001-02-01 |
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| JP4005270B2 (ja) | 2007-11-07 |
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| FR2780199B1 (fr) | 2005-04-15 |
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Legal Events
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