JP4156074B2 - 半導体集積回路用キャパシタ及びその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、ペロブスカイト型酸化物(層状ペロブスカイト型酸化物を含む)からなる誘電体膜を一対の電極間に挟んだ構造の半導体集積回路用キャパシタ及びその製造方法に関する。
【0002】
【従来の技術】
ペロブスカイト型酸化物からなる誘電体には、誘電率が極めて高いものや強誘電性を示すものが存在することが知られている。これらのペロブスカイト型酸化物をDRAMのキャパシタの誘電体として用いると、1ビット当りの素子面積を縮小できて、半導体メモリのより一層の高集積化が可能になる。
【0003】
また、誘電体膜を強誘電性を示す材料により構成し、その残留分極の極性の反転を利用したFeRAM(Ferroelectric-RAM )は、ランダムアクセス可能で消費電力が少ない不揮発性メモリであり、近年注目されている。このFeRAMの誘電体膜をペロブスカイト型酸化物で形成することも提案されている
図6は誘電体膜をペロブスカイト型酸化物により形成した従来の半導体集積回路用キャパシタの構造を示す断面図である。
【0004】
半導体基板30上にはSiO2 からなる絶縁膜31が形成されており、このSiO2 絶縁膜31の上に下部電極32、誘電体膜33及び上部電極34からなるキャパシタが形成されている。下部電極32は、Ti膜32a及びPt膜32bにより構成される。これは、SiO2 絶縁膜31の上に直接Pt膜32bを形成すると、SiO2 絶縁膜31とPt膜32bとの密着性が悪いため、Pt膜32bが剥離するおそれがあるからである。図6に示すようにSiO2 絶縁膜31とPt膜32bとの間にTi膜32aを形成すると、Ti膜32aとSiO2 絶縁膜31及びPt膜32bの密着性がいずれも良好であるため、Pt膜32bの剥離が防止される。
【0005】
下部電極32の上には、ペロブスカイト型酸化物からなる誘電体膜33が形成されている。誘電体膜33の材料としては、SrBiTaO系ペロブスカイト型酸化物、(以下、SBTという)又はBiTiO系ペロブスカイト型酸化物(以下、BITという)が一般的である。この誘電体膜33の上にはPtからなる上部電極34が形成されている。
【0006】
ところで、誘電体膜の材料としてペロブスカイト型酸化物を使用したキャパシタでは、集積回路の製造工程におけるエッチング等の工程により、ペロブスカイト型酸化物誘電体に結晶欠陥が生じる。このため、エッチング等の工程が全て終了した後、酸素雰囲気中でアニールしてペロブスカイト型酸化物誘電体の結晶性を回復させる必要がある。このアニール工程で、電極32,34が酸化されるとキャパシタ容量が減少してしまうため、上述の如く、電極32,34の材料として酸化されないPt等が使用される。
【0007】
【発明が解決しようとする課題】
しかしながら、上述した従来の半導体集積回路用キャパシタにおいては、結晶性を回復させるアニール後に誘電体の誘電率が低下したり、強誘電体の場合に電荷保持特性が劣化するという不具合が発生することがわかった。
本発明は、アニールによる誘電体膜の誘電性の劣化又は電荷保持特性の劣化を抑制できる半導体集積回路用キャパシタ及びその製造方法を提供することを目的とする。
【0008】
【課題を解決するための手段】
上記した課題は、化学組成が下記(3)式で示されるペロブスカイト型酸化物からなる誘電体膜と、該誘電体膜を挟む導電体からなる第1及び第2の電極とにより構成される半導体集積回路用キャパシタにおいて、前記第1及び第2の電極の少なくとも一方の電極がBiを含むことを特徴とする半導体集積回路用キャパシタにより解決する。
(Bi2O2)2+(An-1BnO3n+1)2- …(3)
但し、Aは、Bi,Ba,Sr,Ca,Na及びKのいずれか1種の元素、Bは、Ti,Nb,Ta,W,Mo,Fe,Co及びCrのいずれか1種の元素、nは、1から5までの任意の整数である。
【0009】
上記した課題は、半導体基板上に第1の電極を形成する工程と、前記第1の電極の上に、化学組成が前記(3)式で示されるペロブスカイト型酸化物からなる誘電体膜を形成する工程と、前記誘電体膜の上に第2の電極を形成する工程と、前記誘電体膜の結晶性を回復させるアニール処理を施す工程とを有し、前記第1及び第2の電極の少なくとも一方の電極をBiを含む材料により形成することを特徴とする半導体集積回路用キャパシタの製造方法により解決する。
【0010】
以下、作用について説明する。
本願発明者らは、結晶性回復のためのアニールによりキャパシタの特性が劣化する原因について調べた結果、以下のことが判明した。すなわち、第1の原因として、アニールにより電極の近傍の誘電体中の元素が電極を通って蒸発し、誘電体の組成が変化して誘電率が低下する。特に、SBT又はBIT等のようにBi(ビスマス)が含まれている誘電体の場合、アニールによりBiが蒸発し、又は電極中へのBiの拡散により、電極とSBTとの界面又は電極とBITとの界面近くのSBT又はBITのBiが不足して誘電率が低下してしまう。
【0011】
また、第2の原因として、アニールによりTi膜からPt膜にTiが拡散し、誘電体膜とPt電極との界面に到達する。そうすると、この界面近傍の誘電体が還元され、Tiが酸化されてTiO2 からなる誘電率が低い層が形成される。この層のために、キャパシタ全体の誘電率が低下する。
そこで、本発明においては、第1及び第2の電極のいずれか一方の電極又は好ましくは両方の電極中に、誘電体膜を構成するペロブスカイト型酸化物の構成元素(但し、酸素を除く)を含有させ、第1又は第2の電極を、PtとBiとの合金により形成しておく。あるいは、第1又は第2の電極を、Pt膜とBi膜との多層構造とする。これにより、アニール工程において誘電体膜中からBiが蒸発しても、第1又は第2の電極から誘電体膜中にBiが拡散して誘電体膜中にBiが補充され、誘電体の組成の変化が抑制される。このように、本発明においては、電極中に、誘電体膜を構成する酸素以外の元素の少なくとも一種を含むので、アニールによる誘電性の劣化又は電荷保持特性の劣化が抑制される。
【0012】
また、SiO2 絶縁膜とPt膜との間にBi膜を形成すると、Bi膜とSiO2 膜及びPt膜との密着性が比較的良好であるので、従来のようにSiO2 絶縁膜とPt膜との間にTi膜を配置する必要がなくなり、Tiの拡散に起因する誘電体膜の特性劣化を防止することができる。このとき、より密着性を向上させるために、SiO2 絶縁膜とBi膜との間にTi膜を形成してもよい。この場合も、Ti膜とPt膜との間にBi膜が介在するので、Ti膜からPt膜へのTiの拡散が抑制され、特性劣化防止の効果がある。
【0013】
化学組成が前記(3)式で表わされるペロブスカイト型酸化物は高誘電性又は強誘電性を有し、半導体メモリの小型化に極めて適している。このため、本発明においては、誘電体膜材料として、化学組成が前記(3)式で表わされるのペロブスカイト型酸化物を使用する。
特に、化学組成がSrBi(Tax Nb1-x )Ta2 O9 (但し、0≦x≦1)で表わされるペロブスカイト型酸化物は強誘電性を有し、FeRAMの製造に極めて好適である。
【0014】
【発明の実施の形態】
以下、本発明の実施の形態について、添付の図面を参照して説明する。
(第1の実施の形態)
図1は本発明の第1の実施の形態の半導体集積回路用キャパシタを示す断面図である。
【0015】
シリコン基板10の上にはSiO2 からなる絶縁膜11が形成されており、このSiO2 絶縁膜11上にはTi(チタン)膜12a、Bi(ビスマス)膜12b及びPt(白金)膜12cの3層構造の下部電極12が形成されている。Ti膜12aの厚さは約3〜5nm、Bi膜12bの厚さは約5〜10nm、Pt膜12cの厚さは約10〜30nmである。
【0016】
下部電極12の上には、例えばSrBi 2 (Ta x Nb 1-x ) 2 O 9 (但し、0≦x≦1)のペロブスカイト型酸化物からなる誘電体膜13が約50〜250nm(より好ましくは100〜200nm)の厚さに形成されている。そして、この誘電体膜13の上には、Pt膜14a、Bi膜14b及びPt膜14cの3層からなる上部電極14が形成されている。
【0017】
図2(a)〜(c)は上述の半導体集積回路用キャパシタの製造方法を工程順に示す断面図である。
まず、図2(a)に示すように、シリコン半導体基板10の表面を熱酸化させてSiO2 絶縁膜11を形成する。そして、SiO2 絶縁膜11上に、スパッタ法によりTi膜12aを形成する。この場合、Ti膜12aに替えて、TiN膜又はTa膜を形成してもよい。
【0018】
その後、Ti膜12a上に、Bi膜12b及びPt膜12cを順に堆積し、これらのTi膜12a、Bi膜12b及びPt膜12cからなる下部電極12を形成する。Bi膜12b及びPt膜12cは、スパッタ法又は蒸着法により形成することができる。
スパッタ法でBi膜12b及びPt膜12cを形成する場合は、絶縁膜11及びTi膜12aを形成した後の基板10をスパッタ装置のチャンバ内に載置する。その後、チャンバ内にArガスを約50sccmの流量で供給し、圧力を約10-3〜10-2Torrに維持する。そして、Ti膜12a上にBiをスパッタしてBi膜12bを所望の厚さに堆積した後、続けてPtをスパッタしてPt膜12cを形成する。
【0019】
Bi膜12b及びPt膜12cを蒸着法により形成する場合は、絶縁膜11及びTi膜12aを形成した後の基板10を電子ビーム蒸着装置のチャンバ内に載置する。そして、チャンバ内の圧力を約10-5〜10-4Torrとし、Ti膜12a上にBiを蒸着してBi膜12bを所望の厚さに堆積した後、続けてPtを蒸着してPt膜12cを形成する。
【0020】
このようにして下部電極12を形成した後、次に、図2(b)に示すように、下部電極12の上にペロブスカイト型酸化物からなる誘電体膜13を形成する。この場合、ペロブスカイト型酸化物は、化学組成が(Bi2 O2 )2+(An-1 Bn O3n+1)2-で表わされるものを使用する。但し、Aは、Bi,Ba,Sr,Ca,Na及びKからなる群から選択されたいずれか1種の元素、Bは、Ti,Nb,Ta,W,Mo,Fe,Co及びCrからなる群から選択されたいずれか1種の元素、nは1から5までのうちのいずれか1つの整数である。
【0021】
このペロブスカイト型酸化物からなる誘電体膜13は、スパッタ法、ゾル−ゲル(sol-gel )法又はCVD(Chemical Vapor Deposition )法により形成することができる。スパッタ法により誘電体膜13を形成する場合は、下部電極12を形成した基板10をスパッタ装置のチャンバ内に載置し、チャンバ内にArガス及びO2 ガスを流しながらチャンバ内の圧力を5×10-3〜5×10-4Torrに維持し、パワーが500W(DC)の条件でスパッタを行う。そして、誘電体膜13を所定の厚さに成膜した後、酸素雰囲気中で500〜700℃に加熱することによりアニールする。
【0022】
ゾル−ゲル法で誘電体膜13を形成する場合、材料として、A(DPM)2 (但し、A=Sr,Ba,Ca,Na又はK)、Bi(C6 H5 )3 で表わされるトリフェニルビスマス、B(OC2 H5 )5 (但し、B=Ta,W,Ti,Mo,Fe,Co,Cr)又はNb(OEt)を用意する。例えば、Sr(DPM)2 (ビスジピバロイルメタナートストロンチウム)、Ta(OCPr)4 (DPM)(テトラキスイソプロポキシジピバロイルメタナートタンタリウム)などを使用し、これらの薬品をヘキサンに溶解する。そして、この溶解液を下部電極12上にスピンコートして誘電体膜13を形成した後、250〜450℃で乾燥する。その後、酸素雰囲気中で600〜700℃に加熱することによりアニールする。
【0023】
CVD法で誘電体膜13を形成する場合は、ゾル−ゲル法と同じ原料をテトラヒドロフラン(THF:tetrahydrofuran )に溶解し、この溶解液を気化させて、Ar、He又はN2 等の不活性ガス及び酸素ガスをキャリアガスとして基板近傍まで輸送し、基板上にペロブスカイト型酸化物を堆積させて、誘電体膜13を形成する。この場合、基板温度を350〜650℃とし、CVDチャンバ内の圧力を0.1〜10Torrとする。その後、酸素雰囲気中で600〜700℃に加熱することにより誘電体膜13をアニールする。
【0024】
次いで、図2(c)に示すように、誘電体膜13上にPt膜14a、Bi膜14b及びPt膜14cを順次堆積し、これらのPt膜14a、Bi膜14b及びPt膜14cからなる上部電極14を形成する。Pt膜14a,14c及びBi膜14bの形成方法は、下部電極12の場合と同様である。そして、これらの上部電極14、誘電体膜13及び下部電極12を所定の形状にパターニングした後、酸素雰囲気中で750〜900℃の温度に保持して誘電体膜13をアニールし、誘電体膜13の結晶性を回復させる。
【0025】
このアニールにより誘電体膜13中のBiが若干蒸発するが、下部電極12及び上部電極14のBi膜12b,14bからBi原子がPt膜12c,14a中を拡散して誘電体膜13に到達し、誘電体膜13中にBiが補充される。これにより、誘電体膜13の組成の変化が回避される。また、Ti膜12aと誘電体膜13との間にBi膜12b及びPt膜12cが介在するので、Ti膜12aから誘電体膜13へのTi原子の拡散が抑制される。これにより、誘電体膜13の誘電率の低下や電荷の保持特性の劣化が回避されて、良好な性能のキャパシタを得ることができる。更に、本実施の形態においては、SiO2 絶縁膜11とBi膜12b及びPt膜12cとの間にTi膜12aが介在するので、これらの膜の密着性が高い。
【0026】
なお、上記第1の実施の形態のPt膜12c,14aに替えて、Pd(パラジウム),Au(金),Ru(ルテニウム),Ir(イリジウム),Rh(ロジウム)又はOs(オスミウム)並びにこれらの金属元素の酸化物からなる膜を形成しても、同様の効果が得られる。また、Pt膜12c,14cに替えて、IrO2 膜及びPt膜と2層構造としてもよく、Ir膜、Pt膜及びIrO2 膜の3層構造としてもよい。
【0027】
(第2の実施の形態)
図3は本発明の第2の実施の形態の半導体集積回路用キャパシタを示す断面図である。本実施の形態が第1の実施の形態と異なる点は、SiO2 絶縁膜11とPt膜12cとの間にTi膜を有しないことにあり、その他の点は基本的に第1の実施の形態と同様である。
【0028】
すなわち、シリコン半導体基板10上にはSiO2 からなる絶縁膜11が形成されている。このSiO2 絶縁膜上にはBi膜12bが形成されており、Bi膜12b上にはPt膜12cが形成されている。これらのBi膜12b及びPt膜12cにより下部電極15が構成される。
下部電極15上には化学組成が前記(3)式で表わされるペロブスカイト型酸化物からなる誘電体膜13が形成されている。この誘電体膜13上には、Pt膜14a、Bi膜14b及びPt膜14cの3層構造の上部電極14が形成されている。
【0029】
本実施の形態においても、下部電極15及び上部電極14にBiが含まれているので、誘電体膜の結晶性を回復させるためのアニールによる誘電体膜13の組成の変化が抑制される。また、本実施の形態においては、Ti膜を使用しないので、誘電体膜13中にTiが拡散することに起因する誘電率の低下が防止される。なお、本実施の形態においては、SiO2 絶縁膜11とPt膜12cとの間にBi膜12bが介在しており、このBi膜12bによりSiO2 絶縁膜11及びPt膜12cの密着性が保持されるので、Pt膜12cの剥離が防止される。
【0030】
以下、本実施の形態の半導体集積回路用キャパシタを実際に製造し、その残留分極を調べた結果について、従来例と比較して説明する。
まず、シリコン基板10上に、SiO2 からなる絶縁膜11を形成し、この絶縁膜11の上にBi膜12b及びPt膜12cの2層構造の下部電極15を形成した。その後、下部電極15上に、(Bi2 O3 )2+(SrNbx Ta1-x O7 )2-からなる誘電体膜13を形成した。誘電体膜13の形成方法は第1の実施の形態で示した通りである。そして、この誘電体膜13上に、Pt膜14a、Bi膜14b及びPt膜14cからなる上部電極14を形成した。
【0031】
その後、酸素雰囲気中で750〜900℃の温度に保持して誘電体膜13をアニールした。
一方、従来例として、図6に示すように、シリコン基板30上にSiO2 からなる絶縁膜31を形成し、この絶縁膜31上に、Ti膜32a及びPt膜32bからなる下部電極32を形成した。そして、この下部電極32上に(Bi2 O3 )2+(SrNbx Ta1-x O7 )2-からなる誘電体膜33を形成した。
【0032】
次いで、誘電体膜33上に、Ptからなる上部電極34を形成した。そして、750〜900℃の温度で誘電体膜33をアニールした。
これらの実施の形態及び従来例の半導体集積回路用キャパシタの残留分極を調べた結果、従来例のキャパシタは残留分極(2Pr)が5〜10μC/cm2 であるのに対し、本実施の形態のキャパシタの残留分極は10〜15μC/cm2 であった。このことから、本実施の形態により、従来に比べてキャパシタの特性を向上できることが確認できた。
【0033】
(第3の実施の形態)
図4は本発明の第3の実施の形態の半導体集積回路用キャパシタの製造方法を示す断面図である。
まず、シリコン半導体基板20の表面を熱酸化して、SiO2 からなる絶縁膜21を形成する。そして、このSiO2 絶縁膜21上に、Ti膜22a及びPtBi合金膜22bの2層構造の下部電極22を形成する。すなわち、SiO2 絶縁膜21上にTiをスパッタして、厚さが3〜5nmのTi膜22aを形成する。その後、Ti膜22a上にPtとBiとの合金をスパッタして、PtBi合金(BiPt,Bi2 Pt又はBi3 Pt2 )膜22bを100〜200nmの厚さに形成する。
【0034】
次に、下部電極22上に、第1の実施の形態と同様の方法で、化学組成が前記(3)式で表わされるペロブスカイト型酸化物からなる誘電体膜24を50〜250nmの厚さに形成する。
次いで、誘電体膜23上にPtBi合金からなる上部電極24を形成する。そして、上部電極24、誘電体膜23及び下部電極22を所定の形状のパターニングした後、酸素雰囲気中で750〜900℃の温度に保持して誘電体膜23をアニールする。これにより、半導体集積回路用キャパシタが完成する。
【0035】
本実施の形態においても、下部電極22及び上部電極24にBiが含まれているので、アニールにより誘電体膜23からBiが蒸発しても、下部電極22及び上部電極24から誘電体膜23にBiが補充される。これにより、誘電体膜23の組成の変化による誘電率の低下が回避される。
(その他の実施の形態)
図5は本発明のその他の実施の形態の半導体集積回路用キャパシタを示す断面図である。
【0036】
第1の実施の形態においては、下部電極及び上部電極の両方にBi膜が形成されている場合について説明したが、図5(a)に示すように上部電極がPt膜16のみで構成されていてもよく、図5(b)に示すように下部電極12がTi膜12a及びPt膜12cのみで構成されていてもよい。下部電極12及び上部電極14のいずれか一方の電極にBiが含まれていれば、アニール時に電極から誘電体膜13にBiが拡散して、誘電体膜13を構成するペロブスカイト型酸化物の組成の変化が抑制され、誘電率の低下や電荷保持特性の劣化が回避される。但し、本願発明者らの実験によれば、下部電極12にBiが含まれるほうが、上部電極にBiが含まれる場合に比べて、誘電体膜の劣化を防止する効果が大きいことが判明している。
【0037】
また、第2の実施の形態においては下部電極22及び上部電極24の両方がPtとBiとの合金により形成されている場合について説明したが、下部電極22又は上部電極24のいずれか一方の電極のみがPtとBiとの合金により形成されていても、アニールによる誘電体膜の特性劣化が回避される。
【0038】
【発明の効果】
以上説明したように、本発明によれば、第1及び第2の電極の少なくとも一方の電極に、誘電体膜を構成する酸素以外の元素の少なくとも一種が含まれているので、アニールにより誘電体膜から誘電体膜の構成元素が蒸発しても、前記電極から誘電体膜の構成元素が補充される。これにより、誘電体膜の組成の変化が防止され、誘電性の劣化や電荷保持特性の劣化が回避される。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態の半導体集積回路用キャパシタを示す断面図である。
【図2】第1の実施の形態の半導体集積回路用キャパシタの製造方法を示す断面図である。
【図3】本発明の第2の実施の形態の半導体集積回路用キャパシタを示す断面図である。
【図4】本発明の第3の実施の形態の半導体集積回路用キャパシタの製造方法を示す断面図である。
【図5】本発明のその他の実施の形態の半導体集積回路用キャパシタを示す断面図である。
【図6】従来の半導体集積回路用キャパシタの構造を示す断面図である。
【符号の説明】
10,20,30 基板、
11,21,31 SiO2 絶縁膜、
12a,22a,32a Ti膜、
12b,14b Bi膜、
12c,14a,14c,32b Pt膜、
12,15,22,32 下部電極、
13,23,33 誘電体膜、
14,16,24,34 上部電極、
22b PtBi合金膜。
Claims (6)
- 化学組成が下記(1)式で示されるペロブスカイト型酸化物からなる誘電体膜と、該誘電体膜を挟む導電体からなる第1及び第2の電極とにより構成され、
前記第1及び第2の電極の少なくとも一方の電極がBiを含むことを特徴とする半導体集積回路用キャパシタ。
(Bi2O2)2+(An-1BnO3n+1)2- …(1)
但し、Aは、Bi,Ba,Sr,Ca,Na及びKのいずれか1種の元素、
Bは、Ti,Nb,Ta,W,Mo,Fe,Co及びCrのいずれか1種の元素、
nは、1から5までの任意の整数。 - 化学組成が、SrBi 2 (Ta x Nb 1-x ) 2 O 9 (但し、0≦x≦1)で示されるペロブスカイト型酸化物からなる誘電体膜と、該誘電体膜を挟む導電体からなる第1及び第2の電極とにより構成され、
前記第1及び第2の電極の少なくとも一方の電極がBiを含むことを特徴とする半導体集積回路用キャパシタ。 - 前記第1及び第2の電極の少なくとも一方の電極が、金属膜とBi膜との多層構造を有することを特徴とする請求項1に記載の半導体集積回路用キャパシタ。
- 半導体基板上に第1の電極を形成する工程と、
前記第1の電極の上に、化学組成が下記(2)式で示されるペロブスカイト型酸化物からなる誘電体膜を形成する工程と、
前記誘電体膜の上に第2の電極を形成する工程と、
前記誘電体膜の結晶性を回復させるアニール処理を施す工程とを有し、
前記第1及び第2の電極の少なくとも一方の電極をBiを含む材料により形成することを特徴とする半導体集積回路用キャパシタの製造方法。
(Bi2O2)2+(An-1BnO3n+1)2- …(2)
但し、Aは、Bi,Ba,Sr,Ca,Na及びKのいずれか1種の元素、
Bは、Ti,Nb,Ta,W,Mo,Fe,Co及びCrのいずれか1種の元素、
nは、1から5までの任意の整数。 - 前記第1及び第2の電極の少なくとも一方の電極を、Pt,Pd,Au,Ru,Ir若しくはOs又はこれらの酸化物を主成分とする金属又は金属酸化物からなる膜と、Biを含む膜とを積層して形成することを特徴とする請求項4に記載の半導体集積回路用キャパシタの製造方法。
- 半導体基板上に第1の電極を形成する工程と、
前記第1の電極の上に、化学組成がSrBi 2 (Ta x Nb 1-x ) 2 O 9 (但し、0≦x≦1)で示されるペロブスカイト型酸化物からなる誘電体膜を形成する工程と、
前記誘電体膜の上に第2の電極を形成する工程と、
前記誘電体膜の結晶性を回復させるアニール処理を施す工程とを有し、
前記第1及び第2の電極の少なくとも一方の電極をBiを含む材料により形成することを特徴とする半導体集積回路用キャパシタの製造方法。
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