特開昭61−176148号公報記載の半導体記憶装置では、多結晶シリコン膜を堆積してキャパシタ蓄積電極46を形成すると同時に、スルーホール38内に多結晶シリコンを埋め込むことにより、上記構造を形成している。このようにスルーホール38を完全に埋め込んでいるのは次に理由による。
即ち、前記公報に開示されているように、ビット線62がアルミ(Al)により形成されていること、そのビット線62が最上層の配線層であること、さらに、周辺回路のソース/ドレイン又はゲート電極にAlがコンタクトするためにはビット線コンタクト部より遥かに厚い絶縁膜をエッチングする必要があるが、ビット線コンタクト部の層間絶縁膜36にエッチングされた形跡がみられないことから、周辺回路のスルーホールにおいてもスルーホール38と同じく多結晶シリコンにより完全に埋め込まれていると考えられる。
このように周辺回路のスルーホールが完全に埋め込まれているのは、周辺回路におけるコンタクト抵抗は回路の動作速度等の性能を大きく左右し、スルーホールを完全に埋め込んで可能な限りコンタクト抵抗を下げることが望ましいためである。従って、周辺回路のスルーホールと同時に埋め込まれるビット線コンタクトホールも完全に埋め込む必要があるからである。
しかしながら、特開昭61−176148号公報記載の半導体記憶装置では、周辺回路のスルーホールに埋め込む多結晶シリコン膜は、スルーホール径の半径以上に厚く形成する必要があるが、この多結晶シリコン膜により同時にキャパシタ蓄積電極46も形成するので、多結晶シリコン膜厚が厚すぎると、スルーホール40の内壁面積が減少し、セル容量が低下するという問題があった。
また、スルーホール38、40を形成する際には、ゲート電極20に対する合わせ余裕を考慮しなければいけないため、その分セル面積が増加したり、キャパシタ容量形成部分が小さくなるといった問題があった。
また、図60に示す半導体記憶装置では、上述したように自己整合コンタクトを形成しているのでスルーホール98、100を形成する際のゲート電極20に対する合わせ余裕を考慮する必要はない。また、スルーホール40とビット線コンタクトホール58とを別々に形成し、ビット線コンタクトホール58は多結晶シリコン膜で埋め込まないので、特開昭61−176148号公報記載の半導体記憶装置のようにキャパシタ容量が低下することはない。
しかし、図60の半導体記憶装置では、ソース拡散層24とキャパシタ蓄積電極46、ドレイン拡散層26とビット線62とを接続する為に、スルーホール98、100内に多結晶シリコンを埋め込んでいるので、埋め込み部分のスルーホール98、100を開口するためのリソグラフィー工程が別途必要となる。従って、特開昭61−176148号公報記載の半導体記憶装置と比較するとリソグラフィー工程が1工程増加するといった問題があった。
本発明の目的は、リソグラフィー工程における合わせ余裕を小さくすることによりメモリセル面積を小さくできるとともに、リソグラフィー工程数を削減することができる半導体記憶装置及びその製造方法を提供することにある。
本発明の他の目的は、キャパシタ蓄積電極用のコンタクトホールのエッチングを簡便に行い、且つ製造工程数を減少できる半導体記憶装置及びその製造方法を提供することにある。
上記目的は、半導体基板上に形成されたソース拡散層とドレイン拡散層と、前記ソース拡散層と前記ドレイン拡散層との間の前記半導体基板上に、ゲート絶縁膜を介して形成されたゲート電極とを有するメモリセルトランジスタと、前記ゲート電極の上面及び側面を覆う絶縁膜と、前記メモリセルトランジスタ上を覆い、前記ソース拡散層上に開口した第1のスルーホールと、前記ドレイン拡散層上に開口した第2のスルーホールとが形成された第1の層間絶縁膜と、前記第1のスルーホールの内壁及び底部に形成され、前記ソース拡散層に接続されたキャパシタ蓄積電極と、前記キャパシタ蓄積電極を覆うように形成されたキャパシタ誘電体膜と、前記キャパシタ誘電体膜を覆うように形成されたキャパシタ対向電極とを有するキャパシタと、前記第2のスルーホール内壁及び底部に形成され、前記ドレイン拡散層と接続された第1のコンタクト用導電膜とを有するメモリセルと、前記メモリセル上に形成され、ビット線コンタクトホールが形成された第2の層間絶縁膜と、前記第2の層間絶縁膜上に形成され、前記ビット線コンタクトホールを介して前記メモリセルの前記第1のコンタクト用導電膜に接続されたビット線とを有することを特徴とする半導体記憶装置によって達成される。このように半導体記憶装置を構成することにより、ソース拡散層上に開口した第1のスルーホールと、ドレイン拡散層上に開口した第2のスルーホールとを形成する際にゲート電極との合わせ余裕を確保する必要がないので、メモリセル面積の小さい半導体記憶装置を構成することができる。また、第1のコンタクト用導電膜は、第2のスルーホール内に完全に埋め込む必要はないので、同時に形成するキャパシタ蓄積電極の膜厚を必要以上に厚くする必要はなく、キャパシタ容量の低下を防止することができる。
また、半導体基板上に形成されたソース拡散層とドレイン拡散層と、前記ソース拡散層と前記ドレイン拡散層との間の前記半導体基板上に、ゲート絶縁膜を介して形成されたゲート電極とを有するメモリセルトランジスタと、前記ゲート電極の上面及び側面を覆う絶縁膜と、前記メモリセルトランジスタ上を覆い、前記ソース拡散層上に開口された第1のスルーホールと、前記ドレイン拡散層上に開口された第2のスルーホールとが形成された第1の層間絶縁膜と、前記第1のスルーホールの底部に埋め込まれ、前記ソース拡散層に接続された第1の埋め込み導電体と、前記第2のスルーホールの底部に埋め込まれ、前記ドレイン拡散層に接続された第2の埋め込み導電体と、前記第1のスルーホールの内壁と、前記第1の埋め込み導電体の上面とに形成され、前記第1の埋め込み導電体を介して前記ソース拡散層に接続されたキャパシタ蓄積電極と、前記キャパシタ蓄積電極を覆うように形成されたキャパシタ誘電体膜と、前記キャパシタ誘電体膜を覆うように形成されたキャパシタ対向電極とを有するキャパシタと、前記第2のスルーホールの内壁と、前記第2の埋め込み導電体の上面とに形成され、前記第2の埋め込み導電体を介して前記ドレイン拡散層と接続された第1のコンタクト用導電膜とを有するメモリセルと、前記メモリセル上に形成され、ビット線コンタクトホールが形成された第2の層間絶縁膜と、前記第2の層間絶縁膜上に形成され、前記ビット線コンタクトホールを介して前記メモリセルの前記第1のコンタクト用導電膜に接続されたビット線とを有することを特徴とする半導体記憶装置によっても達成される。このように半導体記憶装置を構成することにより、アスペクト比の大きいスルーホール等を形成する際に、予め半導体基板基板と接する領域に抵抗の低い埋め込み導電体を形成してオーミックコンタクトを形成するので、素子の集積化が進み、スルーホールのアスペクト比が増大した場合にも、スルーホール底部でのコンタクト特性を確保することができる。
また、半導体基板上に形成されたソース拡散層とドレイン拡散層と、前記ソース拡散層と前記ドレイン拡散層との間の前記半導体基板上に、ゲート絶縁膜を介して形成されたゲート電極とを有するメモリセルトランジスタと、前記メモリセルトランジスタ上を覆い、前記ソース拡散層上に開口した第1のスルーホールと、前記ドレイン拡散層上に開口した第2のスルーホールと、前記半導体基板より離間した領域の前記第1のスルーホールを囲うように形成され、前記第1のスルーホールより開口径が広い開口と、が形成された第1の層間絶縁膜と、前記開口の内壁及び底部、前記第1のスルーホールの内壁及び底部に形成され、前記ソース拡散層に接続されたキャパシタ蓄積電極と、前記キャパシタ蓄積電極を覆うように形成されたキャパシタ誘電体膜と、前記キャパシタ誘電体膜を覆うように形成されたキャパシタ対向電極とを有するキャパシタと、前記第2のスルーホール内壁及び底部に形成され、前記ドレイン拡散層と接続された第1のコンタクト用導電膜とを有するメモリセルと、前記メモリセル上に形成され、ビット線コンタクトホールが形成された第2の層間絶縁膜と、前記第2の層間絶縁膜上に形成され、前記ビット線コンタクトホールを介して前記メモリセルの前記第1のコンタクト用導電膜に接続されたビット線とを有することを特徴とする半導体記憶装置によっても達成される。このように半導体記憶装置を構成することにより、キャパシタ容量を減少することなくスルーホールの開口径を極めて小さくすることができる。これにより、ゴミの付着等に起因するビット線とワード線との間の短絡を防止することができる。
また、上記の半導体記憶装置において、前記キャパシタ蓄積電極は、前記第1のスルーホールの内部に、前記第1のスルーホール内壁とは離間して形成された第1の柱状導電体を有し、前記コンタクト用導電膜は、前記第2のスルーホールの内部に、前記第2のスルーホール内壁とは離間して形成された第2の柱状導電体を有することが望ましい。こうすることにより、第1の柱状導電体をもキャパシタ蓄積電極として機能するので、キャパシタ容量を大幅に増加することができる。また、ドレイン拡散層とビット線との配線を、第1のコンタクト用導電膜と、第2の柱状導電体とにより形成できるので、ドレイン拡散層−ビット線間の配線抵抗を減少することができる。
また、上記の半導体記憶装置において、前記絶縁膜と接する領域の前記第1の層間絶縁膜は、前記絶縁膜とはエッチング特性が異なる材料により構成されていることが望ましい。このように半導体記憶装置を構成することにより、スルーホールを開口する際に絶縁膜をエッチングストッパーとして用いることができ、基板開口部を自己整合で形成することができる。従って、スルーホールを形成する際にゲート電極との合わせ余裕を確保する必要がないので、メモリセル面積の小さい半導体記憶装置を構成することができる。
また、上記の半導体記憶装置において、前記絶縁膜はシリコン窒化膜であり、前記絶縁膜とエッチング特性が異なる前記材料は、シリコン酸化膜又は不純物を添加したシリコン酸化膜であることが望ましい。
また、上記の半導体記憶装置において、前記キャパシタ蓄積電極は、前記第1のスルーホールより前記開口内に柱状に突出する柱状導電体を更に有することが望ましい。こうすることにより柱状導電体の分だけキャパシタ蓄積電極の表面積が増加するので、キャパシタ容量を増加することができる。
また、上記の半導体記憶装置において、前記ビット線コンタクトホールの内壁に形成されたサイドウォール絶縁膜を更に有し、前記ビット線は、前記サイドウォール絶縁膜により前記キャパシタ対向電極と絶縁されていることが望ましい。このように半導体記憶装置を構成することにより、キャパシタ対向電極を形成するリソグラフィー工程と、ビット線コンタクトホールを形成するリソグラフィー工程とを一度に行うことができる。
また、上記の半導体記憶装置において、前記メモリセルが形成されたメモリセル領域の周辺の前記半導体基板上に形成された周辺回路用トランジスタと、前記第1の層間絶縁膜上に形成され、前記ビット線と同一導電層からなる配線層とを更に有し、前記配線層は、前記周辺回路用トランジスタのゲート電極、ソース拡散層又はドレイン拡散層に直接接続されていることが望ましい。このように半導体記憶装置を構成することにより、周辺回路の動作速度を犠牲にすることなく上記の半導体記憶装置を構成することができる。
また、上記の半導体記憶装置において、前記メモリセルが形成されたメモリセル領域の周辺の前記半導体基板上に形成された周辺回路用トランジスタと、前記ビット線上に形成された第3の層間絶縁膜と、前記第3の層間絶縁膜上に形成された配線層とを更に有し、前記配線層は、前記周辺回路用トランジスタのゲート電極、ソース拡散層又はドレイン拡散層に直接接続されていることが望ましい。このように半導体記憶装置を構成することにより、製造工程数を増加せず、周辺回路の動作速度を犠牲にすることなく上記の半導体記憶装置を構成することができる。
また、上記の半導体記憶装置において、前記配線層は、前記周辺回路用トランジスタのゲート電極、ソース拡散層若しくはドレイン拡散層、前記キャパシタ対向電極、又は前記ビット線に直接接続されていることが望ましい。こうすることにより、製造工程数を増加せず、且つ周辺回路の動作速度を犠牲にすることなく上記の半導体記憶装置を構成することができる。
また、上記の半導体記憶装置において、前記ビット線と前記配線層とを接続する領域の前記ビット線直下に、前記キャパシタ対向電極と、前記第2の層間絶縁膜との積層膜と同一の構造よりなるエッチング保護パターンを更に有することが望ましい。こうすることにより、周辺回路領域に形成する深いスルーホールと、ビット線又はキャパシタ対向電極上に形成する浅いスルーホールとを、ビット線と半導体基板との短絡を発生せずに同時に開口することができる。
また、上記の半導体記憶装置において、前記メモリセルが形成されたメモリセル領域の周辺の前記半導体基板上に形成された周辺回路用トランジスタと、前記第2の層間絶縁膜上に形成され、前記ビット線と同一導電層からなる配線層とを更に有し、前記キャパシタ対向電極及び前記第2の層間絶縁膜は、前記周辺回路用トランジスタの形成された領域に延在して形成されており、前記配線層は、前記周辺回路用トランジスタのゲート電極、ソース拡散層又はドレイン拡散層に直接接続されていることが望ましい。このように半導体記憶装置を構成することにより、製造工程数を増加することなく周辺回路の配線層を形成することができる。
また、上記の半導体記憶装置において、前記メモリセルが形成されたメモリセル領域の周辺の前記半導体基板上に形成された周辺回路用トランジスタと、前記周辺回路用トランジスタのゲート電極、ソース拡散層、又はドレイン拡散層上の前記第1の層間絶縁膜に形成された第3のスルーホールの内壁及び底部に形成された第2のコンタクト用導電膜とを更に有し、前記周辺回路用トランジスタのゲート電極、ソース拡散層又はドレイン拡散層は、前記第2のコンタクト用導電膜を介して前記第1の層間絶縁膜上に形成された配線層に接続されていることが望ましい。このように半導体記憶装置を構成することにより、製造工程数を増加することなく上記の半導体記憶装置を構成することができる。
また、上記の半導体記憶装置において、前記第3のスルーホールの底部に形成された第3の埋め込み導電体を更に有し、前記第2のコンタクト用導電膜は、前記第3の埋め込み導電体を介して前記周辺回路用トランジスタのゲート電極、ソース拡散層又はドレイン拡散層に接続されていることが望ましい。このように半導体記憶装置を構成することにより、アスペクト比の大きいスルーホール等を形成する際に、予め半導体基板基板と接する領域に抵抗の低い埋め込み導電体を形成してオーミックコンタクトを形成するので、素子の集積化が進み、スルーホールのアスペクト比が増大した場合にも、スルーホール底部でのコンタクト特性を確保することができる。
また、上記の半導体記憶装置において、前記第1の層間絶縁膜は、エッチング特性が異なる複数の絶縁材料を積層した積層膜であることが望ましい。このように半導体記憶装置を構成すれば、アスペクト比の大きいスルーホールを開口する際にも容易に行うことができる。
また、上記の半導体記憶装置において、前記積層膜は、シリコン窒化膜をシリコン酸化膜により挟んで積層されていることが望ましい。
また、上記の半導体記憶装置において、前記積層膜は、シリコン酸化膜上にシリコン窒化膜が積層された膜であることが望ましい。
また、半導体基板上に形成されたソース拡散層とドレイン拡散層と、前記ソース拡散層と前記ドレイン拡散層との間の前記半導体基板上に、ゲート絶縁膜を介して形成されたゲート電極とを有するメモリセルトランジスタと、前記ゲート電極の上面及び側面を覆う絶縁膜と、前記メモリセルトランジスタ上を覆い、前記ソース拡散層上に開口した第1のスルーホールが形成された第1の層間絶縁膜と、前記第1のスルーホールの内壁及び底部に形成され、前記ソース拡散層に接続されたコンタクト部と、前記コンタクト部に接続され、前記第1の層間絶縁膜上に突出して形成された突出部とを有するキャパシタ蓄積電極と、前記キャパシタ蓄積電極を覆うように形成されたキャパシタ誘電体膜と、前記キャパシタ誘電体膜を覆うように形成されたキャパシタ対向電極と、を有するキャパシタとを有するメモリセルを有することを特徴とする半導体記憶装置によっても達成される。こうすることにより、突出部の表裏を用いてキャパシタを構成できるので、キャパシタ容量を増加することができる。
また、上記の半導体記憶装置において、前記メモリセル上に形成され、前記第1の層間絶縁膜を介して前記ドレイン拡散層に達するビット線コンタクトホールが形成された第2の層間絶縁膜と、前記第2の層間絶縁膜上に形成され、前記ビット線コンタクトホールを介して前記メモリセルの前記ドレイン拡散層に接続されたビット線とを更に有することが望ましい。
また、上記の半導体記憶装置において、前記第1の層間絶縁膜には、前記ドレイン拡散層上に開口された第2のスルーホールが形成されており、前記第2のスルーホール内壁及び底部に形成され、前記ドレイン拡散層と接続されたコンタクト用導電膜と、前記メモリセル上に、第2の層間絶縁膜を介して形成され、前記コンタクト用導電膜接続されたビット線とを更に有することが望ましい。
また、上記の半導体記憶装置において、前記第1の層間絶縁膜は、シリコン窒化膜とシリコン酸化膜とを有し、前記シリコン窒化膜は、前記ゲート電極上に形成されており、前記シリコン酸化膜は、前記シリコン窒化膜上に形成されており、前記第2の層間絶縁膜はシリコン酸化膜により形成されていることが望ましい。こうすることにより、突出部を容易に形成することができる。また、キャパシタ容量のばらつきを小さくすることができる。
また、上記の半導体記憶装置において、前記第1のコンタクト用導電膜、前記第2のコンタクト用導電膜又は前記キャパシタ蓄積電極は、N形シリコン及びP形シリコンにコンタクトする導電材料であることが望ましい。このように半導体記憶装置を構成することにより、シリコン基板とのコンタクト特性を向上することができる。
また、上記の半導体記憶装置において、前記ビット線コンタクトホールは、ビット線の延在する方向に長く伸びた形状であることが望ましい。このように半導体記憶装置を構成することにより、最小加工寸法でビット線とワード線を配置できるので、メモリセル面積を大幅に縮小することができる。
また、上記の半導体記憶装置において、前記ビット線は、前記ビット線間の間隔の半分以下の膜厚であることが望ましい。このように半導体記憶装置を構成することにより、ビット線間の容量カップリングを抑えることができる。
また、並行に配された複数のビット線と複数の前記ビット線に交差する方向に並行に配された複数のワード線と、それぞれの前記ビット線の一方の端に設けられたセンスアンプとそれぞれの前記ワード線の一方の端に設けられたデコーダと前記ビット線と前記ワード線のそれぞれの交差部に設けられた上記いずれかに記載のメモリセルとを有し、複数の前記センスアンプは2組に分けられ、前記メモリセルが形成されたメモリセル領域の対向する側部にそれぞれの組が設けられており、複数の前記デコーダは2組に分けられ、前記メモリセル領域の他の対向する側部にそれぞれの組が設けられていることを特徴とする半導体記憶装置によっても達成される。このように半導体記憶装置を構成することにより、最小加工寸法で配置したビット線とワード線に接続する周辺回路を構成することができる。
また、半導体基板上に形成されたソース拡散層とドレイン拡散層と、前記ソース拡散層と前記ドレイン拡散層との間の前記半導体基板上に、ゲート絶縁膜を介して形成されたゲート電極とを有するメモリセルトランジスタと、前記メモリセルトランジスタ上を覆い、前記ソース拡散層上に開口した第1のスルーホールと、前記ドレイン拡散層上に開口した第2のスルーホールとが形成された第1の層間絶縁膜と、前記第1のスルーホール内に埋め込まれた埋め込み導電体と、前記第1の層間絶縁膜上に形成され、前記埋め込み導電体を介して前記ソース拡散層に接続されたキャパシタ蓄積電極と、前記キャパシタ蓄積電極を覆うように形成されたキャパシタ誘電体膜と、前記キャパシタ誘電体膜を覆うように形成されたキャパシタ対向電極とを有するキャパシタとを有するメモリセルと、前記第1の層間絶縁膜上に形成され、前記第2のスルーホールを介して前記ドレイン拡散層に接続されたビット線とを有し、前記埋め込み導電体と前記ビット線は、同一の導電層により形成されていることを特徴とする半導体記憶装置によっても達成される。こうすることにより、製造工程において、キャパシタ蓄積電極のコンタクト用のスルーホールを開口するのに要するエッチング時間を減少できるので、このエッチングの際に、ビット線が露出することを防止することができる。
また、上記の半導体記憶装置において、前記埋め込み導電体は、前記第1のスルーホールの側壁及び底部に形成されていることが望ましい。
また、上記の半導体記憶装置において、前記第1のスルーホール及び前記第2のスルーホールは、前記ゲート電極の外側に離間して形成されていることが望ましい。
また、上記の半導体記憶装置において、前記ビット線の上面及び側面は、前記ビット線上に形成する第2の層間絶縁膜に対してエッチングストッパとして機能する絶縁膜により覆われていることが望ましい。こうすることにより、キャパシタ蓄積電極のコンタクト用のスルーホールを開口する際にビット線に与えるダメージを小さくすることができる。
また、上記の半導体記憶装置において、前記第2の層間絶縁膜には、その内部に前記埋め込み導電体が露出する第3のスルーホールが形成されており、前記キャパシタ誘電体膜は、前記第3のスルーホールの側壁及び底面に形成されていることが望ましい。こうすることにより、周辺回路領域とメモリセル領域との高低差を小さくすることができるので、その上層に形成する配線層のルールを縮小することができる。
また、半導体基板上に、第1の導電膜と第1の絶縁膜を積層して堆積した後、前記第1の導電膜と前記第1の絶縁膜をパターニングし、上面が前記第1の絶縁膜で覆われた前記第1の導電膜からなるゲート電極を形成するゲート電極形成工程と、前記ゲート電極をマスクとして前記半導体基板に不純物を導入し、ソース拡散層及びドレイン拡散層を形成する拡散層形成工程と、前記ゲート電極の側壁に第1のサイドウォール絶縁膜を形成する第1のサイドウォール絶縁膜形成工程と、前記ソース拡散層上に開口された第1のスルーホールと、前記ドレイン拡散層上に開口された第2のスルーホールが形成された第1の層間絶縁膜を形成する第1の層間絶縁膜形成工程と、前記第1の層間絶縁膜が形成された前記半導体基板上に第2の導電膜を堆積する第2の導電膜堆積工程と、前記第1のスルーホールと前記第2のスルーホールの内部に前記第2の導電膜を残存させるように前記第1の層間絶縁膜上の前記第2の導電膜を除去し、前記第1のスルーホール内に形成された前記第2の導電膜からなるキャパシタ蓄積電極と、前記第2のスルーホール内に形成された第2の導電膜からなる第1のコンタクト用導電膜を形成する導電膜除去工程と、前記キャパシタ蓄積電極と、前記第1のコンタクト用導電膜とが形成された前記半導体基板上に、キャパシタ誘電体膜となる第2の絶縁膜と、キャパシタ対向電極となる第3の導電膜とを堆積した後、前記第3の導電膜をパターニングし、前記キャパシタ対向電極を形成するキャパシタ対向電極形成工程とを有することを特徴とする半導体記憶装置の製造方法によっても達成される。このようにして半導体記憶装置を製造することにより、メモリセル面積の小さい半導体記憶装置を、ビット線−ドレイン拡散層間の電気抵抗が増加せず、且つキャパシタ容量を減少することなく形成することができる。
また、上記の半導体記憶装置の製造方法において、前記キャパシタ対向電極形成工程では、前記第3の導電膜上に堆積した第3の絶縁膜と前記第3の導電膜をパターニングし、前記キャパシタ対向電極と、前記第2のスルーホール上に開口されたビット線コンタクトホールを形成し、前記キャパシタ対向電極形成工程の後、第4の絶縁膜を堆積し、前記第4の絶縁膜を異方性エッチングすることにより前記ビット線コンタクトホールの内壁に第2のサイドウォール絶縁膜を形成すると同時に、前記ビット線コンタクトホール底部の前記第2の絶縁膜を除去する第2のサイドウォール絶縁膜形成工程と、前記第3の絶縁膜上に形成され、前記ビット線コンタクトホール内に露出した前記第1のコンタクト用導電膜と接続されたビット線を形成するビット線形成工程とを更に有することが望ましい。このように半導体記憶装置を製造すれば、キャパシタ対向電極を形成するリソグラフィー工程と、ビット線コンタクトホールを形成するリソグラフィー工程とを一度に行うことができる。
また、半導体基板上に、第1の導電膜と第1の絶縁膜を積層して堆積した後、前記第1の導電膜と前記第1の絶縁膜をパターニングし、メモリセルトランジスタを形成する第1の領域に、上面が前記第1の絶縁膜で覆われた前記第1の導電膜からなる第1のゲート電極を、周辺回路用トランジスタを形成する第2の領域に、上面が前記第1の絶縁膜で覆われた前記第1の導電膜からなる第2のゲート電極を形成するゲート電極形成工程と、前記ゲート電極をマスクとして前記半導体基板に不純物を導入し、前記第1の領域に前記メモリセルトランジスタのソース拡散層及びドレイン拡散層を形成し、前記第2の領域に前記周辺回路用トランジスタのソース拡散層及びドレイン拡散層を形成する拡散層形成工程と、前記ゲート電極の側壁に第1のサイドウォール絶縁膜を形成する第1のサイドウォール絶縁膜形成工程と、前記メモリセルトランジスタの前記ソース拡散層上に開口された第1のスルーホールと、前記メモリセルトランジスタの前記ドレイン拡散層上に開口された第2のスルーホールとが形成された第1の層間絶縁膜を形成する第1の層間絶縁膜形成工程と、前記第1の層間絶縁膜が形成された前記半導体基板上に第2の導電膜を堆積する第2の導電膜堆積工程と、前記第1のスルーホールと、前記第2のスルーホールとの内部に前記第2の導電膜を残存させるように前記第1の層間絶縁膜上の前記第2の導電膜を除去し、前記第1のスルーホール内に形成された前記第2の導電膜からなるキャパシタ蓄積電極と、前記第2のスルーホール内に形成された第2の導電膜からなる第1のコンタクト用導電膜を形成する導電膜除去工程と、前記キャパシタ蓄積電極と、前記第1のコンタクト用導電膜上に、キャパシタ誘電体膜となる第2の絶縁膜と、キャパシタ対向電極となる第3の導電膜と、第3の絶縁膜とを堆積した後、前記第3の絶縁膜と前記第3の導電膜をパターニングし、前記キャパシタ対向電極と、前記第2のスルーホール上に開口されたビット線コンタクトホールとを形成するビット線コンタクトホール形成工程と、前記ビット線コンタクトホールが形成された前記第3の絶縁膜上に第4の絶縁膜を堆積した後、前記第4の絶縁膜を異方性エッチングすることにより前記ビット線コンタクトホールの内壁に第2のサイドウォール絶縁膜を形成すると同時に、前記ビット線コンタクトホール底部の前記第2の絶縁膜を除去する第2のサイドウォール絶縁膜形成工程と、前記キャパシタ対向電極上の前記第3の絶縁膜に開口された第3のスルーホールと、前記周辺回路用トランジスタの前記ソース拡散層、前記ドレイン拡散層、又は前記第2のゲート電極上の前記第1の層間絶縁膜に開口された第4のスルーホールとを形成する第2のスルーホール形成工程と、前記ビット線コンタクトホール内に露出した前記第1のコンタクト用導電膜と接続されたビット線と、前記第3のスルーホールを介して前記キャパシタ対向電極と接続された第1の配線層と、前記第4のスルーホールを介して前記周辺回路用トランジスタと接続された第2の配線層とを形成する配線層形成工程とを有することを特徴とする半導体記憶装置の製造方法によっても達成される。このように半導体記憶装置を製造すれば、周辺回路の動作速度を犠牲にすることなく上記の半導体記憶装置を構成することができる。
また、上記の半導体記憶装置の製造方法において、前記第2のサイドウォール絶縁膜形成工程の後に、前記ビット線コンタクトホール内に露出した前記コンタクト用導電膜と接続されたビット線を形成するビット線形成工程と、前記ビット線が形成された前記半導体基板上に第2の層間絶縁膜を形成する第2の層間絶縁膜形成工程と、を更に有し、前記第2のスルーホール形成工程では、前記第2の層間絶縁膜と前記第3の絶縁膜に、前記キャパシタ対向電極に達する第3のスルーホールを形成するとともに、前記第2の層間絶縁膜と前記第1の層間絶縁膜に、前記周辺回路用トランジスタの前記ソース拡散層、前記ドレイン拡散層、又は前記第2のゲート電極に達する第4のスルーホールを形成し、前記配線層形成工程では、前記第3のスルーホールを介して前記キャパシタ対向電極と接続された第1の配線層と、前記第4のスルーホールを介して前記周辺回路用トランジスタと接続された第2の配線層を形成することが望ましい。このように半導体記憶装置を製造すれば、製造工程数を増加せず、周辺回路の動作速度を犠牲にすることなく上記の半導体記憶装置を構成することができる。
また、上記の半導体記憶装置の製造方法において、前記第2のスルーホール形成工程において、前記ビット線と前記配線層とを接続する第5のスルーホールを形成する場合には、前記ビット線コンタクトホール形成工程において、前記ビット線と前記配線層とを接続するコンタクトホールを形成する領域の前記第1の層間絶縁膜上に、前記第3の導電膜と前記第3の絶縁膜との積層膜よりなるエッチング保護パターンを形成することが望ましい。このように半導体記憶装置を製造すれば、周辺回路領域に形成する深いスルーホールを開口する際にも、ビット線直下の第1の層間絶縁膜がエッチングされるのを防止できるので、ビット線と、半導体基板との短絡を防止することができる。
また、半導体基板上に、第1の導電膜と第1の絶縁膜を積層して堆積した後、前記第1の導電膜と前記第1の絶縁膜をパターニングし、メモリセルトランジスタを形成する第1の領域に、上面が前記第1の絶縁膜で覆われた前記第1の導電膜からなる第1のゲート電極を、周辺回路用トランジスタを形成する第2の領域に、上面が前記第1の絶縁膜で覆われた前記第1の導電膜からなる第2のゲート電極を形成するゲート電極形成工程と、前記ゲート電極をマスクとして前記半導体基板に不純物を導入し、前記第1の領域に前記メモリセルトランジスタのソース拡散層及びドレイン拡散層を形成し、前記第2の領域に前記周辺回路用トランジスタのソース拡散層及びドレイン拡散層を形成する拡散層形成工程と、前記ゲート電極の側壁に第1のサイドウォール絶縁膜を形成する第1のサイドウォール絶縁膜形成工程と、前記メモリセルトランジスタの前記ソース拡散層上に開口された第1のスルーホールと、前記メモリセルトランジスタの前記ドレイン拡散層上に開口された第2のスルーホールとが形成された第1の層間絶縁膜を形成する第1の層間絶縁膜形成工程と、前記第1の層間絶縁膜が形成された前記半導体基板上に第2の導電膜を堆積する第2の導電膜堆積工程と、前記第1のスルーホールと、前記第2のスルーホールとの内部に前記第2の導電膜を残存させるように前記第1の層間絶縁膜上の前記第2の導電膜を除去し、前記第1のスルーホール内に形成された前記第2の導電膜からなるキャパシタ蓄積電極と、前記第2のスルーホール内に形成された第2の導電膜からなる第1のコンタクト用導電膜を形成する導電膜除去工程と、前記キャパシタ蓄積電極と、前記第1のコンタクト用導電膜上に、キャパシタ誘電体膜となる第2の絶縁膜と、キャパシタ対向電極となる第3の導電膜と、第3の絶縁膜とを堆積した後、前記第3の絶縁膜と前記第3の導電膜をパターニングし、前記キャパシタ対向電極と、前記第2のスルーホール上に開口されたビット線コンタクトホールとを形成し、前記周辺回路用トランジスタの前記ソース拡散層、前記ドレイン拡散層、又は前記第2のゲート電極上に開口する第3のスルーホールを前記第2の絶縁膜上まで開口するビット線コンタクトホール形成工程と、前記ビット線コンタクトホールを覆うフォトレジストを選択的に形成した後、前記第3のスルーホール内の前記第2の絶縁膜と、前記第1の層間絶縁膜とをエッチングし、前記周辺回路用トランジスタの前記ソース拡散層、前記ドレイン拡散層、又は前記第2のゲート電極上まで達する前記第3のスルーホールを形成する第2のスルーホール形成工程とを有することを特徴とする半導体記憶装置の製造方法によっても達成される。このように半導体記憶装置を製造すれば、周辺回路部にスルーホールを開口する際に、微細な位置合わせをする必要がないので、リソグラフィー工程を簡略化することができる。
また、上記の半導体記憶装置の製造方法において、前記ビット線コンタクトホール形成工程では、前記キャパシタ蓄積電極と、前記第2の導電膜上に、キャパシタ誘電体膜となる前記第2の絶縁膜と、キャパシタ対向電極となる前記第3の導電膜と、前記第3の絶縁膜と、エッチングストッパーとして機能するマスク膜を連続して堆積した後、前記マスク膜、前記第3の絶縁膜と前記第3の導電膜をパターニングし、前記キャパシタ対向電極と、前記第2のスルーホール上に開口されたビット線コンタクトホールとを形成し、前記周辺回路用トランジスタの前記ソース拡散層、前記ドレイン拡散層、又は前記第2のゲート電極上に開口する前記第3のスルーホールを前記第2の絶縁膜上まで開口し、前記第2のスルーホール形成工程では、前記ビット線コンタクトホールを覆うフォトレジストを選択的に形成した後、前記マスク膜と前記フォトレジストをエッチングマスクとして前記第3のスルーホール内の前記第2の絶縁膜と、前記第1の層間絶縁膜とをエッチングし、前記周辺回路用トランジスタの前記ソース拡散層、前記ドレイン拡散層、又は前記第2のゲート電極上まで達する前記第3のスルーホールを形成することが望ましい。このように半導体記憶装置を製造すれば、リソグラフィー工程を簡略化することができる。
また、上記の半導体記憶装置の製造方法において、前記マスク膜は、シリコン膜であることが望ましい。
また、半導体基板上に、第1の導電膜と第1の絶縁膜を積層して堆積した後、前記第1の導電膜と前記第1の絶縁膜をパターニングし、メモリセルトランジスタを形成する第1の領域に、上面が前記第1の絶縁膜で覆われた前記第1の導電膜からなる第1のゲート電極を、周辺回路用トランジスタを形成する第2の領域に、上面が前記第1の絶縁膜で覆われた前記第1の導電膜からなる第2のゲート電極を形成するゲート電極形成工程と、前記ゲート電極をマスクとして前記半導体基板に不純物を導入し、前記第1の領域に前記メモリセルトランジスタのソース拡散層及びドレイン拡散層を形成し、前記第2の領域に前記周辺回路用トランジスタのソース拡散層及びドレイン拡散層を形成する拡散層形成工程と、前記ゲート電極の側壁に第1のサイドウォール絶縁膜を形成する第1のサイドウォール絶縁膜形成工程と、前記メモリセルトランジスタの前記ソース拡散層上に開口された第1のスルーホールと、前記メモリセルトランジスタの前記ドレイン拡散層上に開口された第2のスルーホールと、前記周辺回路用トランジスタの前記ソース拡散層、前記ドレイン拡散層又は前記第2のゲート電極上に開口する第3のスルーホールとが形成された第1の層間絶縁膜を形成する第1の層間絶縁膜形成工程と、前記第1の層間絶縁膜が形成された前記半導体基板上に第2の導電膜を堆積する第2の導電膜堆積工程と、前記第1のスルーホールと、前記第2のスルーホールと、前記第3のスルーホールの内部に前記第2の導電膜を残存させるように前記第1の層間絶縁膜上の前記第2の導電膜を除去し、前記第1のスルーホール内に形成された前記第2の導電膜からなるキャパシタ蓄積電極と、前記第2のスルーホール内に形成された前記第2の導電膜からなる第1のコンタクト用導電膜と、前記第3のスルーホール内に形成された第2の導電膜からなる第2のコンタクト用導電膜とを形成する導電膜除去工程と、前記キャパシタ蓄積電極と、前記第1のコンタクト用導電膜と、前記第2のコンタクト用導電膜とが形成された前記半導体基板上に、キャパシタ誘電体膜となる第2の絶縁膜と、キャパシタ対向電極となる第3の導電膜と、第3の絶縁膜とを堆積した後、前記第3の絶縁膜と前記第3の導電膜をパターニングし、前記キャパシタ対向電極と、前記第2のスルーホール上に開口されたビット線コンタクトホールを形成するビット線コンタクトホール形成工程と、前記ビット線コンタクトホールが形成された前記第3の絶縁膜上に第4の絶縁膜を堆積した後、前記第4の絶縁膜を異方性エッチングすることにより前記ビット線コンタクトホールの内壁に第2のサイドウォール絶縁膜を形成すると同時に、前記ビット線コンタクトホール底部の前記第2の絶縁膜を除去する第2のサイドウォール絶縁膜形成工程と、前記ビット線コンタクトホール内に露出した前記第1のコンタクト用導電膜と接続されたビット線と、前記第3のスルーホール内に形成された前記第2のコンタクト用導電膜に接続された配線層を形成する配線層形成工程とを有することを特徴とする半導体記憶装置の製造方法によっても達成される。このように半導体記憶装置を製造すれば、製造工程数を増加することなく上記の半導体記憶装置を構成することができる。
また、上記の半導体記憶装置の製造方法において、前記キャパシタ対向電極形成工程では、前記第3の導電膜表面が平坦になるように、前記第3の導電膜を前記第1のスルーホール又は前記第2のスルーホール内に埋め込むことが望ましい。このように半導体記憶装置を製造すれば、キャパシタ対向電極を形成するリソグラフィー工程と、ビット線コンタクトホールを形成するリソグラフィー工程とを一度に行うことができる。
また、上記の半導体記憶装置の製造方法において、前記第2の導電膜堆積工程の後に、第5の絶縁膜を堆積して前記第5の絶縁膜を異方性エッチングすることにより、前記第2の導電膜が形成された前記第1のスルーホール及び前記第2のスルーホールの内壁に第3のサイドウォール絶縁膜を形成する第3のサイドウォール絶縁膜形成工程と、前記第3のサイドウォール絶縁膜が形成された前記第1のスルーホール及び前記第2のスルーホールを埋め込む第4の導電膜を堆積する第4の導電膜堆積工程とを、前記導電膜除去工程の後に、前記第3のサイドウォール絶縁膜を除去することにより前記第1のスルーホール内に前記第4の導電膜よりなる第1の柱状導電体を、前記第2のスルーホール内に前記第4の導電膜よりなる第2の柱状導電体を形成する柱状導電体形成工程とを更に有し、前記導電膜除去工程では、前記第3のサイドウォール絶縁膜が表面に露出するまで、前記第4の導電膜、前記第2の導電膜、前記第1の層間絶縁膜を除去することが望ましい。このように半導体記憶装置を製造すれば、第1のスルーホール内壁とは離間して形成された第1の柱状導電体を有するキャパシタ蓄積電極と、第2のスルーホール内壁とは離間して形成された第2の柱状導電体を有する第1のコンタクト用導電膜を形成することができるので、キャパシタ容量を大幅に増加するとともに、ドレイン拡散層とビット線間の配線抵抗を減少することができる。また、上記の半導体記憶装置の製造方法では、第2の導電膜を除去する際にスルーホール内が埋め込まれているので、研磨剤等がスルーホール内に入り込むことが防止できる。これにより、研磨剤等による歩留りの低下を防止することができる。
また、上記の半導体記憶装置の製造方法において、前記第1の層間絶縁膜形成工程では、前記第1の層間絶縁膜を堆積後、前記スルーホール形成前に、前記第1の層間絶縁膜の表面を研磨により平坦化することが望ましい。このように半導体記憶装置を製造すれば、層間絶縁膜上のグローバル平坦性が改善されるので、スルーホールを開口する際のフォーカス深度を浅くでき、微細なパターニングを行うことが可能となる。
また、上記の半導体記憶装置の製造方法において、前記導電膜除去工程では、前記半導体基板表面を研磨し、前記第1の層間絶縁膜上の前記第2の導電膜を除去することが望ましい。このように半導体記憶装置を製造すれば、スルーホールの形状の整合したキャパシタ蓄積電極、コンタクト用導電膜を容易に形成することができる。
また、上記の半導体記憶装置の製造方法において、前記第1の層間絶縁膜形成工程では、エッチング特性の異なる複数の絶縁材料を積層した積層膜により前記第1の層間絶縁膜を形成し、前記絶縁材料を一層づつエッチングすることにより前記スルーホールを開口することが望ましい。このように半導体記憶装置を製造すれば、アスペクト比の大きいスルーホールを開口する際にも容易に行うことができる。
また、上記の半導体記憶装置の製造方法において、前記第2の導電膜堆積工程の後に、前記第2の導電膜上にフォトレジストを塗布し、前記第1のスルーホール、前記第2のスルーホール、又は前記第3のスルーホール内に埋め込むフォトレジスト塗布工程を、前記導電膜除去工程の後に、前記第1のスルーホール、前記第2のスルーホール、又は前記第3のスルーホール内に埋め込まれた前記フォトレジストを剥離するフォトレジスト剥離工程を更に有し、前記導電膜除去工程では、前記第1のスルーホール、前記第2のスルーホール、又は前記第3のスルーホール内部に前記第2の導電膜及び前記フォトレジストを残存させるように、前記第1の層間絶縁膜上の前記第2の導電膜及び前記フォトレジストを除去することが望ましい。このように半導体記憶装置を製造すれば、第2の導電膜を研磨により除去する際に研磨剤等がスルーホール内に入り込むことがないので、これに起因する歩留り低下を防止することができる。
また、上記の半導体記憶装置の製造方法において、前記第2の導電膜堆積工程の後に、前記第1の層間絶縁膜とはエッチング特性の異なる第6の絶縁膜を堆積し、前記第1のスルーホール、前記第2のスルーホール、又は前記第3のスルーホール内に埋め込む絶縁膜堆積工程を、前記導電膜除去工程の後に、前記第1のスルーホール、前記第2のスルーホール、又は前記第3のスルーホール内に埋め込まれた前記第6の絶縁膜を除去する第6の絶縁膜除去工程を更に有し、前記導電膜除去工程では、前記第1のスルーホール、前記第2のスルーホール、又は前記第3のスルーホール内部に前記第2の導電膜及び前記第6の絶縁膜を残存させるように、前記第1の層間絶縁膜上の前記第2の導電膜及び前記第6の絶縁膜を除去することが望ましい。このように半導体記憶装置を製造すれば、第2の導電膜を研磨により除去する際に研磨剤等がスルーホール内に入り込むことがないので、これに起因する歩留り低下を防止することができる。
また、上記の半導体記憶装置の製造方法において、前記第1の層間絶縁膜は、その表面に、前記第6の絶縁膜とエッチング特性が異なる絶縁膜を有する積層膜であることが望ましい。こうすることにより、研磨の後に、スルーホール内に埋め込まれた絶縁膜のみを選択的に除去することができる。
また、上記の半導体記憶装置の製造方法において、前記第2の導電膜堆積工程の後に、前記第1の層間絶縁膜とエッチング特性がほぼ等しい第6の絶縁膜を堆積し、前記第1のスルーホール、前記第2のスルーホール、又は前記第3のスルーホール内に埋め込む絶縁膜堆積工程を、前記導電膜除去工程の後に、前記第1のスルーホール、前記第2のスルーホール、又は前記第3のスルーホール内に埋め込まれた前記第6の絶縁膜及び前記第1の層間絶縁膜を除去する絶縁膜除去工程を更に有し、前記導電膜除去工程では、前記第1のスルーホール、前記第2のスルーホール、又は前記第3のスルーホール内部に前記第2の導電膜及び前記第6の絶縁膜を残存させるように、前記第1の層間絶縁膜上の前記第2の導電膜及び前記第6の絶縁膜を除去することが望ましい。このように半導体記憶装置を製造すれば、第2の導電膜を研磨により除去する際に研磨剤等がスルーホール内に入り込むことがないので、これに起因する歩留り低下を防止することができる。
また、上記の半導体記憶装置の製造方法において、前記第1の層間絶縁膜は、前記第6の絶縁膜とはエッチング特性の異なる絶縁膜上に、前記第6の絶縁膜とエッチング特性がほぼ等しい絶縁膜が堆積された積層膜であり、前記絶縁膜除去工程では、前記第6の絶縁膜及び前記第6の絶縁膜とエッチング特性がほぼ等しい絶縁膜を除去することが望ましい。こうすることにより、絶縁膜除去工程において、第6の絶縁膜及び第6の絶縁膜とエッチング特性がほぼ等しい絶縁膜を選択的に除去することができる。
また、半導体基板上に、第1の導電膜と第1の絶縁膜を積層して堆積した後、前記第1の導電膜と前記第1の絶縁膜をパターニングし、メモリセルトランジスタを形成する第1の領域に、上面が前記第1の絶縁膜で覆われた前記第1の導電膜からなる第1のゲート電極を、周辺回路用トランジスタを形成する第2の領域に、上面が前記第1の絶縁膜で覆われた前記第1の導電膜からなる第2のゲート電極を形成するゲート電極形成工程と、前記ゲート電極をマスクとして前記半導体基板に不純物を導入し、前記第1の領域に前記メモリセルトランジスタのソース拡散層及びドレイン拡散層を形成し、前記第2の領域に前記周辺回路用トランジスタのソース拡散層及びドレイン拡散層を形成する拡散層形成工程と、前記ゲート電極の側壁に第1のサイドウォール絶縁膜を形成する第1のサイドウォール絶縁膜形成工程と、前記第1のサイドウォールが形成された前記半導体基板上に第1の層間絶縁膜を堆積した後、前記第1の層間絶縁膜の表面を平坦化する第1の層間絶縁膜形成工程と、平坦化した前記第1の層間絶縁膜上に、前記第1の層間絶縁膜とはエッチング特性が異なる第2の絶縁膜を形成する第2の絶縁膜形成工程と、前記第1の層間絶縁膜と前記第2の絶縁膜をパターニングし、前記ソース拡散層上に開口された第1のスルーホールと、前記ドレイン拡散層上に開口された第2のスルーホールと、前記周辺回路用トランジスタの前記ソース拡散層、前記ドレイン拡散層、又は前記第2のゲート電極上に開口する第3のスルーホールとを形成するスルーホール形成工程と、前記スルーホールが開口された前記半導体基板上に第2の導電膜を堆積する第2の導電膜堆積工程と、前記第2の導電膜の表面を、前記第2の絶縁膜が表面に露出するまで研磨し、前記第1のスルーホールに埋め込まれた第1の埋め込み導電体と、前記第2のスルーホールに埋め込まれた第2の埋め込み導電体と、前記第3のスルーホールに埋め込まれた第3の埋め込み導電体とを形成する埋め込み導電体形成工程と、前記第1の埋め込み導電体上に開口された第4のスルーホールと、前記第2の埋め込み導電体上に開口された第5のスルーホールと、前記第3の埋め込み導電体上に開口する第6のスルーホールとが形成された、第2の層間絶縁膜を形成する第2の層間絶縁膜形成工程と、前記第2の層間絶縁膜が形成された前記半導体基板上に第3の導電膜を堆積する第3の導電膜堆積工程と、前記第4のスルーホールと、前記第5のスルーホールと、前記第6のスルーホールの内部に前記第2の導電膜を残存させるように前記第2の層間絶縁膜上の前記第3の導電膜を除去し、前記第4のスルーホール内に形成された前記第3の導電膜からなるキャパシタ蓄積電極と、前記第5のスルーホール内に形成された前記第3の導電膜からなる第1のコンタクト用導電膜と、前記第6のスルーホール内に形成された前記第3の導電膜からなる第2のコンタクト用導電膜とを形成する導電膜除去工程とを有することを特徴とする半導体記憶装置の製造方法によっても達成される。このように半導体記憶装置を製造すれば、素子の集積化が進み、スルーホールのアスペクト比が増大した場合にも、スルーホール底部でのコンタクト特性を確保することができる。
また、上記の半導体記憶装置の製造方法において、前記導電膜除去工程では、前記半導体基板表面を研磨し、前記第2の層間絶縁膜表面の前記第3の導電膜を除去することが望ましい。このように半導体記憶装置を製造すれば、層間絶縁膜を平坦化すると同時に埋め込み導電体を形成することができる。
また、上記の半導体記憶装置の製造方法において、前記第1の絶縁膜及び前記第1のサイドウォールは、前記スルーホールを形成する際にエッチングストッパーとして機能し、前記スルーホールは、前記第1の絶縁膜及び前記第1のサイドウォール絶縁膜に自己整合で形成することが望ましい。このように半導体記憶装置を製造すれば、スルーホールの底部に、ソース拡散層及びドレイン拡散層を容易に露出することができる。
また、半導体基板上に、第1の導電膜を堆積してパターニングし、前記第1の導電膜からなるゲート電極を形成するゲート電極形成工程と、前記ゲート電極をマスクとして前記半導体基板に不純物を導入し、ソース拡散層及びドレイン拡散層を形成する拡散層形成工程と、前記ソース拡散層上に開口された第1のスルーホールと、前記ドレイン拡散層上に開口された第2のスルーホールが形成された層間絶縁膜を形成する層間絶縁膜形成工程と、前記第1のスルーホールより開口径が広く、前記半導体基板上に達しない開口を、前記第1のスルーホールを囲うように前記層間絶縁膜に形成する開口形成工程と、前記層間絶縁膜が形成された前記半導体基板上に第2の導電膜を堆積する第2の導電膜堆積工程と、前記第2のスルーホール及び前記開口の内部に前記第2の導電膜を残存させるように前記層間絶縁膜上の前記第2の導電膜を除去し、前記開口内に形成された前記第2の導電膜からなるキャパシタ蓄積電極と、前記第2のスルーホール内に形成された前記第2の導電膜からなる第1のコンタクト用導電膜を形成する導電膜除去工程と、前記キャパシタ蓄積電極と、前記第1のコンタクト用導電膜とが形成された前記半導体基板上に、キャパシタ誘電体膜となる絶縁膜と、キャパシタ対向電極となる第3の導電膜とを堆積した後、前記第3の導電膜をパターニングし、前記キャパシタ対向電極を形成するキャパシタ対向電極形成工程とを有することを特徴とする半導体記憶装置の製造方法によっても達成される。このように半導体記憶装置を製造すれば、ゲート電極とスルーホールとの間隔を開けることができるので、製造工程で発生するゴミ等の影響によりビット線とワード線が短絡することを防止することができる。また、開口径の小さいスルーホールの他に、キャパシタ誘電体膜を形成する開口を設けるので、キャパシタ容量を低下することはない。
また、上記の半導体記憶装置の製造方法において、前記層間絶縁膜形成工程の後に、第4の導電膜を堆積して前記第1のスルーホール及び前記第2のスルーホールを埋め込む第4の導電膜堆積工程を更に有し、前記開口形成工程では、前記第1のスルーホール内に埋め込まれた前記第4の導電膜よりなる柱状導電体が、前記開口内に突出した状態で残留するように前記開口を形成することが望ましい。このように半導体記憶装置を製造すれば、開口を形成する際に第1のスルーホール内に露出する半導体基板にダメージを与えることを防止することができる。また、柱状導電体を覆ってキャパシタ蓄積電極が形成されるので、キャパシタ容量を増加することができる。
また、上記の半導体記憶装置の製造方法において、前記層間絶縁膜形成工程において、前記第1のスルーホール及び前記第2のスルーホールは同時に形成することが望ましい。
また、上記の半導体記憶装置の製造方法において、前記層間絶縁膜形成工程では、前記層間絶縁膜は、エッチング特性の異なる2層以上の絶縁膜よりなる積層膜により形成し、前記開口形成工程では、前記開口は、前記エッチング特性の異なる絶縁膜間の界面まで開口することが望ましい。こうすることにより、開口の深さを再現性よく制御できるので、キャパシタ容量のばらつきを小さくすることができる。
また、半導体基板上に、第1の導電膜を堆積してパターニングし、前記第1の導電膜からなるゲート電極を形成するゲート電極形成工程と、前記ゲート電極をマスクとして前記半導体基板に不純物を導入し、ソース拡散層及びドレイン拡散層を形成する拡散層形成工程と、前記ソース拡散層上に開口された第1のスルーホールと、前記ドレイン拡散層上に開口された第2のスルーホールが形成された層間絶縁膜を形成する層間絶縁膜形成工程と、前記層間絶縁膜が形成された前記半導体基板上に第2の導電膜を堆積する第2の導電膜堆積工程と、前記第2の導電膜をパターニングし、前記第1のスルーホールを介して前記ドレイン拡散層に接続されたビット線と、前記第2のスルーホールに埋め込まれた埋め込み導電体とを形成する第2の導電膜パターニング工程と、前記層間絶縁膜上に、前記埋め込み導電体を介して前記ソース拡散層に接続されたキャパシタ蓄積電極と、前記キャパシタ蓄積電極を覆うキャパシタ誘電体膜と、前記キャパシタ誘電体膜を覆うキャパシタ対向電極とを有するキャパシタを形成するキャパシタ形成工程とを有することを特徴とする半導体記憶装置の製造方法によっても達成される。このように半導体記憶装置を製造すれば、キャパシタ蓄積電極を、ビット線コンタクト用の第1のスルーホールと同時に形成された第2のスルーホール内にビット線形成と同時に埋め込まれた埋め込み導電体を介してソース拡散層に接続することができる。従って、新たな工程を追加することなく、キャパシタ蓄積電極コンタクト用のスルーホールを形成するためのエッチング時間を減少することができるので、このエッチングの際にビット線上の絶縁膜がエッチングされてビット線が露出することを防止できる。
また、上記の半導体記憶装置の製造方法において、前記第2の導電膜堆積工程の後に、前記第2の導電膜上に第1の絶縁膜を堆積する第1の絶縁膜堆積工程を、前記第2の導電膜パターニング工程の後に、前記ビット線側壁にサイドウォール絶縁膜を形成するサイドウォール絶縁膜形成工程を、更に有し、前記第2の導電膜パターニング工程では、前記第1の絶縁膜と前記第2の導電膜を同一パターンに加工することが望ましい。このように半導体記憶装置を製造すれば、これと同時に埋め込み導電体が表面に露出するので、従来のようにキャパシタ蓄積電極コンタクト用のスルーホールをマスク工程を用いて形成する必要がない。即ち、マスク工程を1工程削減することができる。
また、上記の半導体記憶装置の製造方法において、前記第2の導電膜パターニング工程の後に、前記埋め込み導電体上に開口が形成された第2の絶縁膜を形成する第2の絶縁膜形成工程を更に有し、前記キャパシタ形成工程では、前記キャパシタ蓄積電極を、前記開口の側壁及び底部に選択的に形成することが望ましい。こうすることによりメモリセル領域と周辺回路領域との高低差が小さくなるので、上層に形成する配線層の配線ルールを厳しく設計することができる。
また、上記の半導体記憶装置の製造方法において、前記層間絶縁膜形成工程は、前記半導体基板上に、層間絶縁膜を堆積する層間絶縁膜形成工程と、前記層間絶縁膜上に、前記第1のスルーホール及び前記第2のスルーホールを形成すべき領域に開口が形成され、前記層間絶縁膜とはエッチング特性が異なるエッチングストッパ膜を形成するエッチングストッパ膜形成工程と、前記エッチングストッパ膜の側壁部に、前記層間絶縁膜とはエッチング特性の異なるサイドウォールを形成するサイドウォール形成工程と、前記エッチングストッパ膜と前記サイドウォールをマスクとして、前記第2層間絶縁膜をエッチングし、前記第1のスルーホールと、前記第2のスルーホールが形成された前記層間絶縁膜を形成するスルーホール開口工程とを有することが望ましい。このように半導体記憶装置を製造すれば、露光装置の解像限界以下の開口径を有するスルーホールを開口することができる。
また、上記の半導体記憶装置の製造方法において、前記層間絶縁膜形成工程では、前記半導体基板上に前記層間絶縁膜を堆積した後、電子線描画法を用いてパターニングされたフォトレジストをマスクとして前記層間絶縁膜をエッチングし、前記第1のスルーホール及び前記第2のスルーホールを開口することが望ましい。このように半導体記憶装置を製造すれば、通常の露光装置の解像限界以下の開口径を有する第1のスルーホール及び第2のスルーホールを開口することができる。
以上の通り、本発明によれば、半導体基板上に形成されたソース拡散層とドレイン拡散層と、ソース拡散層とドレイン拡散層との間の半導体基板上に、ゲート絶縁膜を介して形成されたゲート電極とを有するメモリセルトランジスタと、ゲート電極の上面及び側面を覆う絶縁膜と、メモリセルトランジスタ上を覆い、ソース拡散層上に開口した第1のスルーホールと、ドレイン拡散層上に開口した第2のスルーホールとが形成された第1の層間絶縁膜と、第1のスルーホールの内壁及び底部に形成され、ソース拡散層に接続されたキャパシタ蓄積電極と、キャパシタ蓄積電極を覆うように形成されたキャパシタ誘電体膜と、キャパシタ誘電体膜を覆うように形成されたキャパシタ対向電極とを有するキャパシタと、第2のスルーホール内壁及び底部に形成され、ドレイン拡散層と接続された第1のコンタクト用導電膜とを有するメモリセルと、メモリセル上に形成され、ビット線コンタクトホールが形成された第2の層間絶縁膜と、第2の層間絶縁膜上に形成され、ビット線コンタクトホールを介してメモリセルの第1のコンタクト用導電膜に接続されたビット線とにより半導体記憶装置を構成するので、ソース拡散層上に開口した第1のスルーホールと、ドレイン拡散層上に開口した第2のスルーホールとを形成する際にゲート電極との合わせ余裕を確保する必要がなく、メモリセル面積を小さくすることができる。また、第1のコンタクト用導電膜は、第2のスルーホール内に完全に埋め込む必要はないので、同時に形成するキャパシタ蓄積電極の膜厚を必要以上に厚くする必要はなく、キャパシタ容量の低下を防止することができる。
また、半導体基板上に形成されたソース拡散層とドレイン拡散層と、ソース拡散層とドレイン拡散層との間の半導体基板上に、ゲート絶縁膜を介して形成されたゲート電極とを有するメモリセルトランジスタと、ゲート電極の上面及び側面を覆う絶縁膜と、メモリセルトランジスタ上を覆い、ソース拡散層上に開口された第1のスルーホールと、ドレイン拡散層上に開口された第2のスルーホールとが形成された第1の層間絶縁膜と、第1のスルーホールの底部に埋め込まれ、ソース拡散層に接続された第1の埋め込み導電体と、第2のスルーホールの底部に埋め込まれ、ドレイン拡散層に接続された第2の埋め込み導電体と、第1のスルーホールの内壁と、第1の埋め込み導電体の上面とに形成され、第1の埋め込み導電体を介してソース拡散層に接続されたキャパシタ蓄積電極と、キャパシタ蓄積電極を覆うように形成されたキャパシタ誘電体膜と、キャパシタ誘電体膜を覆うように形成されたキャパシタ対向電極とを有するキャパシタと、第2のスルーホールの内壁と、第2の埋め込み導電体の上面とに形成され、第2の埋め込み導電体を介してドレイン拡散層と接続された第1のコンタクト用導電膜とを有するメモリセルと、メモリセル上に形成され、ビット線コンタクトホールが形成された第2の層間絶縁膜と、第2の層間絶縁膜上に形成され、ビット線コンタクトホールを介してメモリセルの第1のコンタクト用導電膜に接続されたビット線とにより半導体記憶装置を構成するので、キャパシタ蓄積電極又はコンタクト用導電膜と半導体基板とが接する領域には、抵抗の低い埋め込み導電体によるオーミックコンタクトが形成される。これにより、素子の集積化が進み、スルーホールのアスペクト比が増大した場合にも、スルーホール底部でのコンタクト特性を確保することができる。
また、半導体基板上に形成されたソース拡散層とドレイン拡散層と、ソース拡散層とドレイン拡散層との間の半導体基板上に、ゲート絶縁膜を介して形成されたゲート電極とを有するメモリセルトランジスタと、メモリセルトランジスタ上を覆い、ソース拡散層上に開口した第1のスルーホールと、ドレイン拡散層上に開口した第2のスルーホールと、半導体基板より離間した領域の第1のスルーホールを囲うように形成され、第1のスルーホールより開口径が広い開口と、が形成された第1の層間絶縁膜と、開口の内壁及び底部、第1のスルーホールの内壁及び底部に形成され、ソース拡散層に接続されたキャパシタ蓄積電極と、キャパシタ蓄積電極を覆うように形成されたキャパシタ誘電体膜と、キャパシタ誘電体膜を覆うように形成されたキャパシタ対向電極とを有するキャパシタと、第2のスルーホール内壁及び底部に形成され、ドレイン拡散層と接続された第1のコンタクト用導電膜とを有するメモリセルと、メモリセル上に形成され、ビット線コンタクトホールが形成された第2の層間絶縁膜と、第2の層間絶縁膜上に形成され、ビット線コンタクトホールを介してメモリセルの第1のコンタクト用導電膜に接続されたビット線とにより半導体記憶装置を構成するので、キャパシタ容量を減少することなくスルーホールの開口径を極めて小さくすることができる。これにより、ゴミの付着等に起因するビット線とワード線との間の短絡を防止することができる。
また、上記の半導体記憶装置において、第1のスルーホールの内部に、第1のスルーホール内壁とは離間して形成された第1の柱状導電体をキャパシタ電極に設け、第2のスルーホールの内部に、第2のスルーホール内壁とは離間して形成された第2の柱状導電体を第1のコンタクト用導電膜に設ければ、第1の柱状導電体をもキャパシタ蓄積電極として機能するので、キャパシタ容量を大幅に増加することができる。また、ドレイン拡散層とビット線との配線を、第1のコンタクト用導電膜と、第2の柱状導電体とにより形成できるので、ドレイン拡散層−ビット線間の配線抵抗を減少することができる。
また、上記の半導体記憶装置において、ゲート電極を覆う絶縁膜と接する領域の第1の層間絶縁膜を、ゲート電極を覆う絶縁膜とはエッチング特性が異なる材料により構成すれば、スルーホールを開口する際に絶縁膜をエッチングストッパーとして用いることができ、基板開口部を自己整合で形成することができる。従って、スルーホールを形成する際にゲート電極との合わせ余裕を確保する必要がないので、メモリセル面積を小さくすることができる。
また、上記の半導体記憶装置において、ゲート電極を覆う絶縁膜にはシリコン窒化膜を、ゲート電極を覆う絶縁膜とはエッチング特性が異なる材料にはシリコン酸化膜又は不純物を添加したシリコン酸化膜を適用することができる。
また、上記の半導体記憶装置において、キャパシタ蓄積電極に、第1のスルーホールより開口内に柱状に突出する柱状導電体を更に設ければ、柱状導電体の分だけキャパシタ蓄積電極の表面積が増加するので、キャパシタ容量を増加することができる。
また、ビット線コンタクトホールの内壁にサイドウォール絶縁膜を設けることによりビット線とキャパシタ対向電極とを絶縁すれば、キャパシタ対向電極を形成するリソグラフィー工程と、ビット線コンタクトホールを形成するリソグラフィー工程とを一度に行うことができる。
また、メモリセルが形成されたメモリセル領域の周辺の半導体基板上に形成された周辺回路用トランジスタと、第1の層間絶縁膜上に形成され、ビット線と同一導電層からなる配線層とを設け、配線層を、周辺回路用トランジスタのゲート電極、ソース拡散層又はドレイン拡散層に直接接続すれば、周辺回路の動作速度を犠牲にすることなく上記の半導体記憶装置を構成することができる。
また、メモリセルが形成されたメモリセル領域の周辺の半導体基板上に形成された周辺回路用トランジスタと、ビット線上に形成された第3の層間絶縁膜と、第3の層間絶縁膜上に形成された配線層とを設け、配線層を、周辺回路用トランジスタのゲート電極、ソース拡散層又はドレイン拡散層に直接接続すれば、製造工程数を増加せず、且つ周辺回路の動作速度を犠牲にすることなく上記の半導体記憶装置を構成することができる。
また、上記の半導体記憶装置において、配線層を、周辺回路用トランジスタのゲート電極、ソース拡散層若しくはドレイン拡散層、前記キャパシタ対向電極、又は前記ビット線に直接接続すれば、製造工程数を増加せず、且つ周辺回路の動作速度を犠牲にすることなく上記の半導体記憶装置を構成することができる。
また、ビット線と配線層とを接続する領域のビット線直下に、キャパシタ対向電極と、第2の層間絶縁膜との積層膜と同一の構造よりなるエッチング保護パターンを設ければ、周辺回路領域に形成する深いスルーホールと、ビット線又はキャパシタ対向電極上に形成する浅いスルーホールとを、ビット線と半導体基板との短絡を発生せずに同時に開口することができる。
また、メモリセルが形成されたメモリセル領域の周辺の半導体基板上に形成された周辺回路用トランジスタと、第2の層間絶縁膜上に形成され、ビット線と同一導電層からなる配線層とを設け、キャパシタ対向電極及び第2の層間絶縁膜を周辺回路用トランジスタの形成された領域に延在して形成し、配線層を、周辺回路用トランジスタのゲート電極、ソース拡散層又はドレイン拡散層に直接接続すれば、製造工程数を増加することなく周辺回路の配線層を形成することができる。
また、メモリセルが形成されたメモリセル領域の周辺の半導体基板上に形成された周辺回路用トランジスタと、周辺回路用トランジスタのゲート電極、ソース拡散層、又はドレイン拡散層上の第1の層間絶縁膜に形成された第3のスルーホールの内壁及び底部に形成された第2のコンタクト用導電膜とを設け、周辺回路用トランジスタのゲート電極、ソース拡散層又はドレイン拡散層を、第2のコンタクト用導電膜を介して第1の層間絶縁膜上に形成された配線層に接続すれば、製造工程数を増加することなく上記の半導体記憶装置を構成することができる。
また、第3のスルーホールの底部に形成された第3の埋め込み導電体を設け、第2のコンタクト用導電膜を、第3の埋め込み導電体を介して周辺回路用トランジスタのゲート電極、ソース拡散層又はドレイン拡散層に接続すれば、第2のコンタクト用導電膜と半導体基板とが接する領域には、抵抗の低い第3の埋め込み導電体によるオーミックコンタクトが形成される。これにより、素子の集積化が進み、スルーホールのアスペクト比が増大した場合にも、スルーホール底部でのコンタクト特性を確保することができる。
また、エッチング特性の異なる複数の絶縁材料を積層した積層体により層間絶縁膜を構成すれば、アスペクト比の大きいスルーホールを開口する際にも制御性よく容易に行うことができる。
また、上記の積層膜には、シリコン窒化膜をシリコン酸化膜により挟んで積層した積層体を適用することができる。
また、上記の積層膜には、シリコン酸化膜上にシリコン窒化膜が積層された積層体を適用することができる。
また、半導体基板上に形成されたソース拡散層とドレイン拡散層と、ソース拡散層とドレイン拡散層との間の半導体基板上に、ゲート絶縁膜を介して形成されたゲート電極とを有するメモリセルトランジスタと、ゲート電極の上面及び側面を覆う絶縁膜と、メモリセルトランジスタ上を覆い、ソース拡散層上に開口した第1のスルーホールが形成された第1の層間絶縁膜と、第1のスルーホールの内壁及び底部に形成され、ソース拡散層に接続されたコンタクト部と、コンタクト部に接続され、第1の層間絶縁膜上に突出して形成された突出部とを有するキャパシタ蓄積電極と、キャパシタ蓄積電極を覆うように形成されたキャパシタ誘電体膜と、キャパシタ誘電体膜を覆うように形成されたキャパシタ対向電極と、を有するキャパシタと、を有するメモリセルにより半導体記憶装置を構成すれば、突出部の表裏を用いてキャパシタを構成できるので、キャパシタ容量を増加することができる。
また、上記の半導体記憶装置には、メモリセル上に形成され、第1の層間絶縁膜を介してドレイン拡散層に達するビット線コンタクトホールが形成された第2の層間絶縁膜と、第2の層間絶縁膜上に形成され、ビット線コンタクトホールを介してメモリセルのドレイン拡散層に接続されたビット線とを設けることができる。
また、上記の半導体記憶装置には、第1の層間絶縁膜には、ドレイン拡散層上に開口された第2のスルーホールが形成されており、第2のスルーホール内壁及び底部に形成され、ドレイン拡散層と接続されたコンタクト用導電膜と、メモリセル上に、第2の層間絶縁膜を介して形成され、コンタクト用導電膜と接続されたビット線とを設けることができる。
また、上記の半導体記憶装置において、第1の層間絶縁膜を、シリコン窒化膜とシリコン酸化膜とにより構成し、シリコン窒化膜をゲート電極上に形成し、シリコン酸化膜をシリコン窒化膜上に形成すれば、突出部を容易に形成することができる。これにより、キャパシタ容量のばらつきを小さくすることができる。
また、第1のコンタクト用導電膜、第2のコンタクト用導電膜又はキャパシタ蓄積電極として、N形シリコン及びP形シリコンにコンタクトする導電材料を用いれば、シリコン基板とのコンタクト特性を向上することができる。
また、上記の半導体記憶装置において、ビット線コンタクトホールを、ビット線の延在する方向に長く伸びた形状にすれば、最小加工寸法でビット線とワード線を配置できるので、メモリセル面積を大幅に縮小することができる。
また、ビット線を、ビット線間の間隔の半分以下の膜厚にすれば、ビット線間の容量カップリングを抑えることができる。
また、並行に配された複数のビット線と複数のビット線に交差する方向に並行に配された複数のワード線と、それぞれのビット線の一方の端に設けられたセンスアンプとそれぞれのワード線の一方の端に設けられたデコーダと、ビット線とワード線のそれぞれの交差部に設けられた上記いずれかに記載のメモリセルとにより半導体記憶装置を構成し、複数のセンスアンプを2組に分けてメモリセルが形成されたメモリセル領域の対向する側部にそれぞれの組を設け、複数のデコーダを2組に分け、メモリセル領域の他の対向する側部にそれぞれの組を設ければ、最小加工寸法で配置したビット線とワード線に接続する周辺回路を構成することができる。
また、半導体基板上に形成されたソース拡散層とドレイン拡散層と、ソース拡散層とドレイン拡散層との間の半導体基板上に、ゲート絶縁膜を介して形成されたゲート電極とを有するメモリセルトランジスタと、メモリセルトランジスタ上を覆い、ソース拡散層上に開口した第1のスルーホールと、ドレイン拡散層上に開口した第2のスルーホールとが形成された第1の層間絶縁膜と、第1のスルーホール内に埋め込まれた埋め込み導電体と、第1の層間絶縁膜上に形成され、埋め込み導電体を介してソース拡散層に接続されたキャパシタ蓄積電極と、キャパシタ蓄積電極を覆うように形成されたキャパシタ誘電体膜と、キャパシタ誘電体膜を覆うように形成されたキャパシタ対向電極とを有するキャパシタと、を有するメモリセルと、第1の層間絶縁膜上に形成され、第2のスルーホールを介してドレイン拡散層に接続されたビット線とを設け、埋め込み導電体とビット線を、同一の導電層により形成すれば、製造工程において、キャパシタ蓄積電極のコンタクト用のスルーホールを開口するのに要するエッチング時間を減少できるので、このエッチングの際に、ビット線が露出することを防止することができる。
また、上記の半導体記憶装置において、埋め込み導電体は、第1のスルーホールの側壁及び底部にのみ形成してもよい。
また、上記の半導体記憶装置では、第1のスルーホール及び第2のスルーホールは、ゲート電極の外側に離間して形成することができる。
また、ビット線の上面及び側面を、ビット線上に形成する第2の層間絶縁膜に対してエッチングストッパとして機能する絶縁膜により覆えば、キャパシタ蓄積電極のコンタクト用のスルーホールを開口する際にビット線に与えるダメージを小さくすることができる。
また、第2の層間絶縁膜に、その内部に埋め込み導電体が露出する第3のスルーホールを形成し、キャパシタ誘電体膜を、第3のスルーホールの側壁及び底面に形成すれば、周辺回路領域とメモリセル領域との高低差を小さくすることができるので、その上層に形成する配線層のルールを縮小することができる。
また、半導体基板上に、第1の導電膜と第1の絶縁膜を積層して堆積した後、第1の導電膜と第1の絶縁膜をパターニングし、上面が第1の絶縁膜で覆われた第1の導電膜からなるゲート電極を形成するゲート電極形成工程と、ゲート電極をマスクとして半導体基板に不純物を導入し、ソース拡散層及びドレイン拡散層を形成する拡散層形成工程と、ゲート電極の側壁に第1のサイドウォール絶縁膜を形成する第1のサイドウォール絶縁膜形成工程と、ソース拡散層上に開口された第1のスルーホールと、ドレイン拡散層上に開口された第2のスルーホールが形成された第1の層間絶縁膜を形成する第1の層間絶縁膜形成工程と、第1の層間絶縁膜が形成された半導体基板上に第2の導電膜を堆積する第2の導電膜堆積工程と、第1のスルーホールと第2のスルーホールの内部に第2の導電膜を残存させるように第1の層間絶縁膜上の第2の導電膜を除去し、第1のスルーホール内に形成された第2の導電膜からなるキャパシタ蓄積電極と、第2のスルーホール内に形成された第2の導電膜からなる第1のコンタクト用導電膜を形成する導電膜除去工程と、キャパシタ蓄積電極と、第1のコンタクト用導電膜とが形成された半導体基板上に、キャパシタ誘電体膜となる第2の絶縁膜と、キャパシタ対向電極となる第3の導電膜とを堆積した後、第3の導電膜をパターニングし、キャパシタ対向電極を形成するキャパシタ対向電極形成工程とにより半導体記憶装置を製造方法するので、メモリセル面積の小さい半導体記憶装置を、ビット線−ドレイン拡散層間の電気抵抗を増加し、又はキャパシタ容量を低下することなく形成することができる。
また、キャパシタ対向電極形成工程において、第3の導電膜上に堆積した第3の絶縁膜と第3の導電膜をパターニングし、キャパシタ対向電極と、第2のスルーホール上に開口されたビット線コンタクトホールを形成し、キャパシタ対向電極形成工程の後、第4の絶縁膜を堆積し、第4の絶縁膜を異方性エッチングすることによりビット線コンタクトホールの内壁に第2のサイドウォール絶縁膜を形成すると同時に、ビット線コンタクトホール底部の第2の絶縁膜を除去する第2のサイドウォール絶縁膜形成工程と、第3の絶縁膜上に形成され、ビット線コンタクトホール内に露出した第1のコンタクト用導電膜と接続されたビット線を形成するビット線形成工程とを行えば、キャパシタ対向電極を形成するリソグラフィー工程と、ビット線コンタクトホールを形成するリソグラフィー工程とを一度に行うことができる。これにより、製造工程数を削減することができる。
また、半導体基板上に、第1の導電膜と第1の絶縁膜を積層して堆積した後、第1の導電膜と第1の絶縁膜をパターニングし、メモリセルトランジスタを形成する第1の領域に、上面が第1の絶縁膜で覆われた第1の導電膜からなる第1のゲート電極を、周辺回路用トランジスタを形成する第2の領域に、上面が第1の絶縁膜で覆われた第1の導電膜からなる第2のゲート電極を形成するゲート電極形成工程と、ゲート電極をマスクとして半導体基板に不純物を導入し、第1の領域にメモリセルトランジスタのソース拡散層及びドレイン拡散層を形成し、第2の領域に周辺回路用トランジスタのソース拡散層及びドレイン拡散層を形成する拡散層形成工程と、ゲート電極の側壁に第1のサイドウォール絶縁膜を形成する第1のサイドウォール絶縁膜形成工程と、メモリセルトランジスタのソース拡散層上に開口された第1のスルーホールと、メモリセルトランジスタのドレイン拡散層上に開口された第2のスルーホールとが形成された第1の層間絶縁膜を形成する第1の層間絶縁膜形成工程と、第1の層間絶縁膜が形成された半導体基板上に第2の導電膜を堆積する第2の導電膜堆積工程と、第1のスルーホールと、第2のスルーホールとの内部に第2の導電膜を残存させるように第1の層間絶縁膜上の第2の導電膜を除去し、第1のスルーホール内に形成された第2の導電膜からなるキャパシタ蓄積電極と、第2のスルーホール内に形成された第2の導電膜からなる第1のコンタクト用導電膜を形成する導電膜除去工程と、キャパシタ蓄積電極と、第1のコンタクト用導電膜上に、キャパシタ誘電体膜となる第2の絶縁膜と、キャパシタ対向電極となる第3の導電膜と、第3の絶縁膜とを堆積した後、第3の絶縁膜と第3の導電膜をパターニングし、キャパシタ対向電極と、第2のスルーホール上に開口されたビット線コンタクトホールとを形成するビット線コンタクトホール形成工程と、ビット線コンタクトホールが形成された第3の絶縁膜上に第4の絶縁膜を堆積した後、第4の絶縁膜を異方性エッチングすることによりビット線コンタクトホールの内壁に第2のサイドウォール絶縁膜を形成すると同時に、ビット線コンタクトホール底部の第2の絶縁膜を除去する第2のサイドウォール絶縁膜形成工程と、キャパシタ対向電極上の第3の絶縁膜に開口された第3のスルーホールと、周辺回路用トランジスタのソース拡散層、ドレイン拡散層、又は第2のゲート電極上の第1の層間絶縁膜に開口された第4のスルーホールとを形成する第2のスルーホール形成工程と、ビット線コンタクトホール内に露出した第1のコンタクト用導電膜と接続されたビット線と、第3のスルーホールを介してキャパシタ対向電極と接続された第1の配線層と、第4のスルーホールを介して周辺回路用トランジスタと接続された第2の配線層とを形成する配線層形成工程とにより半導体記憶装置を製造方法するので、周辺回路の動作速度を犠牲にすることなく上記の半導体記憶装置を構成することができる。
また、第2のサイドウォール絶縁膜形成工程の後に、ビット線コンタクトホール内に露出したコンタクト用導電膜と接続されたビット線を形成するビット線形成工程と、ビット線が形成された半導体基板上に第2の層間絶縁膜を形成する第2の層間絶縁膜形成工程とを行い、第2のスルーホール形成工程では、第2の層間絶縁膜と第3の絶縁膜に、キャパシタ対向電極に達する第3のスルーホールを形成するとともに、第2の層間絶縁膜と第1の層間絶縁膜に、周辺回路用トランジスタのソース拡散層、ドレイン拡散層、又は第2のゲート電極に達する第4のスルーホールを形成し、配線層形成工程では、第3のスルーホールを介してキャパシタ対向電極と接続された第1の配線層と、第4のスルーホールを介して周辺回路用トランジスタと接続された第2の配線層を形成すれば、製造工程数を増加せず、周辺回路の動作速度を犠牲にすることなく上記の半導体記憶装置を構成することができる。
また、第2のスルーホール形成工程においてビット線と配線層とを接続する第5のスルーホールを形成する場合には、ビット線コンタクトホール形成工程において、ビット線と配線層とを接続するコンタクトホールを形成する領域の第1の層間絶縁膜上に、第3の導電膜と第3の絶縁膜との積層膜よりなるエッチング保護パターンを形成すれば、周辺回路領域に形成する深いスルーホールを開口する際にも、ビット線直下の第1の層間絶縁膜がエッチングされるのを防止できるので、ビット線と、半導体基板との短絡を防止することができる。
また、半導体基板上に、第1の導電膜と第1の絶縁膜を積層して堆積した後、第1の導電膜と第1の絶縁膜をパターニングし、メモリセルトランジスタを形成する第1の領域に、上面が第1の絶縁膜で覆われた第1の導電膜からなる第1のゲート電極を、周辺回路用トランジスタを形成する第2の領域に、上面が第1の絶縁膜で覆われた第1の導電膜からなる第2のゲート電極を形成するゲート電極形成工程と、ゲート電極をマスクとして半導体基板に不純物を導入し、第1の領域にメモリセルトランジスタのソース拡散層及びドレイン拡散層を形成し、第2の領域に周辺回路用トランジスタのソース拡散層及びドレイン拡散層を形成する拡散層形成工程と、ゲート電極の側壁に第1のサイドウォール絶縁膜を形成する第1のサイドウォール絶縁膜形成工程と、メモリセルトランジスタのソース拡散層上に開口された第1のスルーホールと、メモリセルトランジスタのドレイン拡散層上に開口された第2のスルーホールとが形成された第1の層間絶縁膜を形成する第1の層間絶縁膜形成工程と、第1の層間絶縁膜が形成された半導体基板上に第2の導電膜を堆積する第2の導電膜堆積工程と、第1のスルーホールと、第2のスルーホールとの内部に第2の導電膜を残存させるように第1の層間絶縁膜上の第2の導電膜を除去し、第1のスルーホール内に形成された第2の導電膜からなるキャパシタ蓄積電極と、第2のスルーホール内に形成された第2の導電膜からなる第1のコンタクト用導電膜を形成する導電膜除去工程と、キャパシタ蓄積電極と、第1のコンタクト用導電膜上に、キャパシタ誘電体膜となる第2の絶縁膜と、キャパシタ対向電極となる第3の導電膜と、第3の絶縁膜とを堆積した後、第3の絶縁膜と第3の導電膜をパターニングし、キャパシタ対向電極と、第2のスルーホール上に開口されたビット線コンタクトホールとを形成し、周辺回路用トランジスタのソース拡散層、ドレイン拡散層、又は第2のゲート電極上に開口する第3のスルーホールを第2の絶縁膜上まで開口するビット線コンタクトホール形成工程と、ビット線コンタクトホールを覆うフォトレジストを選択的に形成した後、第3のスルーホール内の第2の絶縁膜と、第1の層間絶縁膜とをエッチングし、周辺回路用トランジスタのソース拡散層、ドレイン拡散層、又は第2のゲート電極上まで達する第3のスルーホールを形成する第2のスルーホール形成工程とにより半導体記憶装置を製造するので、周辺回路部にスルーホールを開口する際には微細な位置合わせをする必要がなく、リソグラフィー工程を簡略化することができる。
また、上記の半導体記憶装置の製造方法において、ビット線コンタクトホール形成工程では、キャパシタ蓄積電極と、第2の導電膜上に、キャパシタ誘電体膜となる第2の絶縁膜と、キャパシタ対向電極となる第3の導電膜と、第3の絶縁膜と、エッチングストッパーとして機能するマスク膜を連続して堆積した後、マスク膜、第3の絶縁膜と第3の導電膜をパターニングし、キャパシタ対向電極と、第2のスルーホール上に開口されたビット線コンタクトホールとを形成し、周辺回路用トランジスタのソース拡散層、ドレイン拡散層、又は第2のゲート電極上に開口する第3のスルーホールを第2の絶縁膜上まで開口し、第2のスルーホール形成工程では、ビット線コンタクトホールを覆うフォトレジストを選択的に形成した後、マスク膜とフォトレジストをエッチングマスクとして第3のスルーホール内の第2の絶縁膜と、第1の層間絶縁膜とをエッチングし、周辺回路用トランジスタのソース拡散層、ドレイン拡散層、又は第2のゲート電極上まで達する第3のスルーホールを形成することによってもリソグラフィー工程を簡略化することができる。
また、上記の半導体記憶装置の製造方法において、マスク膜にはシリコン膜を適用することができる。
また、半導体基板上に、第1の導電膜と第1の絶縁膜を積層して堆積した後、第1の導電膜と第1の絶縁膜をパターニングし、メモリセルトランジスタを形成する第1の領域に、上面が第1の絶縁膜で覆われた第1の導電膜からなる第1のゲート電極を、周辺回路用トランジスタを形成する第2の領域に、上面が第1の絶縁膜で覆われた第1の導電膜からなる第2のゲート電極を形成するゲート電極形成工程と、ゲート電極をマスクとして半導体基板に不純物を導入し、第1の領域にメモリセルトランジスタのソース拡散層及びドレイン拡散層を形成し、第2の領域に周辺回路用トランジスタのソース拡散層及びドレイン拡散層を形成する拡散層形成工程と、ゲート電極の側壁に第1のサイドウォール絶縁膜を形成する第1のサイドウォール絶縁膜形成工程と、メモリセルトランジスタのソース拡散層上に開口された第1のスルーホールと、メモリセルトランジスタのドレイン拡散層上に開口された第2のスルーホールと、周辺回路用トランジスタのソース拡散層、ドレイン拡散層又は第2のゲート電極上に開口する第3のスルーホールとが形成された第1の層間絶縁膜を形成する第1の層間絶縁膜形成工程と、第1の層間絶縁膜が形成された半導体基板上に第2の導電膜を堆積する第2の導電膜堆積工程と、第1のスルーホールと、第2のスルーホールと、第3のスルーホールの内部に第2の導電膜を残存させるように第1の層間絶縁膜上の第2の導電膜を除去し、第1のスルーホール内に形成された第2の導電膜からなるキャパシタ蓄積電極と、第2のスルーホール内に形成された第2の導電膜からなる第1のコンタクト用導電膜と、第3のスルーホール内に形成された第2の導電膜からなる第2のコンタクト用導電膜とを形成する導電膜除去工程と、キャパシタ蓄積電極と、第1のコンタクト用導電膜と、第2のコンタクト用導電膜とが形成された半導体基板上に、キャパシタ誘電体膜となる第2の絶縁膜と、キャパシタ対向電極となる第3の導電膜と、第3の絶縁膜とを堆積した後、第3の絶縁膜と第3の導電膜をパターニングし、キャパシタ対向電極と、第2のスルーホール上に開口されたビット線コンタクトホールを形成するビット線コンタクトホール形成工程と、ビット線コンタクトホールが形成された第3の絶縁膜上に第4の絶縁膜を堆積した後、第4の絶縁膜を異方性エッチングすることによりビット線コンタクトホールの内壁に第2のサイドウォール絶縁膜を形成すると同時に、ビット線コンタクトホール底部の第2の絶縁膜を除去する第2のサイドウォール絶縁膜形成工程と、ビット線コンタクトホール内に露出した第1のコンタクト用導電膜と接続されたビット線と、第3のスルーホール内に形成された第2のコンタクト用導電膜に接続された配線層を形成する配線層形成工程とにより半導体記憶装置を製造し、周辺回路用トランジスタに直接接続する導電膜を、キャパシタ蓄積電極、又はビット線コンタクト部のコンタクト用導電膜と同様の構造にするので、製造工程数を増加することなく周辺回路のコンタクトを形成することができる。
また、キャパシタ対向電極となる導電膜を堆積する際に、導電膜表面が平坦になるようにスルーホール内に埋め込めば、ビット線コンタクト部において予期せぬ段差が発生することを防止でき、コンタクト特性への信頼性を向上することができる。
また、上記の半導体記憶装置の製造方法において、第2の導電膜堆積工程の後に、第5の絶縁膜を堆積して第5の絶縁膜を異方性エッチングすることにより、第2の導電膜が形成された第1のスルーホール及び第2のスルーホールの内壁に第3のサイドウォール絶縁膜を形成する第3のサイドウォール絶縁膜形成工程と、第3のサイドウォール絶縁膜が形成された第1のスルーホール及び第2のスルーホールを埋め込む第4の導電膜を堆積する第4の導電膜堆積工程とを、導電膜除去工程の後に、第3のサイドウォール絶縁膜を除去することにより第1のスルーホール内に第4の導電膜よりなる第1の柱状導電体を、第2のスルーホール内に第4の導電膜よりなる第2の柱状導電体を形成する柱状導電体形成工程とを行い、導電膜除去工程において、第3のサイドウォール絶縁膜が表面に露出するまで、第4の導電膜、第2の導電膜、第1の層間絶縁膜を除去すれば、第1のスルーホール内壁とは離間して形成された第1の柱状導電体を有するキャパシタ蓄積電極と、第2のスルーホール内壁とは離間して形成された第2の柱状導電体を有する第1のコンタクト用導電膜を形成することができるので、キャパシタ容量を大幅に増加するとともに、ドレイン拡散層とビット線間の配線抵抗を減少することができる。また、上記の半導体記憶装置の製造方法では、第2の導電膜を除去する際にスルーホール内が埋め込まれているので、研磨剤等がスルーホール内に入り込むことが防止できる。これにより、研磨剤等による歩留りの低下を防止することができる。
また、上記の半導体記憶装置の製造方法において、第1の層間絶縁膜を堆積後、スルーホール形成前に第1の層間絶縁膜の表面を研磨により平坦化すれば、層間絶縁膜上のグローバル平坦性が改善されるので、スルーホールを開口する際のフォーカス深度を浅くでき、微細なパターニングを行うことが可能となる。
また、上記の半導体記憶装置の製造方法において、半導体基板の表面を研磨することにより第1の層間絶縁膜上の第2の導電膜を除去すれば、スルーホールの形状の整合したキャパシタ蓄積電極、コンタクト用導電膜を容易に形成することができる。
また、エッチング特性の異なる複数の絶縁材料を積層した積層膜により第1の層間絶縁膜を形成し、絶縁材料を一層づつエッチングすることによりスルーホールを開口すれば、アスペクト比の大きいスルーホールを開口する際にも容易に行うことができる。
また、上記の半導体記憶装置の製造方法において、第2の導電膜堆積工程の後に、第2の導電膜上にフォトレジストを塗布し、第1のスルーホール、第2のスルーホール、又は第3のスルーホール内に埋め込むフォトレジスト塗布工程を、導電膜除去工程の後に、第1のスルーホール、第2のスルーホール、又は第3のスルーホール内に埋め込まれたフォトレジストを剥離するフォトレジスト剥離工程を行い、導電膜除去工程では、第1のスルーホール、第2のスルーホール、又は第3のスルーホール内部に第2の導電膜及びフォトレジストを残存させるように、第1の層間絶縁膜上の第2の導電膜及びフォトレジストを除去すれば、第2の導電膜を研磨により除去する際に研磨剤等がスルーホール内に入り込むことがないので、これに起因する歩留り低下を防止することができる。
また、上記の半導体記憶装置の製造方法において、第2の導電膜堆積工程の後に、第1の層間絶縁膜とはエッチング特性の異なる第6の絶縁膜を堆積し、第1のスルーホール、第2のスルーホール、又は第3のスルーホール内に埋め込む絶縁膜堆積工程を、導電膜除去工程の後に、第1のスルーホール、第2のスルーホール、又は第3のスルーホール内に埋め込まれた第6の絶縁膜を除去する第6の絶縁膜除去工程を行い、導電膜除去工程では、第1のスルーホール、第2のスルーホール、又は第3のスルーホール内部に第2の導電膜及び第6の絶縁膜を残存させるように、第1の層間絶縁膜上の第2の導電膜及び第6の絶縁膜を除去すれば、第2の導電膜を研磨により除去する際に研磨剤等がスルーホール内に入り込むことがないので、これに起因する歩留り低下を防止することができる。
また、上記の半導体記憶装置の製造方法において、第1の層間絶縁膜の表面に、第6の絶縁膜とエッチング特性が異なる絶縁膜を設ければ、研磨の後に、スルーホール内に埋め込まれた絶縁膜のみを選択的に除去することができる。
また、上記の半導体記憶装置の製造方法において、第2の導電膜堆積工程の後に、第1の層間絶縁膜とエッチング特性がほぼ等しい第6の絶縁膜を堆積し、第1のスルーホール、第2のスルーホール、又は第3のスルーホール内に埋め込む絶縁膜堆積工程を、導電膜除去工程の後に、第1のスルーホール、第2のスルーホール、又は第3のスルーホール内に埋め込まれた第6の絶縁膜及び第1の層間絶縁膜を除去する絶縁膜除去工程を行い、導電膜除去工程では、第1のスルーホール、第2のスルーホール、又は第3のスルーホール内部に第2の導電膜及び第6の絶縁膜を残存させるように、第1の層間絶縁膜上の第2の導電膜及び第6の絶縁膜を除去すれば、第2の導電膜を研磨により除去する際に研磨剤等がスルーホール内に入り込むことがないので、これに起因する歩留り低下を防止することができる。
また、上記の半導体記憶装置の製造方法において、第1の層間絶縁膜には、第6の絶縁膜とはエッチング特性の異なる絶縁膜上に、第6の絶縁膜とエッチング特性がほぼ等しい絶縁膜が堆積された積層膜を適用すれば、絶縁膜除去工程において、第6の絶縁膜及び第6の絶縁膜とエッチング特性がほぼ等しい絶縁膜を選択的に除去することができる。
また、半導体基板上に、第1の導電膜と第1の絶縁膜を積層して堆積した後、第1の導電膜と第1の絶縁膜をパターニングし、メモリセルトランジスタを形成する第1の領域に、上面が第1の絶縁膜で覆われた第1の導電膜からなる第1のゲート電極を、周辺回路用トランジスタを形成する第2の領域に、上面が第1の絶縁膜で覆われた第1の導電膜からなる第2のゲート電極を形成するゲート電極形成工程と、ゲート電極をマスクとして半導体基板に不純物を導入し、第1の領域にメモリセルトランジスタのソース拡散層及びドレイン拡散層を形成し、第2の領域に周辺回路用トランジスタのソース拡散層及びドレイン拡散層を形成する拡散層形成工程と、ゲート電極の側壁に第1のサイドウォール絶縁膜を形成する第1のサイドウォール絶縁膜形成工程と、第1のサイドウォールが形成された半導体基板上に第1の層間絶縁膜を堆積した後、第1の層間絶縁膜の表面を平坦化する第1の層間絶縁膜形成工程と、平坦化した第1の層間絶縁膜上に、第1の層間絶縁膜とはエッチング特性が異なる第2の絶縁膜を形成する第2の絶縁膜形成工程と、第1の層間絶縁膜と第2の絶縁膜をパターニングし、ソース拡散層上に開口された第1のスルーホールと、ドレイン拡散層上に開口された第2のスルーホールと、周辺回路用トランジスタのソース拡散層、ドレイン拡散層、又は第2のゲート電極上に開口する第3のスルーホールとを形成するスルーホール形成工程と、スルーホールが開口された半導体基板上に第2の導電膜を堆積する第2の導電膜堆積工程と、第2の導電膜の表面を、第2の絶縁膜が表面に露出するまで研磨し、第1のスルーホールに埋め込まれた第1の埋め込み導電体と、第2のスルーホールに埋め込まれた第2の埋め込み導電体と、第3のスルーホールに埋め込まれた第3の埋め込み導電体とを形成する埋め込み導電体形成工程と、第1の埋め込み導電体上に開口された第4のスルーホールと、第2の埋め込み導電体上に開口された第5のスルーホールと、第3の埋め込み導電体上に開口する第6のスルーホールとが形成された、第2の層間絶縁膜を形成する第2の層間絶縁膜形成工程と、第2の層間絶縁膜が形成された半導体基板上に第3の導電膜を堆積する第3の導電膜堆積工程と、第4のスルーホールと、第5のスルーホールと、第6のスルーホールの内部に第2の導電膜を残存させるように第2の層間絶縁膜上の第3の導電膜を除去し、第4のスルーホール内に形成された第3の導電膜からなるキャパシタ蓄積電極と、第5のスルーホール内に形成された第3の導電膜からなる第1のコンタクト用導電膜と、第6のスルーホール内に形成された第3の導電膜からなる第2のコンタクト用導電膜とを形成する導電膜除去工程とによりスルーホールの底部に埋め込み導電体を設けるので、素子の集積化が進み、スルーホールのアスペクト比が増大した場合にも、スルーホール底部でのコンタクト特性を確保することができる。
また、上記の半導体記憶装置の製造方法において、埋め込み導電体を形成する際に、半導体基板表面を研磨し、第2の層間絶縁膜表面の第3の導電膜を除去すれば、層間絶縁膜を平坦化すると同時に埋め込み導電体を形成することができる。
また、ゲート電極を覆う第1の絶縁膜及び第1のサイドウォールは、半導体基板上に開口するスルーホールを形成する際の、エッチングストッパーとして用いれば、スルーホールの底部に、ソース拡散層及びドレイン拡散層を自己整合で容易に露出することができる。
また、半導体基板上に、第1の導電膜を堆積してパターニングし、第1の導電膜からなるゲート電極を形成するゲート電極形成工程と、ゲート電極をマスクとして半導体基板に不純物を導入し、ソース拡散層及びドレイン拡散層を形成する拡散層形成工程と、ソース拡散層上に開口された第1のスルーホールと、ドレイン拡散層上に開口された第2のスルーホールが形成された層間絶縁膜を形成する層間絶縁膜形成工程と、第1のスルーホールより開口径が広く、半導体基板上に達しない開口を、第1のスルーホールを囲うように層間絶縁膜に形成する開口形成工程と、層間絶縁膜が形成された半導体基板上に第2の導電膜を堆積する第2の導電膜堆積工程と、第2のスルーホール及び開口の内部に第2の導電膜を残存させるように層間絶縁膜上の第2の導電膜を除去し、開口内に形成された第2の導電膜からなるキャパシタ蓄積電極と、第2のスルーホール内に形成された第2の導電膜からなる第1のコンタクト用導電膜を形成する導電膜除去工程と、キャパシタ蓄積電極と、第1のコンタクト用導電膜とが形成された半導体基板上に、キャパシタ誘電体膜となる絶縁膜と、キャパシタ対向電極となる第3の導電膜とを堆積した後、第3の導電膜をパターニングし、キャパシタ対向電極を形成するキャパシタ対向電極形成工程とにより半導体記憶装置を製造すれば、ゲート電極とスルーホールとの間隔を開けることができるので、製造工程で発生するゴミ等の影響によりビット線とワード線が短絡することを防止することができる。また、開口径の小さいスルーホールの他に、キャパシタ誘電体膜を形成する開口を設けるので、キャパシタ容量を低下することはない。
また、上記の半導体記憶装置の製造方法において、層間絶縁膜形成工程の後に、第4の導電膜を堆積して第1のスルーホール及び第2のスルーホールを埋め込む第4の導電膜堆積工程を行い、開口形成工程では、第1のスルーホール内に埋め込まれた第4の導電膜よりなる柱状導電体が、開口内に突出した状態で残留するように開口を形成すれば、開口を形成する際に第1のスルーホール内に露出する半導体基板にダメージを与えることを防止することができる。また、柱状導電体を覆ってキャパシタ蓄積電極が形成されるので、キャパシタ容量を増加することができる。
また、上記の半導体記憶装置の製造方法では、層間絶縁膜形成工程において、第1のスルーホール及び第2のスルーホールを同時に形成することできる。
また、上記の半導体記憶装置の製造方法において、層間絶縁膜形成工程では、層間絶縁膜を、エッチング特性の異なる2層以上の絶縁膜よりなる積層膜により形成し、開口形成工程では、開口を、エッチング特性の異なる絶縁膜間の界面まで開口すれば、開口の深さを再現性よく制御できるので、キャパシタ容量のばらつきを小さくすることができる。
また、半導体基板上に、第1の導電膜を堆積してパターニングし、第1の導電膜からなるゲート電極を形成するゲート電極形成工程と、ゲート電極をマスクとして半導体基板に不純物を導入し、ソース拡散層及びドレイン拡散層を形成する拡散層形成工程と、ソース拡散層上に開口された第1のスルーホールと、ドレイン拡散層上に開口された第2のスルーホールが形成された層間絶縁膜を形成する層間絶縁膜形成工程と、層間絶縁膜が形成された半導体基板上に第2の導電膜を堆積する第2の導電膜堆積工程と、第2の導電膜をパターニングし、第1のスルーホールを介してドレイン拡散層に接続されたビット線と、第2のスルーホールに埋め込まれた埋め込み導電体とを形成する第2の導電膜パターニング工程と、層間絶縁膜上に、埋め込み導電体を介してソース拡散層に接続されたキャパシタ蓄積電極と、キャパシタ蓄積電極を覆うキャパシタ誘電体膜と、キャパシタ誘電体膜を覆うキャパシタ対向電極とを有するキャパシタを形成するキャパシタ形成工程とにより半導体記憶装置を製造すれば、キャパシタ蓄積電極を、ビット線コンタクト用の第1のスルーホールと同時に形成された第2のスルーホール内にビット線形成と同時に埋め込まれた埋め込み導電体を介してソース拡散層に接続することができる。従って、新たな工程を追加することなく、キャパシタ蓄積電極コンタクト用のスルーホールを形成するためのエッチング時間を減少することができるので、このエッチングの際にビット線上の絶縁膜がエッチングされてビット線が露出することを防止できる。
また、上記の半導体記憶装置の製造方法において、第2の導電膜堆積工程の後に、第2の導電膜上に第1の絶縁膜を堆積する第1の絶縁膜堆積工程を、第2の導電膜パターニング工程の後に、ビット線側壁にサイドウォール絶縁膜を形成するサイドウォール絶縁膜形成工程を行い、第2の導電膜パターニング工程において第1の絶縁膜と第2の導電膜とを同一パターンに加工することにより、ビット線の上部及び側壁を絶縁膜で覆えば、これと同時に埋め込み導電体が表面に露出するので、従来のようにキャパシタ蓄積電極コンタクト用のスルーホールをマスク工程を用いて形成する必要がない。即ち、マスク工程を1工程削減することができる。
また、上記の半導体記憶装置の製造方法において、第2の導電膜パターニング工程の後に、埋め込み導電体上に開口が形成された第2の絶縁膜を形成する第2の絶縁膜形成工程を行い、キャパシタ形成工程において、キャパシタ蓄積電極を、開口の側壁及び底部に選択的に形成すれば、メモリセル領域と周辺回路領域との高低差が小さくなるので、上層に形成する配線層の配線ルールを厳しく設計することができる。
また、半導体基板上に、層間絶縁膜を堆積する層間絶縁膜形成工程と、層間絶縁膜上に、第1のスルーホール及び第2のスルーホールを形成すべき領域に開口が形成され、層間絶縁膜とはエッチング特性が異なるエッチングストッパ膜を形成するエッチングストッパ膜形成工程と、エッチングストッパ膜の側壁部に、層間絶縁膜とはエッチング特性の異なるサイドウォールを形成するサイドウォール形成工程と、エッチングストッパ膜とサイドウォールをマスクとして、第2層間絶縁膜をエッチングし、第1のスルーホールと、第2のスルーホールが形成された層間絶縁膜を形成するスルーホール開口工程とにより層間絶縁膜形成工程を構成し、第1のスルーホール及び第2のスルーホールを有する層間絶縁膜を形成すれば、露光装置の解像限界以下の開口径を有するスルーホールを開口することができる。
また、層間絶縁膜形成工程において、半導体基板上に層間絶縁膜を堆積した後、電子線描画法を用いてパターニングされたフォトレジストをマスクとして層間絶縁膜をエッチングすれば、通常の露光装置の解像限界以下の開口径を有する第1のスルーホール及び第2のスルーホールを開口することができる。
[第1実施形態]
本発明の第1実施形態による半導体記憶装置及びその製造方法を、図1乃至図7を用いて説明する。
図1は本実施形態による半導体記憶装置の構造を示す平面図であり、図2は図1の半導体記憶装置のA−A´部の断面を示す概略図、図3乃至図6は本実施形態による半導体記憶装置の製造方法を説明する工程断面図、図7は本実施形態の変形例による半導体記憶装置の概略断面図である。
始めに、本実施形態による半導体記憶装置の構造を図1及び図2を用いて説明する。
シリコン基板10には、素子分離膜12により画定された素子領域14、15が形成されている。素子領域14には、ソース拡散層24とドレイン拡散層26が独立に形成されている。ソース拡散層24とドレイン拡散層26間の半導体基板10上には、ゲート酸化膜16を介してゲート電極20が形成されている。こうして、ゲート電極20、ソース拡散層24、ドレイン拡散層26からなるメモリセルトランジスタが構成されている。
なお、ゲート電極20は、素子領域14と直行する方向に配されており、他の複数のメモリセルにおけるメモリセルトランジスタのゲート電極としても機能するワード線を構成している。
メモリセルトランジスタが形成された半導体基板10上には、ドレイン拡散層26上に開口されたスルーホール38と、ソース拡散層24上に開口されたスルーホール40とが形成された層間絶縁膜36が形成されている。なお、ゲート電極20には、ゲート電極20を囲うように自己整合で形成された絶縁膜42が形成されており、スルーホール38、40は、その絶縁膜42に自己整合で形成されている。
スルーホール40の内壁及びソース拡散層24上には、多結晶シリコンからなるキャパシタ蓄積電極46が形成されており、スルーホール40の底部においてソース拡散層24と接続されている。キャパシタ蓄積電極46の内面及び上面にはキャパシタ誘電体膜48が形成されている。キャパシタ蓄積電極46及びキャパシタ誘電体膜48が形成されたスルーホール40内と、層間絶縁膜36上とにはキャパシタ対向電極54が形成されている。こうして、キャパシタ蓄積電極46、キャパシタ誘電体48、キャパシタ対向電極54からなるキャパシタが構成されている。
スルーホール38内壁には、多結晶シリコンからなるコンタクト用導電膜44が形成されており、キャパシタ対向電極54上に形成された層間絶縁膜53を介してワード線と直交する方向に配されたビット線62と接続されている。
さらに、ビット線62上部には層間絶縁膜64を介して配線層70が形成されており、1トランジスタ、1キャパシタからなるDRAMが構成されている。
一方、メモリセル領域と隣接する周辺回路領域の素子領域15には、ソース拡散層(図示せず)とドレイン拡散層34が独立に形成されている。ソース拡散層とドレイン拡散層34間の半導体基板10上には、ゲート酸化膜16を介してゲート電極22が形成されている。こうして、ゲート電極22、ソース拡散層、ドレイン拡散層34からなる周辺回路用トランジスタが構成されている。
ドレイン拡散層34上の層間絶縁膜36にはスルーホール60が形成されており、スルーホール60内に埋め込まれた配線層68を介して、層間絶縁膜64上に形成された配線層70と接続されている。
次に、本実施形態による半導体記憶装置の製造方法を説明する。
まず、P型シリコン基板10の主表面上に、例えば通常のLOCOS法により膜厚約300nmの素子分離膜12を形成し、素子領域14、15を画定する。次いで、熱酸化法により、素子領域14、15に膜厚約10nmのゲート酸化膜16を形成する(図3(a))。
続いて、化学気相成長(CVD:Chemical Vapor Deposition)法により、膜厚約150nmの燐(P)を高濃度に含んだ多結晶シリコン膜と、膜厚約200nmのシリコン窒化膜を連続して成膜した後、通常のリソグラフィー技術とエッチング技術を用いてシリコン窒化膜と多結晶シリコン膜を同時にパターニングする。
こうして、上面がシリコン窒化膜18で覆われたゲート電極20、22を形成する。
その後、シリコン窒化膜18とゲート電極20、22をマスクとして、例えばPイオンを加速エネルギー40keV、注入量2×1013cm-2の条件でイオン注入し、メモリセルトランジスタのソース拡散層24、ドレイン拡散層26、周辺回路用トランジスタの低濃度拡散層28を形成する。なお、低濃度拡散層28は、LDD(Lightly Doped Drain)構造のn-層となる(図3(b))。
次いで、CVD法により膜厚約100nmのシリコン窒化膜を成膜した後、CHF3/H2ガスを用いた異方性エッチングを行い、パターニングされたシリコン窒化膜18とゲート電極20、22の側壁にシリコン窒化膜からなるサイドウォール窒化膜30を自己整合で形成する。これにより、ゲート電極20、22の側壁及び上面は、シリコン窒化膜18、サイドウォール窒化膜30により覆われる。なお、以下では、説明の便宜上、ゲート電極20、22を覆うシリコン窒化膜18及びサイドウォール窒化膜30を、一括して絶縁膜42と呼ぶ。
続いて、通常のリソグラフィー技術を用い、周辺回路のN型トランジスタ領域に、例えば砒素(As)イオンを加速エネルギー40keV、注入量4×1015cm-2の条件で選択的にイオン注入し、周辺回路のN形トランジスタのソース拡散層、ドレイン拡散層34を形成する。これにより、LDD構造からなる周辺回路用トランジスタを形成する(図3(c))。
その後、CVD法によりシリコン酸化膜を約2μm堆積し、化学的機械的研磨(CMP:Chemical Mechanical Polishing)法によりその表面を研磨して平坦化する。ここで、CMP法により研磨する量は、ゲート電極20、22と素子分離膜12による段差を除去できれば十分であり、本実施形態では500nmとした。
なお、シリコン酸化膜の代わりにシリコン酸化膜とBPSG膜の積層膜を堆積し、BPSG膜をリフローすることにより表面を平坦化しても良いが、グローバルな平坦性を考慮するとCMP法による平坦化が望ましい。
次いで、通常のリソグラフィー工程によりフォトレジストのパターニングを行った後、C2F6等のエッチングガスを用いてシリコン酸化膜をエッチングする。その後、フォトレジストを除去し、メモリセルトランジスタのドレイン拡散層26上に開口されたスルーホール38と、メモリセルトランジスタのソース拡散層24上に開口されたスルーホール40が形成された層間絶縁膜36を形成する(図3(d))。
なお、このエッチングの際には、シリコン酸化膜とシリコン窒化膜とのエッチング選択性を十分確保できるようにし、層間絶縁膜36のエッチングを、絶縁膜42でストップできるようにする。
このようにして形成したスルーホール38、40の底面部には、それぞれ、ドレイン拡散層26、ソース拡散層24が露出するが、これらドレイン拡散層26と、ソース拡散層24とが露出する領域は絶縁膜42に対して自己整合で形成されるので、スルーホール38、40をパターニングする際にはゲート電極20に対する合わせ余裕を考慮する必要がない。従って、合わせ余裕分だけメモリセル面積を小さくすることができる。
また、スルーホール40の深さは、セル容量を決定する重要なパラメータであるが、本実施形態では、スルーホール40の深さは約1.5μmであるので、例えばスルーホール40の開口部の大きさを0.3×0.6μmとすれば、スルーホール40の底面積と側壁面積の和は[0.3×0.6+1.5×(0.3+0.6)×2]μm2、即ち、約2.88μm2確保することができる。従って、キャパシタ誘電体の膜厚を、酸化膜換算で4.5nm形成すれば、約22fFの容量をもつ十分なキャパシタを形成することができる。
続いて、Pを高濃度に含んだ多結晶シリコン膜をCVD法により膜厚約50nm成膜した後、層間絶縁膜36上の多結晶シリコン膜をCMP法により完全に除去する。これにより、スルーホール38内にコンタクト用導電膜44を、スルーホール40内にはキャパシタ蓄積電極46を、ともに自己整合で形成する(図4(a))。
なお、層間絶縁膜36の堆積直後にはCMP法による平坦化を行わず、コンタクト用導電膜44、キャパシタ蓄積電極46を自己整合で形成すると同時に一括して平坦化してもよい。このようにすれば、CMP法による研磨工程を一工程削減することが可能である。
また、キャパシタ蓄積電極46及びコンタクト用導電膜44を、表面凹凸を有する多結晶シリコン膜により形成してもよい(例えば、H.Watanabe, Ext. Abstract of 22nd SSDM, p869 (1990))。この様にすれば、キャパシタ蓄積電極46の表面積は、通常の方法により形成した場合の約2倍程度に増加するので、スルーホール40の深さを約半分の0.8μm程度にまで浅くしても、同様のキャパシタ容量を確保することができる。
その後、CVD法により、膜厚約5nmのシリコン窒化膜を成膜した後、800℃ウェット雰囲気中でシリコン窒化膜の表面を酸化し、酸化膜換算で膜厚約4.5nmのキャパシタ誘電体膜48を形成する。
次いで、CVD法により、膜厚約150nmのPを高濃度に含んだ多結晶シリコン膜50と、膜厚約200nmのBPSG膜52を連続して成膜した後、リフローまたはCMP法により、BPSG膜52の表面を平坦化する。この際スルーホール38内は多結晶シリコン膜50により完全に埋め込まれる(図4(b))。
続いて、通常のリソグラフィー工程及びエッチング工程により、BPSG膜52と多結晶シリコン膜50を同時にパターニングし、キャパシタ対向電極54を形成する。
その後、CVD法により膜厚約100nmのシリコン酸化膜を堆積した後、全面を異方性エッチングしてキャパシタ対向電極46の側壁にサイドウォール酸化膜56を形成すると同時に、スルーホール38上のキャパシタ誘電体膜48を除去する。
これにより、キャパシタ対向電極54はサイドウォール酸化膜56と、BPSG膜とからなる層間絶縁膜53により覆われるので、スルーホール38上に形成した開口部はビット線コンタクトホール58として用いることができる。即ち、サイドウォール酸化膜56を形成すると同時に、ビット線コンタクトホール58を自己整合で形成することができる(図5(a))
次いで、通常のリソグラフィー工程及びエッチング工程により、キャパシタ対向電極54のコンタクトホール59と、周辺回路用トランジスタ等のスルーホール60とを開口する(図5(b))。
続いて、コリメータを用いたスパッタ法により膜厚約50nmのチタン(Ti)膜、CVD法により膜厚約50nmのTiN膜、膜厚約200nmのタングステン(W)膜を連続して成膜する。その後、通常のリソグラフィー工程及びエッチング工程により、W膜/TiN膜/Ti膜からなる積層膜をパターニングし、ビット線62と配線層68を形成する。
次いで、CVD法により膜厚約1μmのシリコン酸化膜からなる層間絶縁膜64を堆積し、必要に応じてCMP法等により表面の平坦化を行った後、ビアホール66を開口する。
続いて、CVD法によりW膜を堆積した後にパターニングし、配線層70を形成する。なお、配線層70には、スパッタ法により堆積したアルミ(Al)膜を用いてもよい。
このようにして、1トランジスタ、1キャパシタからなるDRAMを形成することができる(図6)。
このように、本実施形態によれば、精密なパターン形成を必要とするリソグラフィー工程は、素子分離領域画定、ゲート電極、キャパシタ蓄積電極用スルーホール及びビット線コンタクト用スルーホール開口、対向電極、周辺回路のスルーホール開口、ビット線、ビアホール、配線層の計8工程である。従って、図60に示す従来例と比較すると、リソグラフィー工程を1工程削減することができる。
一方、図59に示す従来例と比較した場合には、リソグラフィー工程数は同じであるが、本実施形態ではキャパシタ蓄積電極用スルーホール及びビット線コンタクト用スルーホールをゲート電極に対して自己整合で形成したので、合わせ余裕を小さくすることができる。
また、ビット線コンタクト用スルーホール及びキャパシタ蓄積電極用スルーホールは、ゲート電極の周囲に自己整合で形成された絶縁膜に自己整合で形成されているため、ビット線コンタクト用スルーホール及びキャパシタ蓄積電極用スルーホールを形成する際の合わせ余裕は必要なく、その分メモリセル面積を小さくすることができる。
また、キャパシタ蓄積電極とビット線のコンタクト用導電膜は同時に形成するが、周辺回路のスルーホール内に埋め込む配線層と、コンタクト用導電膜は別々に形成するので、周辺回路のスルーホールを完全に埋め込むために、キャパシタ蓄積電極の容量を犠牲にすることはない。
なお、上記実施形態における周辺回路部では、スルーホール60内に埋め込まれた配線層68を介して、ビアホール66に埋め込まれた配線層70を形成するので、周辺回路のスルーホール60を形成するためのリソグラフィー工程が別途必要であったが、図7に示す構造とすることにより、このリソグラフィー工程を削減することができる。
この場合、キャパシタ対向電極54用のコンタクトホール59と、周辺回路用のスルーホール60を、層間絶縁膜64を形成した後に開口し、配線層70がキャパシタ対向電極54と、周辺回路用トランジスタのソース/ドレイン拡散層34とに直接コンタクトするように構成すればよい。
[第2実施形態]
次に、本発明の第2実施形態による半導体記憶装置及びその製造方法を、図8乃至図14を用いて説明する。なお、図3乃至図6に示す第1実施形態の半導体記憶装置の製造方法と同一の構成要素には同一の符号を付して説明を省略又は簡略にする。
図8は本実施形態による半導体記憶装置の構造を示す平面図、図9は図8の半導体記憶装置のA−A´部の断面を示す概略図、図10乃至図13は本実施形態による半導体記憶装置の製造方法を説明する工程断面図、図14は本実施形態の変形例による半導体記憶装置の製造方法を説明する工程断面図である。
図7に示す第1実施形態の変形例による半導体記憶装置では、周辺回路のスルーホール60を配線層70により埋め込むことにより工程簡略化を行った。しかし、この場合、スルーホール60の深さが3μm程度にまで達することがあるため、スルーホールを完全に埋め込むことが困難な場合がある。
本実施形態では、この点を考慮した上で製造工程を簡略化できる半導体記憶装置の構造及びその製造方法を提供する。
始めに、本実施形態による半導体記憶装置の構造を説明する。
シリコン基板10には、素子分離膜12により画定された素子領域14、15が形成されている。素子領域14には、ソース拡散層24とドレイン拡散層26が独立に形成されている。ソース拡散層24とドレイン拡散層26間の半導体基板10上には、ゲート酸化膜16を介してゲート電極20が形成されている。こうして、ゲート電極20、ソース拡散層24、ドレイン拡散層26からなるメモリセルトランジスタが構成されている。
メモリセルトランジスタが形成された半導体基板10上には、ドレイン拡散層26上に開口されたスルーホール38と、ソース拡散層24上に開口されたスルーホール40とが形成された層間絶縁膜36が形成されている。なお、ゲート電極20には、ゲート電極20を囲うように自己整合で形成された絶縁膜42が形成されており、スルーホール38、スルーホール40は、その絶縁膜42に自己整合で形成されている。
スルーホール40の内壁及びソース拡散層24上には、多結晶シリコンからなるキャパシタ蓄積電極46が形成されており、スルーホール40の底部においてソース拡散層24と接続されている。キャパシタ蓄積電極46の内面及び上面にはキャパシタ誘電体膜48が形成されている。キャパシタ蓄積電極46及びキャパシタ誘電体膜48が形成されたスルーホール40内と、層間絶縁膜36上とにはキャパシタ対向電極54が形成されている。こうして、キャパシタ蓄積電極46、キャパシタ誘電体48、キャパシタ対向電極54からなるキャパシタが構成されている。
スルーホール38内壁には、多結晶シリコンからなるコンタクト用導電膜44が形成されており、キャパシタ対向電極54上に形成された層間絶縁膜53を介してワード線と直行する方向に配されたビット線62と接続されている。
さらに、ビット線62上部には層間絶縁膜64を介して配線層70が形成されており、1トランジスタ、1キャパシタからなるDRAMが構成されている。
一方、メモリセル領域と隣接する周辺回路領域の素子領域15には、ソース拡散層(図示せず)、ドレイン拡散層34が独立に形成されている。ソース拡散層、ドレイン拡散層34間の半導体基板10上には、ゲート酸化膜16を介してゲート電極22が形成されている。こうして、ゲート電極22、ソース拡散層32、ドレイン拡散層34からなる周辺回路用トランジスタが構成されている。
ドレイン拡散層34上の層間絶縁膜36にはスルーホール60が形成されており、スルーホール60内に埋め込まれた配線層68を介して、層間絶縁膜64上に形成された配線層70と接続されている。
なお、本実施形態による半導体記憶装置が第1実施形態による半導体記憶装置と異なる点は、キャパシタ対向電極54を構成する多結晶シリコン膜50と、その上層の層間絶縁膜53とが周辺回路領域にまで延在していることにある。
キャパシタ対向電極54及び層間絶縁膜53をこのように構成する利点は、主として製造工程の簡略化できることにある。以下に、本実施形態による半導体記憶装置の製造方法を示すとともに詳細に説明する。
まず、P型シリコン基板10の主表面上に、例えば通常のLOCOS法により膜厚約300nmの素子分離膜12を形成し、素子領域14、15を画定する。次いで、熱酸化法により、素子領域14、15に膜厚約10nmのゲート酸化膜16を形成する(図10(a))。
続いて、CVD法により、Pを高濃度に含んだ多結晶シリコン膜を膜厚約150nm、シリコン窒化膜を膜厚約200nm、連続して成膜した後、通常のリソグラフィー技術とエッチング技術を用いてシリコン窒化膜と多結晶シリコン膜を同時にパターニングする。こうして、上面がシリコン窒化膜18で覆われたゲート電極20、22を形成する。
その後、シリコン窒化膜18とゲート電極20、22をマスクとして、例えばPイオンを加速エネルギー40keV、注入量2×1013cm-2の条件でイオン注入し、メモリセルトランジスタのソース拡散層24、ドレイン拡散層26、周辺回路用トランジスタの低濃度拡散層28を形成する(図10(b))。
次いで、CVD法により膜厚約100nmのシリコン窒化膜を成膜した後、CHF3/H2ガスを用いた異方性エッチングを行い、パターニングされたシリコン窒化膜18とゲート電極20、22の側壁にシリコン窒化膜からなるサイドウォール窒化膜30を自己整合で形成する。これにより、ゲート電極20、22の側壁及び上面は、シリコン窒化膜18、サイドウォール窒化膜30により覆われる。 続いて、通常のリソグラフィー技術を用い、周辺回路のN型トランジスタ領域に、例えばAsイオンを加速エネルギー40keV、注入量4×1015cm-2の条件で選択的にイオン注入し、周辺回路のN形トランジスタのソース拡散層、ドレイン拡散層34を形成する。これにより、LDD構造からなる周辺回路用トランジスタを形成する(図10(c))。
その後、CVD法によりシリコン酸化膜を約2μm堆積し、CMP法によりその表面を研磨して平坦化する。ここで、CMP法により研磨する量は、ゲート電極20、22と素子分離膜12による段差を除去できれば十分であり、本実施形態では500nmとした。
次いで、通常のリソグラフィー工程によりフォトレジストのパターニングを行った後、C2F6等のエッチングガスを用いてシリコン酸化膜をエッチングする。その後、フォトレジストを除去し、メモリセルトランジスタのドレイン拡散層26上に開口されたスルーホール38と、メモリセルトランジスタのソース拡散層24上に開口されたスルーホール40が形成された層間絶縁膜36を形成する(図10(d))。
続いて、Pを高濃度に含んだ多結晶シリコン膜をCVD法により膜厚約50nm成膜した後、層間絶縁膜36上の多結晶シリコン膜をCMP法により完全に除去する。これにより、スルーホール38内にコンタクト用導電膜44を、スルーホール40内にはキャパシタ蓄積電極46を、ともに自己整合で形成する(図11(a))。
その後、CVD法により、膜厚約5nmのシリコン窒化膜を成膜した後、800℃ウェット雰囲気中でシリコン窒化膜の表面を酸化し、酸化膜換算で膜厚約4.5nmのキャパシタ誘電体膜48を形成する。
次いで、CVD法により、膜厚約150nmのPを高濃度に含んだ多結晶シリコン膜50と、膜厚約200nmのBPSG膜52を連続して成膜した後、リフローまたはCMP法により、BPSG膜52の表面を平坦化する。この際スルーホール38内は多結晶シリコン膜50により完全に埋め込まれる(図11(b))。
続いて、通常のリソグラフィー工程により、ポジ型のフォトレジストを用いてフォトレジスト72のパターニングを行った後、BPSG膜52と多結晶シリコン膜50を連続してエッチングし、キャパシタ対向電極54を形成する。この際、周辺回路領域の多結晶シリコン膜50とBPSG膜52は、周辺回路用のスルーホール60の形成領域のみキャパシタ誘電体膜48上まで開口し、他の領域は除去しない(図12(a))。
その後、フォトレジスト72を除去せずに、ネガ型のフォトレジストを用いたレジストパターニングを行い、メモリセル領域を覆うフォトレジスト74を形成する。フォトレジスト74のパターニングでは、メモリセル領域が覆われればよいので、微細な合わせ精度は必要とせず、リソグラフィー工程を著しく簡略化することができる。
なお、ネガ型のフォトレジストを用いてフォトレジスト74を形成したのは、フォトレジスト74を現像する際に、下地のフォトレジスト72が同時の剥がれる等の不都合を防止するためである。従って、フォトレジスト72をパターニングした直後にUVキュア等を行ってフォトレジスト72を硬化したうえで、ポジ型のレジストを用いてパターニングを行ってもよい。
続いて、フォトレジスト72、74をマスクとしてエッチングを行い、周辺回路用のスルーホール60を完全に開口する(図12(b))。
フォトレジスト72、74を除去した後、CVD法により膜厚約100nmのシリコン酸化膜を堆積し、全面を異方性エッチングする。これにより、キャパシタ対向電極46の側壁にサイドウォール酸化膜56を形成し、スルーホール60の内壁にはサイドウォール酸化膜76を形成する。同時に、スルーホール38上のキャパシタ誘電体膜48を除去する。
これにより、キャパシタ対向電極54はサイドウォール酸化膜56とBPSG膜からなる層間絶縁膜53により覆われるので、スルーホール38上に形成した開口部はビット線コンタクトホール58として用いることができる。即ち、サイドウォール酸化膜56を形成すると同時に、ビット線コンタクトホール58を自己整合で形成することができる(図13(a))
続いて、コリメータを用いたスパッタ法により膜厚約50nmのTi膜、CVD法により膜厚約50nmのTiN膜、膜厚約200nmのW膜を連続して成膜する。その後、通常のリソグラフィー工程及びエッチング工程により、W膜/TiN膜/Ti膜からなる積層膜をパターニングし、ビット線62及び配線層68を形成する。
次いで、CVD法により膜厚約1μmのシリコン酸化膜からなる層間絶縁膜64を堆積し、必要に応じてCMP法等により表面の平坦化を行った後、ビアホール66を開口する。
続いて、CVD法によりW膜を堆積した後にパターニングし、配線層70を形成する。
このようにして、1トランジスタ、1キャパシタからなるDRAMを形成することができる(図13(b))。
このように、本実施形態によれば、半導体記憶装置を製造する際に、精密なパターン形成を必要とするリソグラフィー工程は、素子分離領域画定、ゲート電極、キャパシタ蓄積電極用スルーホール及びビット線コンタクト用スルーホール開口、対向電極、ビット線、ビアホール、配線層の計7工程である。また、本実施形態により簡略化できるリソグラフィー工程は周辺回路のスルーホール開口工程である。従って、図60に示す従来例と比較すると、リソグラフィー工程を1工程削減、1工程簡略化することができる。
一方、図59に示す従来例と比較した場合には、第1実施形態と同様に、キャパシタ蓄積電極用スルーホール及びビット線コンタクト用スルーホールのゲート電極に対する合わせ余裕を小さくすることができる。
なお、上記実施形態では、周辺回路領域のスルーホールを開口する際に、フォトレジスト72を形成してキャパシタ誘電体膜48まで開口した後、フォトレジスト72を除去せずにフォトレジスト74を形成し、スルーホール60を完全に開口することにより行ったが、以下に示す製造方法によりスルーホール60を開口しても良い。
まず、図11(b)に示すようにBPSG膜を堆積した後、CVD法により膜厚約100nmの多結晶シリコン膜78を堆積する。
次いで、通常のリソグラフィー工程によりフォトレジスト72のパターニングを行った後、多結晶シリコン膜78、BPSG膜52、多結晶シリコン膜50を連続してエッチングし、キャパシタ対向電極54を形成する。この際、周辺回路領域の多結晶シリコン膜50とBPSG膜52は除去せずに、周辺回路用のスルーホール60の形成領域のみ、キャパシタ誘電体膜48まで開口する(図14(a))。
フォトレジスト72を除去した後、再度通常のリソグラフィー工程によりフォトレジスト74のパターニングを行い、メモリセル領域をフォトレジスト74で覆う。
続いて、フォトレジスト74をマスクとしてキャパシタ誘電体膜48と層間絶縁膜36をエッチングし、スルーホール60を完全に開口する。このとき、層間絶縁膜53上には多結晶シリコン膜78を形成しているので、スルーホール60をエッチングする際には層間絶縁膜53がエッチングされることはない。従って、フォトレジスト74のパターニングには微細な合わせ精度は必要なく、ソグラフィー工程を簡略化することができる(図14(b))。
なお、スルーホールを開口した後にも多結晶シリコン膜78が残存するが、上層に形成するビット線62と同時にパターニングすれば何等不都合はない。
[第3実施形態]
本発明の第3実施形態による半導体記憶装置及びその製造方法を、図15乃至図18を用いて説明する。なお、図1乃至図14に示す第1及び第2実施形態による半導体記憶装置及びその製造方法と同一の構成要素には同一の符号を付して説明を省略又は簡略にする。
図15は本実施形態による半導体記憶装置の概略断面図、図16乃至図18は本実施形態による半導体記憶装置の製造方法を説明する工程断面図である。
本実施形態では、ビット線コンタクト部と周辺回路領域のコンタクト部に同一の構造を用いることにより、第1実施形態及び第2実施形態による半導体記憶装置の製造方法を更に簡略化できる半導体記憶装置及びその製造方法を提供する。
始めに、本実施形態による半導体記憶装置の構造を説明する。
シリコン基板10には、素子分離膜12により画定された素子領域14、15が形成されている。素子領域14には、ソース拡散層24とドレイン拡散層26が独立に形成されている。ソース拡散層24とドレイン拡散層26間の半導体基板10上には、ゲート酸化膜16を介してゲート電極20が形成されている。こうして、ゲート電極20、ソース拡散層24、ドレイン拡散層26からなるメモリセルトランジスタが構成されている。
なお、ゲート電極20は、他の複数のメモリセルにおけるメモリセルトランジスタのゲート電極としても機能するワード線を構成している。
メモリセルトランジスタが形成された半導体基板10上には、ドレイン拡散層26上に開口されたスルーホール38と、ソース拡散層24上に開口されたスルーホール40とが形成された層間絶縁膜36が形成されている。なお、ゲート電極20には、ゲート電極20を囲うように自己整合で形成された絶縁膜42が形成されており、スルーホール38及びスルーホール40は、その絶縁膜42に自己整合で形成されている。
スルーホール40の内壁及びソース拡散層24上には、TiN膜からなるキャパシタ蓄積電極46が形成されており、スルーホール40の底部においてソース拡散層24と接続されている。キャパシタ蓄積電極46の内面及び上面にはキャパシタ誘電体膜48が形成されている。キャパシタ蓄積電極46とキャパシタ誘電体膜48が形成されたスルーホール40内と、層間絶縁膜36上とにはキャパシタ対向電極54が形成されている。こうして、キャパシタ蓄積電極46、キャパシタ誘電体48、キャパシタ対向電極54からなるキャパシタが構成されている。
スルーホール38内壁には、TiN膜からなるコンタクト用導電膜44が形成されており、キャパシタ対向電極54上に形成された層間絶縁膜53を介してワード線と直行する方向に配されたビット線62と接続されている。
さらに、ビット線62上部には層間絶縁膜64を介して配線層70が形成されており、1トランジスタ、1キャパシタからなるDRAMが構成されている。
一方、メモリセル領域と隣接する周辺回路領域の素子領域15には、ソース拡散層(図示せず)とドレイン拡散層34が独立に形成されている。ソース拡散層32とドレイン拡散層34間の半導体基板10上には、ゲート酸化膜16を介してゲート電極22が形成されている。こうして、ゲート電極22、ソース拡散層32、ドレイン拡散層34からなる周辺回路用トランジスタが構成されている。
ドレイン拡散層34上及びゲート電極22上の層間絶縁膜36にはスルーホール60が形成されている。また、スルーホール60の内壁及び底面には、TiN膜からなる導電膜80が形成されており、この導電膜80を介してドレイン拡散層34と、ゲート電極22とが配線層68に接続されている。
次に、本実施形態による半導体記憶装置の製造方法を説明する。
まず、P型シリコン基板10の主表面上に、例えば通常のLOCOS法により膜厚約300nmの素子分離膜12を形成し、素子領域14、15を画定する。次いで、熱酸化法により、素子領域14、15に膜厚約10nmのゲート酸化膜16を形成する。
続いて、CVD法により、Pを高濃度に含んだ多結晶シリコン膜を膜厚約150nm、シリコン窒化膜を膜厚約200nm、連続して成膜した後、通常のリソグラフィー技術とエッチング技術を用いて周辺回路領域の一部のシリコン窒化膜を除去する。なお、この領域が、後にゲート電極22から配線を引き出す際のゲートコンタクト部82となる。
次いで、通常のリソグラフィー技術とエッチング技術を用いてシリコン窒化膜と多結晶シリコン膜を同時にパターニングし、メモリセルトランジスタのゲート電極20及び周辺回路のゲート電極22を形成する。
なお、このようにして形成したゲート電極20、22の上面は、周辺回路部のゲートコンタクト部82を除いてシリコン窒化膜18で覆われている。
その後、シリコン窒化膜18とゲート電極20、22をマスクとして、例えばPイオンを加速エネルギー40keV、注入量2×1013cm-2の条件でイオン注入し、メモリセルトランジスタのソース拡散層24、ドレイン拡散層26、周辺回路用トランジスタの低濃度拡散層28を形成する。なお、低濃度拡散層28は、LDD構造のn-層となる(図16(a))。
次いで、CVD法により膜厚約100nmのシリコン窒化膜を成膜した後、CHF3/H2ガスを用いた異方性エッチングを行い、パターニングされたシリコン窒化膜18とゲート電極20、22の側壁にシリコン窒化膜からなるサイドウォール窒化膜30を自己整合で形成する。これにより、ゲート電極20、22の側壁及び上面は、シリコン窒化膜18、サイドウォール窒化膜30により覆われる。なお、以下では、説明の便宜上、ゲート電極20、22を覆うシリコン窒化膜18及びサイドウォール窒化膜30を、一括して絶縁膜42と呼ぶ。
続いて、通常のリソグラフィー技術を用い、周辺回路のN型トランジスタ領域に、例えばAsイオンを加速エネルギー40keV、注入量4×1015cm-2の条件で選択的にイオン注入し、周辺回路のN形トランジスタのソース拡散層32、ドレイン拡散層34を形成する。これにより、LDD構造からなる周辺回路用トランジスタを形成する(図16(b))。
その後、CVD法によりシリコン酸化膜を約2.5μm堆積し、CMP法によりその表面を約0.5μm研磨して平坦化する。
なお、2.5μmのシリコン酸化膜の代わりに、例えば、シリコン酸化膜50nmとBPSG膜2μmの積層膜を堆積し、850℃窒素雰囲気中で15分程度、BPSG膜をリフローすることにより表面を平坦化しても良い。
次いで、通常のリソグラフィー工程によりフォトレジストのパターニングを行った後、C2F6等のエッチングガスを用いてシリコン酸化膜をエッチングする。
その後、フォトレジストを除去し、メモリセルトランジスタのドレイン拡散層26上に開口されたスルーホール38、メモリセルトランジスタのソース拡散層24上に開口されたスルーホール40、周辺回路領域のスルーホール60が形成された層間絶縁膜36を形成する(図16(c))。
このようにして形成したスルーホール38及びスルーホール40の底面部には、それぞれ、ドレイン拡散層26、ソース拡散層24が露出するが、これらドレイン拡散層26及びソース拡散層24が露出する領域は絶縁膜42に対して自己整合で形成されるので、スルーホール38、40をパターニングする際にはゲート電極20に対する合わせ余裕を考慮する必要がない。従って、合わせ余裕分だけメモリセル面積を小さくすることができる。
一方、スルーホール60の底面部には周辺回路用トランジスタのゲート電極22と、ドレイン拡散層34とが露出する。なお、スルーホール60を開口するゲートコンタクト部82においては、ゲート電極22上の絶縁膜42を予め除去しているので、スルーホール38、スルーホール40と同時にスルーホール60を開口することにより、スルーホール60内にゲート電極22を露出することができる。
続いて、膜厚約10nmのTi膜と膜厚約20nmのTiN膜をCVD法により連続して成膜した後、層間絶縁膜36上のTiN膜及びTi膜をCMP法により完全に除去する。これにより、スルーホール38内にコンタクト用導電膜44を、スルーホール40内にキャパシタ蓄積電極46を、周辺回路部のスルーホール60内には導電膜80を、ともに自己整合で形成する(図17(a))。
なお、導電膜80を形成する際に、垂直方向のスパッタ成分が多いコリメーテッドスパッタ法により、主にスルーホール底部にTi膜を堆積した後、CVD法によりTiN膜を成長しても良い。
また、コンタクト用導電膜44、キャパシタ蓄積電極46、導電膜80を形成する際に、CMP法の代わりにリソグラフィー技術を用い、スルーホール38、スルーホール40、スルーホール60内にフォトレジストを残存させた後、このフォトレジストをマスクとしてTi膜及びTiN膜をエッチング除去しても良い。
周辺回路部のスルーホール60内に埋め込まれた導電膜80の電気抵抗は、周辺回路の動作速度を左右するため非常に重要である。しかし、このようにして形成した導電膜80のシート抵抗は約30Ω/□、スルーホール60の深さが約2μm、スルーホール60の周縁長が約0.8μmであるので、導電膜80の電気抵抗は約75Ωと、十分に低い値となっている。
次いで、CVD法により膜厚約5nmのシリコン窒化膜を650℃程度の低温で成膜した後、700℃4気圧のウェット雰囲気中で10分間熱処理し、シリコン窒化膜の表面を酸化し、キャパシタ誘電体膜48を形成する。
この熱処理により、スルーホール38、スルーホール40、スルーホール60底部のTi膜は下地のソース/ドレイン拡散層24、26、32、34又はゲート電極22とシリサイド化反応し、これら接続部のコンタクト抵抗は低減される。
なお、キャパシタ誘電体膜48を形成する熱処理には、上述のように低温での高圧酸化を用いた。これは、高温熱処理によりTiN膜とシリコン窒化膜が反応した場合には、キャパシタ誘電体膜48の耐圧劣化が生じる虞があるので、熱処理温度を低温化できる高圧酸化が望ましいからである。
次いで、CVD法により、Pを高濃度に含んだ多結晶シリコン膜50を膜厚約150nm、シリコン酸化膜52を膜厚約200nm、連続して成膜する。こうして、スルーホール38、スルーホール40、スルーホール60内を埋め込む。
続いて、通常のリソグラフィー工程及びエッチング工程により、シリコン酸化膜52と多結晶シリコン膜50を同時にパターニングし、キャパシタ対向電極54を形成する(図17(b))。
なお、スルーホール38、60内には、シリコン酸化膜52と多結晶シリコン膜50が埋め込まれた状態で残存するが、これらの膜は平坦化に寄与するのみであり、これによる弊害はない。
また、キャパシタ対向電極54の材料としては、CVD法により堆積したTiN膜を用いてもよいが、本実施形態では、塩素系の反応ガスを用いるTiN膜成長の際に誘電体膜が損傷を受ける虞があるため多結晶シリコン膜50とした。
その後、CVD法により膜厚約100nmのシリコン酸化膜を堆積し、全面を異方性エッチングしてキャパシタ対向電極54の側壁にサイドウォール酸化膜56を形成すると同時に、スルーホール38上のキャパシタ誘電体膜48を除去する。
これにより、キャパシタ対向電極54はサイドウォール酸化膜56及び層間絶縁膜53により覆われるので、スルーホール38上に形成した開口部はビット線コンタクトホール58として用いることができる。即ち、サイドウォール酸化膜56を形成すると同時に、ビット線コンタクトホール58を自己整合で形成することができる(図18(a))
続いて、コリメータを用いたスパッタ法により膜厚約50nmのチタンTi膜、CVD法により膜厚約50nmのTiN膜、膜厚約200nmのW膜を連続して成膜する。その後、通常のリソグラフィー工程及びエッチング工程により、W膜/TiN膜/Ti膜からなる積層膜をパターニングし、ビット線62及び配線層68を形成する。
次いで、CVD法により膜厚約1μmのシリコン酸化膜からなる層間絶縁膜64を堆積し、必要に応じてCMP法等により表面の平坦化を行った後、ビアホール66を開口する。
続いて、CVD法によりW膜を堆積した後にパターニングし、配線層70を形成する。
このようにして、1トランジスタ、1キャパシタからなるDRAMを形成することができる(図18(b))。
このように、本実施形態によれば、ビット線とメモリセルトランジスタとを接続するスルーホールを埋め込む導電膜に低抵抗の材料を用いることにより、周辺回路のスルーホールとメモリセル領域のスルーホールの構造を同一にすることができるので、リソグラフィー工程を1工程削減することができる。
従って、精密なパターン形成を必要とするリソグラフィー工程は、素子分離領域画定、ゲート電極、スルーホールの開口、対向電極、ビット線、ビアホール、配線層の計7工程である。従って、図60に示す従来例と比較すると、リソグラフィー工程を2工程削減することができる。
一方、図59に示す従来例と比較した場合には、リソグラフィー工程数を一工程削減できる上、本実施形態ではキャパシタ蓄積電極用スルーホール及びビット線コンタクト用スルーホールをゲート電極に対して自己整合で形成したので、合わせ余裕を小さくすることができる。また、キャパシタ蓄積電極の厚さを薄くできるので、キャパシタ容量の低下を防ぐことができる。
なお、上記実施形態では、キャパシタ蓄積電極としてTiN膜を、キャパシタ誘電体膜としてSiN膜を、キャパシタ対向電極として多結晶シリコン膜を用いて半導体記憶装置を構成したが、例えばK.Koyama(Technical Digest IEDM 1992, p.823 (1992))、H.Shinriki(IEEE Trans., Electron Devices, Vol.38 No.3, p.455 (1991))が開示しているように、Ta2O5膜や(BaxSr1-x)TiO3膜等の高・強誘電体膜をキャパシタ誘電体膜として用い、それら誘電体膜に用いることができる電極材料であるWやPtによりキャパシタ蓄積電極及びキャパシタ対向電極を用いてキャパシタを構成してもよい。
この様にして高・強誘電体膜によりキャパシタを構成すれば、キャパシタ電極の表面積を減少してもキャパシタ容量を十分確保できるので、上記の誘電体材料のうちで最も誘電率の高いものを用いた場合には、スルーホールの深さを約0.2μm程度まで浅くすることができ、極めて効果的である。
また、上記実施形態ではキャパシタ蓄積電極及びキャパシタ対向電極としてTi膜とTiN膜との積層膜を用いたが、コンタクト抵抗を十分に低くできる導電膜であれば他の材料であってもよい。
[第4実施形態]
本発明の第4実施形態による半導体記憶装置及びその製造方法を、図19乃至図21を用いて説明する。なお、図15乃至図18に示す第3実施形態の半導体記憶装置及びその製造方法と同一の構成要素には同一の符号を付して説明を省略又は簡略にする。
図19は本実施形態による半導体記憶装置の概略断面図、図20及び図21は本実施形態による半導体記憶装置の製造方法を説明する工程断面図である。
上記第1乃至第3実施形態では、スルーホール38、スルーホール40等を開口する際に、膜厚が2μm程度の層間絶縁膜36を一度のエッチング工程により行っていた。実際の製造プロセスでは、成膜時の膜厚ばらつきなどを考慮して、層間絶縁膜の膜厚に見合ったオーバーエッチングを行うのが通常である。従って、膜厚2μmほどの層間絶縁膜36をエッチングするにはかなりのオーバーエッチングが必要となる。
一方、スルーホール38、スルーホール40等を開口する際には、絶縁膜42をエッチングストッパーとして用いることにより自己整合コンタクトを形成する。しかし、絶縁膜42のように段差部に形成されたシリコン窒化膜は、平坦部に形成されたシリコン窒化膜と比較してシリコン酸化膜に対するエッチング選択性が低くなる。特に、ゲート電極20、22のエッジ部等では絶縁膜42のエッチングが進行し易くなる。
従って、厚い層間絶縁膜にスルーホール38、スルーホール40等を開口する場合には、過度のオーバーエッチングにより絶縁膜42がエッチングされてゲート電極20、22が露出し、例えばスルーホール38内に埋め込むコンタクト用導電膜とゲート電極20が短絡する虞がある。
このように、スルーホール38やスルーホール40の形成は、本願発明の中でも最も困難な製造工程の一つである。
本実施形態では、上記問題点を考慮し、スルーホール38、スルーホール40の形成を容易にできる半導体記憶装置及びその製造方法を説明する。
本実施形態による半導体記憶装置は、ビット線62とシリコン基板10間との間に形成された層間絶縁膜が、三層構造の絶縁膜であるところに特徴がある。
即ち、ゲート電極20、ソース拡散層24、ドレイン拡散層26からなるメモリセルトランジスタが形成された半導体基板10上には、シリコン酸化膜84、シリコン窒化膜86、シリコン酸化膜88が順次積層された層間絶縁膜36が形成されている。
層間絶縁膜36には、ドレイン拡散層26上に開口されたスルーホール38と、ソース拡散層24上に開口されたスルーホール40とが形成されている。
スルーホール40の内壁及びソース拡散層24上には、TiN膜からなるキャパシタ蓄積電極46が形成されており、スルーホール40の底部においてソース拡散層24と接続されている。キャパシタ蓄積電極46の内面及び上面にはキャパシタ誘電体膜48が形成されている。キャパシタ蓄積電極46及びキャパシタ誘電体膜48が形成されたスルーホール40内と、層間絶縁膜36上とにはキャパシタ対向電極54が形成されている。こうして、キャパシタ蓄積電極46、キャパシタ誘電体48、キャパシタ対向電極54からなるキャパシタが構成されている。
スルーホール38内壁には、TiN膜からなるコンタクト用導電膜44が形成されており、キャパシタ対向電極54上に形成された層間絶縁膜53を介してワード線と直行する方向に配されたビット線62と接続されている。
さらに、ビット線62上部には層間絶縁膜64を介して配線層70が形成されており、1トランジスタ、1キャパシタからなるDRAMが構成されている。
次に、本実施形態による半導体記憶装置の製造方法を説明する。
まず、P型シリコン基板10の主表面上に、例えば通常のLOCOS法により膜厚約300nmの素子分離膜12を形成し、素子領域14を画定する。次いで、熱酸化法により、素子領域14に膜厚約10nmのゲート酸化膜16を形成する。
続いて、CVD法により、膜厚約150nmのPを高濃度に含んだ多結晶シリコン膜と、膜厚約200nmのシリコン窒化膜を連続して成膜した後、通常のリソグラフィー技術とエッチング技術を用いて周辺回路領域の一部のシリコン窒化膜を除去する。なお、この領域が、後にゲート電極22から配線を引き出す際のゲートコンタクト部82となる。
次いで、通常のリソグラフィー技術とエッチング技術を用いてシリコン窒化膜と多結晶シリコン膜を同時にパターニングし、メモリセルトランジスタのゲート電極20と周辺回路のゲート電極22を形成する。
その後、シリコン窒化膜18とゲート電極20、22をマスクとして、例えばPイオンを加速エネルギー40keV、注入量2×1013cm-2の条件でイオン注入し、メモリセルトランジスタのソース拡散層24、ドレイン拡散層26、周辺回路用トランジスタの低濃度拡散層28を形成する(図20(a))。
次いで、CVD法により膜厚約100nmのシリコン窒化膜を成膜した後、CHF3/H2ガスを用いた異方性エッチングを行い、パターニングされたシリコン窒化膜18とゲート電極20、22の側壁にシリコン窒化膜からなるサイドウォール窒化膜30を自己整合で形成する。
続いて、通常のリソグラフィー技術を用い、周辺回路のN型トランジスタ領域に、例えばAsイオンを加速エネルギー40keV、注入量4×1015cm-2の条件で選択的にイオン注入し、周辺回路のN形トランジスタのソース拡散層32、ドレイン拡散層34を形成する(図20(b))。
その後、CVD法によりシリコン酸化膜84を約1μm堆積し、CMP法によりその表面を約0.7μm研磨して平坦化する。次いで、CVD法によりシリコン窒化膜86を20nm、シリコン酸化膜88を1.8μm、連続して成長する。
次いで、通常のリソグラフィー工程によりフォトレジスト90のパターニングを行った後、C2F6等のエッチングガスを用いてシリコン酸化膜88をエッチングする。ここで、シリコン窒化膜86は、平坦化したシリコン酸化膜84上に堆積することによりシリコン酸化膜に対する選択比を100程度確保できたので、シリコン酸化膜88をエッチングする際のエッチングストッパーとして十分に用いることができる(図20(c))。
続いて、同一のフォトレジスト90をマスクとして用い、CHF3/CF4/Arをエッチングガスとしてシリコン窒化膜86をエッチングし、次いで、C2F6をエッチングガスとしてシリコン酸化膜84をエッチングする。
その後、フォトレジストを除去し、メモリセルトランジスタのドレイン拡散層26上に開口されたスルーホール38、メモリセルトランジスタのソース拡散層24上に開口されたスルーホール40、周辺回路領域のスルーホール60が形成された層間絶縁膜36を形成する(図21(a))。
この後、例えば第3実施形態の図17(a)以降に示す製造工程により、キャパシタ、ビット線、配線層等を形成し、図21(b)に示す1トランジスタ、1キャパシタからなるDRAMを構成する。
このように、本実施形態によれば、非常に深い開口部のエッチングを2段階に分割したため、1回ごとのエッチングは比較的容易に行うことができる。特に、ソース拡散層24、32、ドレイン拡散層26、34を拡散するシリコン酸化膜84のエッチング工程でエッチングするシリコン酸化膜84の膜厚を格段に薄くできるので、ゲート電極20、22側面の絶縁膜42、リソグラフィー工程でのの合わせズレ等によって開口部内に素子分離膜12が露出した場合の素子分離膜12の膜減りを抑制することができる。
[第5実施形態]
本発明の第5実施形態による半導体記憶装置及びその製造方法を、図22乃至図24を用いて説明する。なお、図15乃至図18に示す第3実施形態の半導体記憶装置及びその製造方法と同一の構成要素には同一の符号を付して説明を省略又は簡略にする。
図22は本実施形態による半導体記憶装置の概略断面図、図23及び24は本実施形態による半導体記憶装置の製造方法を説明する工程断面図である。
上記第3実施形態では、層間絶縁膜36に、スルーホール38、スルーホール40、スルーホール60を開口後、CVD法又はコリメーテッドスパッタ法によりTi膜、TiN膜を堆積し、キャパシタ蓄積電極54等を形成した。
ここで、堆積したTi膜は、後の熱処理により下地のシリコン基板10と反応してチタンシリサイド膜を形成することから、オーミックコンタクトを可能にするために必要不可欠であり、確実にスルーホール38、スルーホール40、スルーホール60の底部に堆積しなければならない。
しかしながら、素子の集積化が進み、これらスルーホールが微細かつ深くなった場合には、このようにTi膜を埋め込むことは困難である。
本実施形態では、上記問題点を解決できる半導体記憶装置及びその製造方法を説明する。
本実施形態による半導体記憶装置は、スルーホール38、スルーホール40、スルーホール60スルーホールの底部に、埋め込み導電体92が形成されているところに特徴がある。
即ち、ゲート電極20、ソース拡散層24、ドレイン拡散層26からなるメモリセルトランジスタが形成された半導体基板10上には、シリコン酸化膜84、シリコン窒化膜86、シリコン酸化膜88が順次積層された層間絶縁膜36が形成されている。
層間絶縁膜36には、ドレイン拡散層26上に開口されたスルーホール38と、ソース拡散層24上に開口されたスルーホール40とが形成されている。
スルーホール38、スルーホール40の底部には、Ti及びTiNからなる埋め込み導電体92が形成されている。
スルーホール40の内壁及び埋め込み導電体92上には、TiN膜からなるキャパシタ蓄積電極46が形成されており、埋め込み導電体92を介してソース拡散層24と接続されている。キャパシタ蓄積電極46の内面及び上面にはキャパシタ誘電体膜48が形成されている。キャパシタ蓄積電極46及びキャパシタ誘電体膜48が形成されたスルーホール40内と、層間絶縁膜36上とにはキャパシタ対向電極54が形成されている。こうして、キャパシタ蓄積電極46、キャパシタ誘電体48、キャパシタ対向電極54からなるキャパシタが構成されている。
スルーホール38内壁及び埋め込み導電体92上には、TiN膜からなるコンタクト用導電膜44が形成されており、埋め込み導電体92を介して、ドレイン拡散層26とビット線62が接続されている。
さらに、ビット線62上部には層間絶縁膜64を介して配線層70が形成されており、1トランジスタ、1キャパシタからなるDRAMが構成されている。
次に、本実施形態による半導体記憶装置の製造方法を説明する。
まず、P型シリコン基板10の主表面上に、例えば通常のLOCOS法により膜厚約300nmの素子分離膜12を形成し、素子領域14を画定する。次いで、熱酸化法により、素子領域14に膜厚約10nmのゲート酸化膜16を形成する。
続いて、CVD法により、膜厚約150nmのPを高濃度に含んだ多結晶シリコン膜と、膜厚約200nmのシリコン窒化膜を連続して成膜した後、通常のリソグラフィー技術とエッチング技術を用いて周辺回路領域の一部のシリコン窒化膜を除去する。なお、この領域が、後にゲート電極22から配線を引き出す際のゲートコンタクト部82となる。
次いで、通常のリソグラフィー技術とエッチング技術を用いてシリコン窒化膜と多結晶シリコン膜を同時にパターニングし、メモリセルトランジスタのゲート電極20及び周辺回路のゲート電極22を形成する。
その後、シリコン窒化膜18とゲート電極20、22をマスクとして、例えばPイオンを加速エネルギー40keV、注入量2×1013cm-2の条件でイオン注入し、メモリセルトランジスタのソース拡散層24、ドレイン拡散層26、周辺回路用トランジスタの低濃度拡散層28を形成する(図23(a))。
次いで、CVD法により膜厚約100nmのシリコン窒化膜を成膜した後、CHF3/H2ガスを用いた異方性エッチングを行い、パターニングされたシリコン窒化膜18とゲート電極20、22の側壁にシリコン窒化膜からなるサイドウォール窒化膜30を自己整合で形成する。
続いて、通常のリソグラフィー技術を用い、周辺回路のN型トランジスタ領域に、例えばAsイオンを加速エネルギー40keV、注入量4×1015cm-2の条件で選択的にイオン注入し、周辺回路のN形トランジスタのソース拡散層32、ドレイン拡散層34を形成する(図23(b))。
その後、CVD法によりシリコン酸化膜84を約1μm堆積し、CMP法によりその表面を約0.7μm研磨して平坦化する。次いで、CVD法によりシリコン窒化膜86を膜厚約100nm成長する。
次いで、通常のリソグラフィー工程によりフォトレジスト(図示せず)のパターニングを行った後、CHF3/CF4/Arをエッチングガスとしてシリコン窒化膜86をエッチングし、次いで、C2F6をエッチングガスとしてシリコン酸化膜84をエッチングする。これによりソース拡散層24、32、ドレイン拡散層26、34を露出する。
続いて、コリメーテッドスパッタ法によりTi膜を10nm、CVD法によりTiN膜を200nm、連続して成膜し、ソース拡散層24、32、ドレイン拡散層26、34上に埋め込む。その後、CMP法によりシリコン窒化膜86上のTi膜及びTiN膜を除去し、埋め込み導電体92を形成する(図23(c))。
次いで、CVD法により膜厚約2μmのシリコン酸化膜88を成長し、通常のリソグラフィー工程によりフォトレジストのパターニングを行った後、C2F6等のエッチングガスを用いてシリコン酸化膜88をエッチングする。このとき、エッチングガスにC2F6ガスを用いれば、埋め込み導電体92又はシリコン窒化膜86でエッチングを自動的に停止することができる。
続いて、フォトレジストを除去し、メモリセルトランジスタのドレイン拡散層26上の埋め込み導電体92上に開口されたスルーホール38、メモリセルトランジスタのソース拡散層24上の埋め込み導電体92上に開口されたスルーホール40、底部に埋め込み導電体92が形成された周辺回路領域のスルーホール60が形成された層間絶縁膜36を形成する(図24(a))。
この後、第3実施形態の図17(a)以降に示す製造工程と同様にして、キャパシタ、ビット線、配線層等を形成し、図24(b)に示す1トランジスタ、1キャパシタからなるDRAMを構成する。
このように、本実施形態によれば、アスペクト比の大きいスルーホール等を形成する際に、予めシリコン基板と接する領域に埋め込み導電体を形成してオーミックコンタクトを形成したので、素子の集積化が進み、これらスルーホールが微細かつ深くなった場合にも、スルーホール底部でのコンタクト特性を確保することができる。
なお、上記実施形態では、リソグラフィー工程を1工程追加して埋め込み導電体92を形成したが、例えばJ.R.Pfiesterが開示しているサリサイドプロセス(SALICIDE:Self-ALIgned siliCIDE; Technical Digest IEDM 1990, p.241 (1990))を用いれば、リソグラフィー工程を追加することなくコンタクト用の導電体をスルーホール底部に形成することができる。
即ち、ゲート電極20、22を覆う絶縁膜42を形成後、半導体基板10全面に、スパッタ法により、例えばTi膜を堆積する。その後熱処理を行うと、半導体基板10のシリコンと、堆積したTi膜とが直接接触した領域、例えばソース拡散層24、ドレイン拡散層26、34上においてのみ、シリサイド化反応が生ずる。
次いで、未反応のTi膜を、例えば王水により除去すれば、ソース拡散層24、ドレイン拡散層26、34上に自己整合的にチタンシリサイド膜を形成することができる。
この様にしてソース/ドレイン拡散層上にチタンシリサイド膜を形成した後、第1乃至第4実施形態のいずれかに記載した半導体記憶装置の製造方法と同様にして半導体基板装置を製造すれば、アスペクト比の大きいスルーホール等を形成する際にも、スルーホール底部でのコンタクト特性を確保することができる。
なお、サリサイドプロセスに適用できる他の金属膜としては、例えば、Ta(タンタル)、W(タングステン)、Mo(モリブデン)等を用いることができる。
[第6実施形態]
本発明の第6実施形態による半導体記憶装置及びその製造方法を、図25乃至図28を用いて説明する。図1乃至図6に示す第1実施形態の半導体記憶装置及びその製造方法と同一の構成要素には同一の符号を付して説明を省略又は簡略にする。
図25は本実施形態による半導体記憶装置の構造を示す概略断面図、図26乃至図28は本実施形態による半導体記憶装置の製造方法を示す工程断面図である。
第1実施形態による半導体記憶装置の製造方法では、図4(a)に示すように、コンタクト用導電膜44及びキャパシタ蓄積電極46を形成する際には、Pを高濃度に含んだ多結晶シリコン膜を成膜した後、層間絶縁膜36上の多結晶シリコン膜をCMP法により除去することにより行った。
しかしながら、単に研磨したのでは、研磨時に発生する紛状物がスルーホール38、40内に入り込んでしまい、歩留りを低下させる虞がある。
また、第1実施形態による半導体記憶装置では、コンタクト用導電膜44とキャパシタ蓄積電極46を同一膜により形成するので、コンタクト用導電膜44をを厚くすればキャパシタ蓄積電極46のスルーホール40内面の表面積が減少してしまう。このため、コンタクト用導電膜44の抵抗値を下げるためにはキャパシタ容量が犠牲となってしまう。
256MDRAM程度までであれば、スルーホール40の深さを2μm以下に設定することができるので、コンタクト用導電膜44の抵抗は問題とならないが、更に集積度が向上してスルーホール40を深く、コンタクト用導電膜44の厚さを薄くすると、それに伴うコンタクト用導電膜44の抵抗増大が深刻な問題となる。
本実施形態では、コンタクト用導電膜44、キャパシタ蓄積電極46を形成する際の研磨工程において、スルーホール38、40内に紛状物が残留することを防止でき、且つ、キャパシタ容量を犠牲にすることなくコンタクト用導電膜44を低抵抗化できる半導体記憶装置及びその製造方法を提供する。
本実施形態による半導体記憶装置は、スルーホール38、40内に、柱状導電体112、114がそれぞれ形成されていることに特徴がある。
即ち、スルーホール38内には、底部においてコンタクト用導電膜44と接続され、その側壁部にキャパシタ誘電体膜48が形成された柱状導電体112が形成されており、スルーホール40内には、底部においてキャパシタ蓄積電極46と接続され、その側壁部にキャパシタ誘電体膜48が形成された柱状導電体114が形成されている。
このように柱状導電体を設けることにより、スルーホール38では、ドレイン拡散層26とビット線62とを接続する電気経路が、コンタクト用導電膜44と、柱状導電体112とにより構成されるので、ビット線コンタクト部における電気抵抗を大幅に減少することができる。
また、スルーホール40内に柱状導電体114を設けることにより、その側壁部にもキャパシタ誘電体膜48が形成されるので、キャパシタの面積が増加され、キャパシタ容量を大幅に増加することができる。
次に、本実施形態による半導体記憶装置の製造方法を説明する。
まず、図3(a)乃至図3(d)に記載の第1実施形態による半導体記憶装置の製造方法と同様にして、ドレイン拡散層26上にスルーホール38が形成され、ソース拡散層24上にスルーホール40が形成された層間絶縁膜36を形成する(図26(a))。スルーホール38のサイズは、例えば0.3×0.3μm、スルーホール40のサイズは、例えば0.3×0.6μmとする。
次いで、Pを高濃度に含んだ多結晶シリコン膜106をCVD法により膜厚約30nm成膜する。
続いて、例えばTEOS(tetraethoxysilane:オルトケイ酸エチル)を主原料ガスとして用いたCVD法によりシリコン酸化膜を膜厚約80nm成長した後、全面をRIE法により垂直方向にエッチングして、サイドウォール108を形成する(図26(b))。
この結果、スルーホール38内には、[300−2×(30+80)]×[300−2×(30+80)]nm、即ち、80×80nmの隙間が残り、スルーホール40内には、[300−2×(30+80)]×[600−2×(30+80)]nm、即ち、80×380nmの隙間が残っている。
この後、膜厚約200nmの多結晶シリコン膜110をCVD法により堆積する(図27(a))。堆積する多結晶シリコン膜110の膜厚は、スルーホール38、40内の隙間が完全に埋め込まれ、全体がほぼ平坦になるように設定することが望ましい。
次いで、CMP法により表面全体を研磨する。この際、サイドウォール108の上面が完全に露出するように、多少のオーバー研磨を行う。これにより、スルーホール38内には、多結晶シリコン膜106よりなるコンタクト用導電膜44と、多結晶シリコン膜110よりなる柱状導電体112と、サイドウォール108とが完全に埋め込まれ、スルーホール40内には、多結晶シリコン膜106よりなるキャパシタ蓄積電極46と、多結晶シリコン膜110よりなる柱状導電体114と、サイドウォール108とが完全に埋め込まれた状態で、表面が平坦化される(図27(b))。
続いて、例えばHF:NH4F=1:5の溶液に基板を浸漬することにより、サイドウォール108を選択的に除去する。これにより、スルーホール38、40内には、空隙116が形成される(図28(a))。
この後、例えば、図4(b)乃至図6(b)に示す第1実施形態による半導体記憶装置の製造方法と同様の手順により、キャパシタ誘電体膜48、キャパシタ対向電極54、ビット線62、配線70等を形成する(図28(b))。
このように、本実施形態によれば、スルーホール40内に柱状導電体114を形成することにより、キャパシタ蓄積電極46の他に、柱状導電体114もキャパシタ蓄積電極として機能するので、柱状導電体114の表面積の分だけキャパシタ表面積を増加することができる。従って、図1に示す半導体記憶装置と同一の容量値を得る場合にも、スルーホール40の深さを浅くすることができる。
また、ビット線コンタクト部の引き出し電極は、コンタクト用導電膜44と柱状導電体112とにより形成されるので、引き出し電極の低抵抗化を図ることができる。また、上述のようにキャパシタ容量を増加できることから、スルーホール38を浅くすることも可能となり、引き出し電極の更なる低抵抗化を図ることができる。
なお、本実施形態による半導体記憶装置では、図7に示す第1実施形態の変形例による半導体記憶装置と同様の構造により、周辺回路用コンタクトホール60を形成しているが、他の構造であってもよい。例えば、図2に示す第1実施形態による半導体記憶装置のように、配線層68上にビアホール66を開口し、配線層70を形成してもよい。
[第7実施形態]
本発明の第7実施形態による半導体記憶装置及びその製造方法を、図29乃至図31を用いて説明する。図1乃至図7に示す第1実施形態の半導体記憶装置及びその製造方法と同一の構成要素には同一の符号を付して説明を省略又は簡略にする。
図29は本実施形態による半導体記憶装置の構造を示す概略断面図、図30及び図31は本実施形態による半導体記憶装置の製造方法を示す工程断面図である。
図7に示す第1実施形態の変形例による半導体記憶装置では、周辺回路のスルーホール60を層間絶縁膜64の形成後に開口し、配線層70がキャパシタ対向電極54と、周辺回路用トランジスタのソース/ドレイン拡散層34とに直接コンタクトするように構成することにより、リソグラフィー工程の削減を図っている。
しかしながら、配線層70は、周辺回路用トランジスタのソース/ドレイン拡散層34、キャパシタ対向電極54、ビット線62等に同時に接続する必要があるため、スルーホール60やコンタクトホール59等の深さは非常に深いものから浅いものまで様々となっている。
こうした深さの顕著に異なるするホールエッチングにおいては、ビット線62及び対向電極54表面が露出してから、周辺回路用トランジスタのソース/ドレイン拡散層34が露出するまでに長時間を要し、この間ビット線62及び対向電極表面はエッチングガスに曝され続ける。特に、ビット線62をタングステン等の柱状結晶金属薄膜で形成した場合、結晶間の隙間を通して下地絶縁膜がエッチングされる等のダメージが入り、結果としてビット線62とシリコン基板10とがショートしてしまう虞がある。
本実施形態では、様々な深さのスルーホールを同時に形成できる半導体記憶装置及びその製造方法について提供する。
本実施形態による半導体記憶装置は、キャパシタ対向電極54上に、層間絶縁膜64、36とはエッチング特性の異なる膜よりなる層間絶縁膜53が形成されており、ビット線62と上層の配線層70とを接続するコンタクトホール120を形成する領域のビット線62下部には、導電膜124と、層間絶縁膜64、36とはエッチング特性の異なる絶縁膜126との積層膜118よりなるエッチングストッパが配置されていることに特徴がある。
即ち、層間絶縁膜64上に形成された配線層70は、スルーホール122を介して周辺回路用トランジスタのゲート電極22に接続され、スルーホール60を介して周辺回路用トランジスタのソース/ドレイン拡散層34に接続され、コンタクトホール59を介してキャパシタ対向電極54に接続され、コンタクトホール120を介してビット線62に接続されている。キャパシタ対向電極54上には、シリコン窒化膜よりなる層間絶縁膜53が形成されている。ビット線62上に開口するコンタクトホール120の下部には、導電膜124と、シリコン窒化膜よりなる絶縁膜126により構成された積層膜118が配置されている。
次に、本実施形態による半導体記憶装置の製造方法について図30及び図31を用いて説明する。
まず、図3(a)乃至図5(a)に示す第1実施形態による半導体記憶装置の製造方法と同様の手順により、キャパシタ対向電極54を形成する。このとき、ビット線と上層の配線層とのコンタクトを形成すべき領域には、キャパシタ対向電極54と同一膜により形成された導電膜124と、層間絶縁膜53と同一膜により形成された絶縁膜126とよりなる積層膜118を予め配置しておく(図30(a))。なお、層間絶縁膜53は、層間絶縁膜36及び上層に堆積する層間絶縁膜64とエッチング特性の異なる材料、例えばシリコン窒化膜により形成する。
次いで、全面に層間絶縁膜64を堆積して表面の平坦化を行った後、通常のリソグラフィー技術により、スルーホール及びコンタクトホールのパターンが形成されたフォトレジスト72を形成する。
続いて、フォトレジスト72をマスクとして層間絶縁膜64及び層間絶縁膜36をエッチングする。層間絶縁膜64、36のエッチングの際には、層間絶縁膜53に対して十分選択比がとれる条件にて行う。
このとき、キャパシタ対向電極54上に形成するコンタクトホール59と、ビット線62上に形成するコンタクトホール120は、周辺回路用トランジスタのソース/ドレイン拡散層36上に開口するスルーホール60及び周辺回路用トランジスタのゲート電極22上に開口するスルーホール122と比較して浅いので、スルーホール60、122が完全に開口する前にビット線62上の層間絶縁膜64が完全に除去され、ビット線62表面がエッチングガスに曝される。キャパシタ対向電極54上には層間絶縁膜53が露出するが、層間絶縁膜53は、シリコン酸化膜よりなる層間絶縁膜64とはエッチング特性の異なるシリコン窒化膜により形成されているため、ほとんどエッチングされない(図30(b))。
更にエッチングを継続することにより、周辺回路用トランジスタのソース/ドレイン拡散層36が露出する(図31(a))。このとき、ビット線62が柱状結晶よりなる材料、例えばタングステン膜により形成されていると、結晶境界ではエッチングが下層膜にまで達することがある。図31(a)では、これを強調して、ビット線62自体が消失してしまうように表現したが、ビット線62下部には、シリコン窒化膜よりなる絶縁膜126が形成されているため、層間絶縁膜36がダメージを受けることはない。
次いで、例えばCF4/CHF3/Heガスを用いたエッチングにより、シリコン窒化膜を除去する。これにより、キャパシタ対向電極54上の層間絶縁膜53、周辺回路用トランジスタのゲート電極22上の絶縁膜42が除去され、スルーホール60、122、コンタクトホール59、120が完全に開口される(図31(b))。このときビット線62下の絶縁膜126も除去されるが、エッチングは、その下層の導電膜124により停止する。
なお、ここで用いるエッチングガスは、シリコンのエッチング速度は遅く、また、残存するシリコン窒化膜も厚くないため、エッチング時間を短く設定できる。従って、既に露出している周辺回路用トランジスタのソース/ドレイン拡散層36部のエッチングは無視できるほどである。
このようにして全てのスルーホール及びコンタクトホールを、不都合なく形成することができる。
このように、本実施形態によれば、ビット線62と上層の配線層とのコンタクトを形成する領域に、予め積層膜118を形成しておくことにより、周辺回路の深いスルーホール60、120を形成する際にも、ビット線62下の層間絶縁膜36がエッチングされることがなく、ビット線62と半導体基板10等とのショートを防止することができる。
[第8実施形態]
本発明の第8実施形態による半導体記憶装置及びその製造方法を、図32乃至図38を用いて説明する。図1乃至図7に示す第1実施形態の半導体記憶装置及びその製造方法と同一の構成要素には同一の符号を付して説明を省略又は簡略にする。
図32は第1実施形態による半導体記憶装置の製造方法における課題を説明する図、図33は本実施形態による半導体記憶装置の構造を示す平面図、図34は本実施形態による半導体記憶装置の構造を示す概略断面図、図35乃至図38は本実施形態による半導体記憶装置の製造方法を示す工程断面図である。
図3乃至図6に示す第1実施形態による半導体記憶装置の製造方法では、コンタクト用導電膜44及びキャパシタ蓄積電極46が、メモリセルトランジスタのゲート電極20に自己整合で形成されている。この方法によれば、ゲート電極20とスルーホール38との間の位置合わせ余裕を考慮する必要がなく、従って、メモリセル面積を小さくできるという利点がある。
しかしながら、メモリセルが微細化すると、スルーホール38の深さが急激に増大し、スルーホールのエッチングも急激に難しくなる。以下に、第1実施形態による半導体記憶装置における問題点を説明する。
図3(a)〜(b)に示す半導体記憶装置の製造方法の過程において、ゲート電極20となる多結晶シリコン膜128上にシリコン窒化膜18を堆積する際に、多結晶シリコン膜128上にゴミ130が付着していたとすると、その上に成長したシリコン窒化膜18は、ゴミ130が付着した領域において膨らんだ状態となる(図32(a))。
ゲート電極20のパターンに加工されたフォトレジスト72をマスクとしてシリコン窒化膜18をエッチングすると、ゴミ130周辺の膜が膨れているため、その一部が残渣132として残留する(図32(b))。
この状態で下地の多結晶シリコン膜128をエッチングすると、残渣132がマスクとして作用し、多結晶シリコン膜128の一部が残渣134として残留してしまう(図32(c))。
この後、図3(b)乃至図3(d)に示す半導体記憶装置の製造方法と同様にしてスルーホール38、40を形成すると、残渣134がスルーホール38内に露出してしまい、最終的にコンタクト用導電膜44と短絡することになる(図32(d))。
このように、第1実施形態による半導体記憶装置の構造はゴミに非常に敏感であり、これによって歩留りの低下をもたらす虞がある。単に歩留りが低下するのみであれば冗長等の方法によって救済が可能であるが、ビット線62とワード線20との短絡は深刻な問題となる。即ち、待機時において、ビット線62の電位は電源電圧の半分に設定され、ワード線20の電位は零に設定されているので、ビット線62からワード線20に定常的に電流が流れることになる。これにより、待機時の消費電流が増大してしまい、通常の冗長では救済ができなくなってしまう。
本実施形態では、上述のような第1実施形態の課題を解決できる半導体記憶装置及び製造方法を提供する。
本実施形態による半導体記憶装置は、図33の平面図及び図34の断面図に示すように、ビット線62とドレイン拡散層26とを接続する微細なスルーホール38と、キャパシタ蓄積電極46のコンタクト用の微細なスルーホール40とが形成されており、キャパシタ蓄積電極36は、スルーホール40上に開口された大きな開口142内に形成されていることに特徴がある。
このように構成することにより、スルーホール38内に埋め込まれたコンタクト用導電膜44は、ゲート電極20と十分離間して形成することができるので、ゲート電極20とビット線62との短絡を大幅に減少することができる。
また、スルーホール40内に埋め込まれた多結晶シリコン膜140は開口142内に柱状の突起物として存在するので、キャパシタ容量を増加することができる。
次に、本実施形態による半導体記憶装置の製造方法を説明する。
まず、シリコン基板10の主表面上に、例えば通常のLOCOS法により膜厚約300nmの素子分離膜12を形成し、素子領域14を画定する。次いで、熱酸化法により、素子領域14に膜厚約10nmのゲート酸化膜16を形成する。
続いて、Pを高濃度に含んだ膜厚約150nmの多結晶シリコン膜をCVD法により成膜した後、通常のリソグラフィー技術とエッチング技術を用いて多結晶シリコン膜をパターニングし、ゲート電極20を形成する。
なお、本実施形態では多結晶シリコン膜単層のみをパターニングしてゲート電極20を形成したが、第1実施形態に示したように、多結晶シリコン膜とシリコン窒化膜を連続して成膜し、この積層膜を同時にパターニングしてもよい。この場合、後にスルーホール38、40を形成する際に、誤ってゲート電極20がスルーホール38、40内に露出することを防止することができる。
この後、ゲート電極20をマスクとして、例えばPイオンを加速エネルギー20keV、注入量2×1013cm-2の条件でイオン注入し、メモリセルトランジスタのソース拡散層24、ドレイン拡散層26を形成する。なお、本実施形態では図示しないが、このように形成した拡散層は、周辺回路用N型トランジスタにおけるLDD構造のn-層となる(図35(a))。
次いで、CVD法により膜厚約100nmのシリコン窒化膜を成膜した後に異方性エッチングを行い、ゲート電極20の側壁にサイドウォール窒化膜30を自己整合で形成する(図35(b))。なお、形成するサイドウォールはシリコン酸化膜であってもよい。
続いて、周辺回路のN型トランジスタ領域(図示せず)に、例えばAsイオンを加速エネルギー40keV、注入量4×1015cm-2の条件で選択的にイオン注入し、周辺回路のN形トランジスタのソース/ドレイン拡散層を形成する。これにより、LDD構造の周辺回路用トランジスタを形成する。
その後、CVD法によりBPSG膜を約2μm堆積し、層間絶縁膜36を形成する。
次いで、層間絶縁膜36上に、膜厚約100nmの多結晶シリコン膜をCVD法により堆積した後、。通常のリソグラフィー技術とエッチング技術を用いて多結晶シリコン膜をパターニングし、多結晶シリコンパターン136を形成する。
続いて、膜厚約150nmの多結晶シリコン膜を堆積した後にRIE法によりエッチングし、パターニングされた多結晶シリコンパターン136の側壁に多結晶シリコンサイドウォール138を形成する(図35(c))。
この後、このように形成した多結晶シリコンパターン136と、多結晶シリコンサイドウォール138をマスクとして層間絶縁膜36をエッチングし、ソース拡散層24上に開口されたスルーホール40と、ドレイン拡散層26上に開口されたスルーホール38を形成する(図36(a))。
このように形成したスルーホール38、40は多結晶シリコンパターン136と多結晶シリコンサイドウォール138とをマスクとして開口するので、露光装置の最小解像寸法以下のサイズ、例えば0.1μmの微細な開口を形成することができる。
なお、スルーホール38、40を形成する上記の方法では、相当の工程数が必要であるが、このようなスルーホール38、40を使用する箇所を、例えばメモリセルのみに限定すれば、電子線描画法を用いたリソグラフィー技術によって形成することも可能となる。一般に、電子線描画によるリソグラフィーではスループットが長くなるが、使用する箇所を限定することにより、上記の方法による工程数の差と相殺され、スループットを短縮できる可能性がある。
次いで、膜厚約100nmの多結晶シリコン膜140をCVD法により堆積し、スルーホール38、40を埋め込む(図36(b))。なお、この工程は必ずしも必要ではないが、キャパシタ容量を増加するうえで、また、エッチングの際のダメージから下地基板を保護するうえで有効である。これに関しては後述する。
続いて、通常のリソグラフィー技術及びエッチング技術により多結晶シリコン膜140、多結晶シリコンパターン136、多結晶シリコンサイドウォール138、層間絶縁膜36をパターニングし、キャパシタを形成する領域に開口142を形成する(図37(a))。このとき、スルーホール40に埋め込まれていた多結晶シリコン膜140は柱状の突起として残留するので、スルーホール40下のシリコン基板10表面はエッチングダメージを直接受けることはない。
なお、層間絶縁膜36のエッチングでは、膜の途中でエッチングを停止する必要がある。エッチングの精度を十分に得られない場合等には、層間絶縁膜36を、例えばシリコン窒化膜とBPSG膜よりなる積層膜として、開口142のエッチングをシリコン窒化膜でストップするようにしてもよい。こうすることにより工程数が増加するが、開口142の深さ制御が容易になり、キャパシタ容量のばらつきが減少し、特性を安定化することができる。
この後、膜厚約20nmの多結晶シリコン膜をCVD法により堆積し、表面に層間絶縁膜36が露出するまでCMP法により研磨する。こうすることにより、開口142部にはキャパシタ蓄積電極46が形成され、スルーホール38部にはコンタクト用導電膜44が形成される(図37(b))。
なお、開口142内には、柱状の突起として残留した多結晶シリコン膜140が存在するため、キャパシタ蓄積電極46の表面積は増加する。これにより、キャパシタ容量を増加することができる。
このようにしてコンタクト用導電膜44、キャパシタ蓄積電極46を形成した後、例えば図3(b)乃至図6に示す第1実施形態による半導体記憶装置の製造方法と同様にして、キャパシタ誘電体膜48、キャパシタ対向電極54、ビット線62、配線70等を形成する(図38)。
このように、本実施形態によれば、ソース拡散層24上に開口するスルーホール40、ドレイン拡散層26上に開口するスルーホール38の開口径を極めて小さくすることができるので、ゲート電極20のエッチング残渣が生じた場合にも、ビット線62とゲート電極20との短絡を大きく減少することができる。
また、キャパシタ蓄積電極54の面積は、別途形成される開口142によって決定されるので、蓄積電極54面積を減少することなく上記の効果を得ることができる。
また、開口142を形成する前に多結晶シリコン膜140を堆積することにより、柱状の突起物を開口142内に残留するので、キャパシタ容量を増加することができる。これにより、一定の蓄積容量を達成するためのスルーホールの深さを減少することができる。
なお、上記実施形態では、スルーホール38、40に埋め込む導電膜として多結晶シリコン膜を用いたが、例えば、第3実施形態に示したような種々の導電体を用いてもよい。
[第9実施形態]
本発明の第9実施形態による半導体記憶装置の製造方法を、図39及び図40を用いて説明する。図1乃至図7に示す第1実施形態、又は図15乃至図18に示す第3実施形態の半導体記憶装置及びその製造方法と同一の構成要素には同一の符号を付して説明を省略又は簡略にする。
図39及び図40は本実施形態による半導体記憶装置の製造方法を示す工程断面図である。
第1実施形態による半導体記憶装置の製造方法では、図4(a)に示すように、コンタクト用導電膜44及びキャパシタ蓄積電極46を形成する際には、Pを高濃度に含んだ多結晶シリコン膜を成膜した後、層間絶縁膜36上の多結晶シリコン膜をCMP法により除去することにより行った。
また、第3実施形態による半導体記憶装置の製造方法では、図17(a)に示すように、コンタクト用導電膜44、キャパシタ蓄積電極46、導電膜80を形成する際には、Ti膜とTiN膜とを連続して成膜した後、層間絶縁膜36上のTiN膜及びTi膜をCMP法により除去することにより行った。
しかしながら、第6実施形態において示したように、このようにしてスルーホール38、40、60内にコンタクト用導電膜44、キャパシタ蓄積電極46、導電膜80を形成すると、研磨時に発生する紛状物等がスルーホール38、40、60内に入り込んでしまい、歩留りを低下させる虞がある。
また、スルーホール40内に紛状物等が入り込むと、スルーホール40が埋め尽くされ、容量を確保することができなくなるばかりか、耐圧まで劣化してしまう。
更に、CMP法の代わりにリソグラフィー技術を用い、スルーホール38、スルーホール40、スルーホール60内にフォトレジストを残存させた後、このフォトレジストをマスクとしてTi膜及びTiN膜をエッチング除去する方法を第3実施形態において示したが、この方法では、エンドポイントでエッチングを制御することができない。
また、時間による制御では、スルーホール38、40、60内以外での場所に残渣が残ると、例えばビット線62とキャパシタ蓄積電極46が短絡するため、オーバーエッチングを必要とするが、オーバーエッチングを行うとスルーホール40側壁のキャパシタ蓄積電極46までもがエッチングされるため、キャパシタ容量が減少してしまう。
本実施形態では、スルーホール38、40、60内に紛状物等が入り込むことなく、CMP法によりコンタクト用導電膜44、キャパシタ蓄積電極46、導電膜80を形成できる半導体記憶装置の製造方法を提供する。
以下の説明では、第3実施形態による半導体記憶装置の製造方法に適用する場合の実施形態を示すが、他の実施形態による半導体記憶装置の製造方法に適用することもできる。
まず、図16(a)乃至図16(c)に示す第3実施形態による半導体記憶装置の製造方法と同様にして、層間絶縁膜36にスルーホール38、40、60を形成する。
次いで、膜厚約10nmのTi膜と膜厚約30nmのTiN膜をCVD法により連続して成膜し、導電膜144を形成する(図39(a))。
続いて、顔料入りのレジストを表面に塗布し、膜厚約2μmのフォトレジスト72を形成する。これにより、スルーホール38、40、60内はフォトレジスト72によって完全に埋め込まれる(図39(b))。なお、フォトレジスト72の代わりに感光性ポリイミドを用いてもよい。
この後、フォトレジスト72表面を全面露光し、スルーホール38、40、60内のみにフォトレジスト72を残す(図40(a))。
次いで、層間絶縁膜36上の導電膜144をCMP法により除去する。このときには、スルーホール38、40、60内にはフォトレジスト72が埋め込まれているため、研磨により発生する紛状物等はスルーホール38、40、60内には入り込まない。こうして、コンタクト用導電膜44、キャパシタ蓄積電極46、導電膜80を形成する。
なお、フォトレジスト72を全面露光せずに、フォトレジスト72、TiN膜及びTi膜をCMP法により除去してもよい。
続いて、スルーホール38、40、60内に残留するフォトレジスト72を過酸化水素水により除去する(図40(b))。
この後、図17(a)乃至図18(b)に示す製造方法により半導体記憶装置を形成する。
このように、本実施形態によれば、コンタクト用導電膜44、キャパシタ蓄積電極46、導電膜80を形成する際の研磨工程前において、スルーホール38、40、60内にフォトレジスト72を埋め込んだので、研磨の際に発生する紛状物や研磨剤がスルーホール38、40、60内に入り込むことはなく、これに起因する歩留り低下を防止することができる。
なお、上記実施形態では、第3実施形態による半導体記憶装置と同様にして、ビット線コンタクト部と周辺回路領域のコンタクト部とを同一の構造で形成したが、第1実施形態又は第2実施形態による半導体記憶装置のように周辺回路領域のコンタクトを形成してもよい。
また、上記実施形態による半導体記憶装置の構造は、本発明による他の実施形態にも適用することができる。
[第10実施形態]
本発明の第10実施形態による半導体記憶装置及びその製造方法を、図41乃至図43を用いて説明する。第9実施形態の半導体記憶装置及びその製造方法と同一の構成要素には同一の符号を付して説明を省略又は簡略にする。
図41は本実施形態による半導体記憶装置の構造を示す概略断面図、図42及び図43は本実施形態による半導体記憶装置の製造方法を示す工程断面図である。
本実施形態では、第9実施形態と同様に、スルーホール内に紛状物等が入り込むことなく、CMP法によりコンタクト用導電膜、キャパシタ蓄積電極等を形成できる半導体記憶装置の製造方法を提供する。
本実施形態による半導体記憶装置は、層間絶縁膜36の最上部に、層間絶縁膜36とはエッチング特性の異なる絶縁膜が形成されていることに特徴がある。
次に、本実施形態による半導体記憶装置の製造方法を説明する。
まず、図16(a)及び図16(b)に示す第3実施形態による半導体記憶装置の製造方法と同様にして、半導体基板10上にメモリセルトランジスタ及び周辺回路用トランジスタを形成する。
次いで、膜厚約2μmのシリコン酸化膜と膜厚約50nmのシリコン窒化膜を、CVD法により連続して成膜し、最上部にシリコン窒化膜146が形成された層間絶縁膜36を形成する。
続いて、シリコン窒化膜とシリコン酸化膜よりなる二層構造の層間絶縁膜36にスルーホール38、40、60を開口する(図42(a))。
この後、膜厚約10nmのTi膜、膜厚約30nmのTiN膜よりなる導電膜144、膜厚約0.15μmのシリコン酸化膜148をCVD法により堆積する(図42(b))。スルーホール38、40、60内は、シリコン酸化膜148により完全に埋め込まれる。
次いで、CMP法により、シリコン酸化膜148を導電膜144上まで除去し、続いて、導電膜144をシリコン窒化膜146上まで除去する(図43(a))。こうして、コンタクト用導電膜44、キャパシタ蓄積電極46、導電膜80を形成する。
このようにしてコンタクト用導電膜44、キャパシタ蓄積電極46、導電膜80を形成すれば、導電膜144研磨時に発生する紛状物や研磨剤がスルーホール38、40、60内に入り込むことはない。
続いて、例えば弗酸系水溶液を用いたウェットエッチングによりシリコン酸化膜148を除去する(図43(b))。
この後、図17(a)乃至図18(b)に示す製造方法により半導体記憶装置を形成する。
このように、本実施形態によれば、コンタクト用導電膜44、キャパシタ蓄積電極46、導電膜80を形成する際の研磨工程前において、スルーホール38、40、60内にシリコン酸化膜148を埋め込んだので、研磨の際に発生する紛状物や研磨剤がスルーホール38、40、60内に入り込むことはなく、これに起因する歩留り低下を防止することができる。
[第11実施形態]
本発明の第11実施形態による半導体記憶装置及びその製造方法を、図44乃至図47を用いて説明する。
図44は本実施形態による半導体記憶装置の構造を示す概略断面図、図45乃至図47は本実施形態による半導体記憶装置の製造方法を示す工程断面図である。
本実施形態による半導体記憶装置及びその製造法では、第4及び第10実施形態による半導体記憶装置の製造方法を、両面シリンダキャパシタを有する半導体記憶装置に応用している。
即ち、図44に示すように、キャパシタ蓄積電極46は、シリコン酸化膜84、シリコン窒化膜86よりなる層間絶縁膜に形成されたスルーホール40の内壁及び底部に形成されたコンタクト部46aと、その上部に連続して形成された突出部46bとにより構成されている。キャパシタ誘電体膜48は、キャパシタ蓄積電極46の内部と、突出部46bの外壁を覆うように形成されている。キャパシタ対向電極は、キャパシタ誘電体膜48を覆うように形成されている。このようにして、両面シリンダキャパシタが形成されている。
スルーホール40が形成された層間絶縁膜36は、エッチング特性の異なる膜よりなる積層膜により形成されている。即ち、本実施形態による半導体記憶装置では、シリコン酸化膜84、シリコン窒化膜86により層間絶縁膜36が形成されている。
次に、本実施形態による半導体記憶装置の製造方法を説明する。
まず、図20(a)乃至図21(a)に示す第4実施形態による半導体記憶装置の製造方法と同様の手順により、シリコン酸化膜84、シリコン窒化膜86、シリコン酸化膜88の三層構造よりなる層間絶縁膜を形成し、スルーホール40を開口する。なお、第4実施形態による半導体記憶装置の製造方法では、ドレイン拡散層26上に開口するスルーホール38を同時に形成するが、本実施形態では形成しない(図45(a))。
次いで、膜厚約50nmの、高濃度にPをドープした多結晶シリコン膜よりなる導電膜144と、膜厚約0.15μmのシリコン酸化膜148をCVD法により堆積する(図45(b))。これにより、スルーホール40内は、シリコン酸化膜148により完全に埋め込まれる。
続いて、CMP法により、シリコン酸化膜148を導電膜144上まで除去し、続いて、導電膜144をシリコン酸化膜88上まで除去する(図46(a))。こうして、キャパシタ蓄積電極46を形成する。
このようにしてキャパシタ蓄積電極46を形成すれば、導電膜144研磨時に発生する紛状物や研磨剤がスルーホール40内に入り込むことはない。
この後、例えば弗酸系水溶液を用いたウェットエッチングを行う。これにより、シリコン酸化膜148と、シリコン酸化膜88とがエッチングされ、キャパシタ蓄積電極46はシリンダ状の突起物として露出する(図46(b))。
次いで、キャパシタ誘電体膜48、キャパシタ対向電極54を形成して両面シリンダ構造のキャパシタを形成し、層間絶縁膜64を堆積する。
続いて、層間絶縁膜64、シリコン窒化膜86、シリコン酸化膜84を貫通するスルーホール38を開口し、スルーホール38を埋め込むようにビット線62を形成する(図47)。
このようにして半導体記憶装置を製造することにより、両面シリンダ構造のキャパシタを有するDRAMセルを形成することができる。
このように、本実施形態によれば、キャパシタ蓄積電極46を形成する際の研磨工程前において、スルーホール40内にシリコン酸化膜148を埋め込むことにより、研磨の際に発生する紛状物や研磨剤がスルーホール40内に入り込むことはないので、シリンダキャパシタを有する半導体記憶装置においても、これに起因する歩留り低下を防止することができる。
なお、上記実施形態では、層間絶縁膜64上に形成したビット線62を直接ドレイン拡散層26と接続したが、第1実施形態による半導体記憶装置と同様にして、キャパシタ蓄積電極46と同時に形成したコンタクト用導電膜44を介して接続してもよい。
[第12実施形態]
本発明の第12実施形態による半導体記憶装置の構造を、図48及び図49を用いて説明する。なお、上記第1乃至第3実施形態の半導体記憶装置と同一の構成要素には同一の符号を付して説明を省略又は簡略にする。
図48は本実施形態による半導体記憶装置の構造を示す平面図及び部分断面図、図49は本実施形態による半導体記憶装置の周辺回路構成例を示す図である。
上記第1乃至第3実施形態では、自己整合プロセスを駆使することにより種々の合わせ余裕を不要とした。従って、ワード線及びビット線を最小加工寸法のラインアンドスペース(L/S)で配置することは可能である。
しかし、最小加工寸法のL/Sでワード線やビット線を加工するとすれば、コンタクトホールと配線層とのオーバーラップ余裕等が確保できず、また、配線を折り曲げることもできない。従って、このようなメモリセルを実現するためには、上記実施形態で示した他に、周辺回路の配置等を考慮してパターンレイアウトを行う必要がある。
本実施形態では、周辺回路のレイアウトを考慮した上で、第1乃至第3実施形態による半導体記憶装置を実現できる半導体記憶装置の構造を説明する。
図48(a)に示すように、本実施形態による半導体記憶装置は、最小加工寸法でパターニングされたビット線62とワード線20が互いに直交するように配置されている。このように配置した際に問題となるのは、ビット線コンタクトホールとビット線とのオーバーラップ余裕等である。
図48(a)のX−X´部の断面図である図48(b)に示すように、ビット線62はコンタクト用導電膜44にコンタクトする必要があるので、コンタクト用導電膜44はビット線コンタクトホール58内に露出する必要がある。
しかしながら、ビット線62をパターニングする際の合わせズレによりビット線62のパターン端がビット線コンタクトホール58内に形成されてしまうと、ビット線62形成の際のエッチングによりコンタクト用導電膜44等がエッチングされてしまい、段差が増大するなどの不都合が生ずる。従って、図48(a)のY−Y´部の断面図である図48(c)に示すように、ビット線コンタクトホール58の幅はビット線62の幅よりも狭いことが要求される。
一方、ビット線62は、スルーホール38に埋め込まれた多結晶シリコン膜50と接続されるので、スルーホール38内に埋め込まれた多結晶シリコン膜50とキャパシタ対向電極54が接続されたままにならないように、キャパシタ対向電極54をパターニングする際には、スルーホール38から十分に離間して形成する必要がある。従って、ビット線コンタクトホール58は広いことが望ましい。
ビット線コンタクトホール58に対する、こうした相反する要請を満たす為には、コンタクト用導電膜44の厚さとサイドウォール酸化膜56の幅を最適化する必要がある。
例えば、ビット線62を0.3μmのL/Sでパターニングし、スルーホールを0.3μmで開口する場合には、ビット線コンタクトホール58に対するビット線62の合わせズレを考慮してビット線62のオーバーラップを例えば0.07μmとし、多結晶シリコン膜50とキャパシタ対向電極54との間隔を例えば0.1μm確保する。
次いで、コンタクト用導電体膜44の膜厚とサイドウォール酸化膜56の幅をを最適化して、上記のパラメータを満足するようにする。例えば、コンタクト用導電膜44の膜厚を0.05μm、サイドウォール酸化膜56の幅を0.12μmとすれば、ワード線20方向のキャパシタ対向電極54の間隔が0.4μm、ビット線コンタクトホール58の幅が0.16μmとなる。
なお、ここに述べたビット線コンタクトホール58については、ビット線62形成のエッチングの際にコンタクト用導電膜44等がエッチングされてしまうのを防ぐのが目的であり、エッチングの制御を精密に行えば図48(c)に示すビット線コンタクトホール58の幅がビット線62の幅より広くてもかまわないことは勿論である。
このように、図48(b)、(c)に示すようなビット線62方向に伸びる長方形のビット線コンタクトホール58を形成することにより、最小のセル面積を実現することができる。なお、このときのセル面積は、0.72μm2となる。
次に、周辺回路の構成例を示す。
図49に示すように、デコーダ94及びセンスアンプ96をメモリセル領域の両側に形成する。デコーダ94及びセンスアンプ96をこのように配置することにより、合わせ余裕を一切排除してメモリセル面積を縮小した場合にも、周辺回路を問題なく配置することができる。
なお、本実施形態では、最小加工寸法のL/Sでワード線やビット線を配置したので、ビット線62を途中で折り曲げることができない。従って、ペアになっているビット線を途中でツイストすることによりビット線間の干渉を抑えるツイストビット線構造を採用することはできない。また、ビット線上にシールド板を設けてビット線間の干渉を抑えるシールドビット線構造を採用するためには、製造工程の増加を避けられない。
しかし、ビット線の膜厚をビット線間隔よりも十分に薄くすれば、ビット線間の容量カップリングを抑えることができるので、ビット線間の干渉を抑制することが可能である。例えば、ビット線の構造をW膜(50nm)/TiN膜(50nm)/Ti膜(30nm)として、トータル膜厚を0.13μmとすれば、ビット線間隔の0.3μmの半分より小さくできるので、ビット線間の干渉に対処することができる。
このように、本実施形態によれば、ビット線コンタクトホールの構造を最適化することにより、最小加工寸法でビット線を配置した場合にも、ビット線コンタクトホールとビット線とのオーバーラップ余裕を確保することができたので、メモリセル面積を大幅に縮小した半導体記憶装置を構成することができる。
また、デコーダ及びセンスアンプを、メモリセル領域の両側にそれぞれ設けたので、合わせ余裕を一切排除してメモリセル面積を縮小した場合にも、周辺回路を問題なく配置することができる。
[第13実施形態]
本発明の第13実施形態による半導体記憶装置及びその製造方法を図50乃至図56を用いて説明する。
図50は本実施形態による半導体記憶装置の構造を示す平面図、図51は図50の半導体記憶装置のA−A´部の断面を示す概略図、図52乃至図55は本実施形態による半導体記憶装置の製造方法を示す工程断面図、図56は本実施形態の変形例による半導体記憶装置の構造を示す概略断面図である。
本実施形態では、第8実施形態による半導体記憶装置及びその製造方法に、ビット線及びキャパシタの他の形成方法を応用した半導体記憶装置及びその製造方法を示す。
始めに本実施形態による半導体記憶装置の構造を、図50の平面図及び図51の断面図を用いて説明する。図51は、基本的には図50のA−A´部の断面を表したものであるが、ビット線62及びスルーホール38の一部を仮想的に移動して示してある。即ち、図51では、図50のB−B´部の断面と、A−A´部の断面図とを同時に示してある。
シリコン基板10には、素子分離膜12により画定された素子領域14が形成されている。素子領域14には、ソース拡散層24とドレイン拡散層26が独立に形成されている。ソース拡散層24とドレイン拡散層26間の半導体基板10上には、ゲート酸化膜16を介してゲート電極20が形成されている。こうして、ゲート電極20、ソース拡散層24、ドレイン拡散層26からなるメモリセルトランジスタが構成されている。
ゲート電極20と交差する方向にはビット線62が配されており、スルーホール38を介してドレイン拡散層26と接続されている。ソース拡散層24上には、スルーホール40を介してキャパシタ蓄積電極46が接続されており、キャパシタ蓄積電極46上に形成されたキャパシタ誘電体膜48、キャパシタ対向電極54とによりキャパシタが形成されている。キャパシタ上部には層間絶縁膜64を介して配線層70が形成されており、1トランジスタ、1キャパシタからなるDRAMが構成されている。
ここで、ゲート電極20、すなわちワード線の幅は0.2μmであり、0.3μm間隔で配置されている。スルーホール38、40は、開口径0.1μmであり、ゲート電極20から0.1μm離間して形成されている。ビット線62の幅は0.2μmであり、0.3μm間隔で配置されている。スルーホール38とのオーバーラップは約0.05μmであり、スルーホール40との距離は約0.1μmである。こうして、セル面積0.5μm2を有するメモリセルが形成されている。
次に、本実施形態による半導体記憶装置の製造方法を説明する。
まず、シリコン基板10の主表面上に、例えば通常のLOCOS法により膜厚約300nmの素子分離膜12を形成し、素子領域14を画定する。次いで、熱酸化法により、素子領域14に膜厚約10nmのゲート酸化膜16を形成する。
続いて、CVD法により、膜厚約150nmの、Pを高濃度に含んだ多結晶シリコン膜を成長した後、通常のリソグラフィー技術とエッチング技術を用いて多結晶シリコン膜をパターンニングし、ゲート電極20を形成する。
この後、素子分離膜12及びゲート電極20をマスクとして、例えばPイオンを加速エネルギー20keV、注入量2×1013cm-2の条件でイオン注入し、メモリセルトランジスタのソース拡散層24、ドレイン拡散層26を形成する(図52(a))。
次いで、CVD法により膜厚約50nmのシリコン酸化膜と、膜厚約200nmのBPSG膜を順次成長した後、リフローによりその表面を平坦化して層間絶縁膜150を形成する。
続いて、膜厚約50nmの多結晶シリコン膜158をCVD法により堆積し、通常のリソグラフィー技術とエッチング技術を用いて幅約0.3μmにパターニングする(図52(b))。
この後、膜厚約100nmの多結晶シリコン膜をCVD法により堆積し、RIE法により垂直方向にエッチングし、パターニングした多結晶シリコン膜158の側壁に多結晶シリコンサイドウォール160を形成する。幅0.3μmの間隔に形成された多結晶シリコンサイドウォール160により、その間に露出する層間絶縁膜150の幅は約0.1μmとなる(図52(c))。
次いで、多結晶シリコン膜158及び多結晶シリコンサイドウォール160をマスクとして層間絶縁膜150をエッチングし、ドレイン拡散層26上に開口されたスルーホール38と、ソース拡散層24上に開口されたスルーホール40とを形成する(図52(d))。
このように形成したスルーホール38、40の開口径は、多結晶シリコンサイドウォール160の間隔とほぼ等しくなるので、前述の通り約0.1μmとなる。
なお、本実施形態では、多結晶シリコン膜158及び多結晶シリコンサイドウォール160をマスクとしてスルーホール38、40を開口することにより、露光装置の解像限界以下の加工を可能としているが、第8実施形態による半導体記憶装置の製造方法において示したように、電子線描画法を用いてスルーホール38、40を開口してもよい。いずれの方法を用いることによっても、通常のリソグラフィーによって形成できない寸法のスルーホールを開口することができる。
続いて、膜厚約60nmの多結晶シリコン膜と、膜厚約100nmのタングステンシリサイド膜と、シリコン窒化膜とをCVD法により堆積し、通常のリソグラフィー技術及びエッチング技術によりパターニングする。これにより、上層がシリコン窒化膜156により覆われた、タングステンポリサイド構造のビット線62を形成する。
ビット線62をパターニングする際には、多結晶シリコン膜158、多結晶シリコンサイドウォール160を同時にパターニングし、スルーホール40内には多結晶シリコン膜よりなる埋め込み導電体162が残留するようにする(図53(a))。
なお、スルーホール40は、多結晶シリコンのみで埋め込まなくてもよい。例えば、多結晶シリコン膜とタングステンシリサイド膜とによって埋め込んでもよいし、図55に示すように、多結晶シリコン膜とタングステンシリサイド膜とシリコン窒化膜とによって埋め込んでもよい。いずれの構造であっても、コンタクトはスルーホール40の底部全体でとることができるので問題はない。
また、ビット線62上に形成する絶縁膜は、寄生容量を減らすためには誘電率の低いシリコン酸化膜を用いることが望ましいが、ビット線62上の絶縁膜をエッチングストッパ膜として用いるときには適用が困難となる。従って、エッチングストッパ膜として用いる際には、シリコン酸化膜とシリコン窒化膜との積層膜をビット線62上に形成することも効果的である。
この後、膜厚約80nmのシリコン窒化膜をCVD法により堆積し、RIE法により垂直方向にエッチングする。これにより、ビット線62の側壁にサイドウォール164が形成され、ビット線62はシリコン窒化膜156及びサイドウォール164により完全に覆われる(図53(b))。
次いで、膜厚約500nmの多結晶シリコン膜をCVD法により堆積し、通常のリソグラフィー技術及びエッチング技術によりパターニングし、キャパシタ蓄積電極46を形成する(図54(a))。このようにしてキャパシタ蓄積電極46を形成することにより、マスク工程を用いることなく、キャパシタ蓄積電極46をソース拡散層24に接続することができるので、従来の方法に比べてマスク工程を一工程削減することができる。
続いて、膜厚約5nmのシリコン窒化膜をCVD法により堆積した後にその表面を酸化し、キャパシタ誘電体膜48を形成する。
この後、膜厚約100nmの多結晶シリコン膜をCVD法により堆積し、通常のリソグラフィー技術及びエッチング技術によりパターニングし、キャパシタ対向電極54を形成する(図54(b))。
次いで、膜厚約300nmのBPSG膜をCVD法により堆積した後にリフローし、層間絶縁膜154を形成する。
続いて、周辺回路領域(図示せず)にスルーホールを形成した後、タングステン等の金属材料を堆積してパターニングし、配線層70を形成する(図55)。
このようにして、1トランジスタ、1キャパシタよりなるDRAMを構成する。
なお、上記実施形態では、メモリセルキャパシタの高さが大きく、周辺回路領域とメモリセル領域との間の高低差が大きくなっているため、メモリセル上の配線層70はリラックスした線幅及び間隔としている。
このように、本実施形態によれば、キャパシタ蓄積電極46は、スルーホール38と同時に形成されたスルーホール40内にビット線62形成と同時に埋め込まれた埋め込み導電体162を介してソース拡散層24に接続されている。このため、スルーホール40の形成に新たな工程を追加することなく、ビット線62上のシリコン窒化膜156がエッチング雰囲気に曝される時間を減少することができる。
また、ビット線62の上部及び側壁を絶縁膜で覆う際に、埋め込み導電体162が露出するようにするので、従来の製造方法のように、キャパシタ蓄積電極46のコンタクト用スルーホールをマスク工程を用いて形成する必要がなくなる。従って、マスク工程を1工程削減することができる。
[第14実施形態]
本発明の第14実施形態による半導体記憶装置及びその製造方法を図56乃至図58を用いて説明する。
図56は本実施形態による半導体記憶装置の構造を示す概略断面図、図57及び図58は本実施形態による半導体記憶装置の製造方法を示す工程断面図である。
第13実施形態による半導体記憶装置では、メモリセルキャパシタの高さが大きく、周辺回路領域とメモリセル領域との間の高低差が大きくなっているため、メモリセル上の配線層70はリラックスした配線ルールで設計しなければならない。本実施形態では、これを解決する半導体記憶装置及びその製造方法を提供する。
本実施形態による半導体記憶装置は、周辺回路領域に層間絶縁膜が形成されており、メモリセル領域と周辺回路領域との高低差が小さくなっていることに特徴がある。
即ち、周辺回路領域では、層間絶縁膜150、152、154よりなる三層構造により層間絶縁膜が構成されており、メモリセル領域では、層間絶縁膜150、154により層間絶縁膜が構成されている。このため、周辺回路領域では、層間絶縁膜152の分だけ層間絶縁膜が厚くなっており、メモリセル領域と周辺回路領域との高低差が小さくなっている。
次に、本実施形態による半導体記憶装置の製造方法を説明する。
まず、図52(a)乃至図53(b)に示す第13実施形態による半導体記憶装置の製造方法と同様の手順により、ビット線62、埋め込み導電体162まで形成する(図57(a))。
次いで、膜厚約300nmのBPSG膜をCVD法により堆積し、リフロー又は研磨により表面の平坦な層間絶縁膜152を形成する。
続いて、通常のリソグラフィー技術と、シリコン窒化膜でストップするエッチング方法を用いて層間絶縁膜152に開口166を形成し、ビット線62をシリコン窒化膜156、サイドウォール164で覆った状態で埋め込み導電体162を露出する(図57(b))。
この後、膜厚約20nmの多結晶シリコン膜をCVD法により成長して表面を研磨し、開口166内にキャパシタ蓄積電極46を形成する。キャパシタ蓄積電極46は、スルーホール40上部で埋め込み導電体162と接続される(図58(a))。
なお、研磨の際には、開口166内に紛状物や研磨剤が入り込まないように、第9乃至第11実施形態による半導体記憶装置の製造方法を適用してもよい。
次いで、例えば弗酸系水溶液を用いたウェットエッチングにより、層間絶縁膜152を50nmエッチングする。このように層間絶縁膜152の上部をすると、キャパシタ蓄積電極46の露出する面積が増加するのでキャパシタ容量は増加するが、メモリセル領域と周辺回路領域との高低差は増加する。従って、高低差を特に問題とするときには、エッチングを行わないことが望ましい。
続いて、キャパシタ誘電体膜48、キャパシタ対向電極54、層間絶縁膜154、配線層70を形成し、1トランジスタ、1キャパシタよりなるDRAMを構成する(図58(b))。
なお、本実施形態による半導体記憶装置の製造方法では、メモリセル領域と周辺回路領域とにおける層間絶縁膜154の表面段差を少なくすることができるので、配線層70は、第13実施形態による半導体記憶装置よりも厳しいルールで配置することができる。
このように、本実施形態によれば、周辺回路領域とメモリセル領域との高低差を小さくすることができるので、製造工程数を増加することなく配線層70の設計ルールを微細にすることができる。