JPH0414865A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は半導体装置の製造方法に関し、詳しく　は　
、　　　Ｄ　　ＲＡ　　Ｍ（Ｄｙｎａｍｉｃ　　　Ｒａ
ｎｄａｍ　　　Ａｃｃｅｓｓ　　　Ｍｅ　ｆｆ１ｏｌｙ
）のメモリセルの製造方法に関するものである。

（従来の技術） ＤＲＡＭのスタックド（積層）型メモリセルのキャパシ
タ容量の増加を図るため、第２図に示すようなメモリセ
ルの製造方法が文献ｒｌＥＤＭ８８　　Ｐ５９３Ｊに開
示されている。これを従来技術として第２図を参照して
説明すると、まず第２図ｔａ＋に示すようにシリコン基
板１に素子分離酸化ｌ１１２とトランスファゲートとし
てのＭＯ３型トランジスタ３を形成した後、基板１上の
全面に層間絶縁膜として窒化シリコンＷｉ、４を第２図
（ｂｌに示すように形成する。さらにその上に第２図ｉ
ｃ）に示すように、シリコン酸化膜５．ポリシリコン膜
６シリコン酸化膜７を順に形成し、これらと前記窒化シ
リコンＩＩ！４にコンタクトホール８を開ける。

その後、このコンタクトホール８の内面およびシリコン
酸化膜７の表面の全面に第２図Ｆｄｌに示すようにポリ
シリコン膜９を形成した後、このポリシリコン膜９と前
記ポリシリコン膜６を相互間のシリコン酸化１！ＩＴと
ともに第２図［ｅｌに示すようにバターニングすること
により、コンタクトホール部から周囲に広がる上下２枚
の平板部９ａ、５ａを有するキャパシタの１荷蓄積電ｆ
ｆ１ｌ、Ｏを形成する。

次に、窒化シリコン膜４をエツチングストツバとしてシ
リコン酸化膜７．５をフッ酸溶液（ｌ（Ｆ）によってエ
ツチング除去することにより、第２図ｆｆ）に示すよう
に平板部９ａ、６ａの全体を露出させる。しかる後、平
板部９ａ、６ａの各々の露出上下面を含むｔ極蓄積電極
１０の全露出表面に第２図（沿に示すようにキャパシタ
絶縁Ｉｔ！１１を形成し、さらに基板ｌ上の全面にポリ
シリコン膜を形成した後、このポリシリコン膜をバター
ニングすることにより、前記キャパシタ絶縁膜１１を挟
んで前記各平板部９ａ、６ａの露出上下面を含む電荷蓄
積電極１０の全露出表面を覆うキャパシタのプレート電
極１２を形成する。これにより、電荷蓄積電極１０の平
板部が２枚あり、しかもその上下両面を利用して容量の
増大を図ったキャパシタが完成する。その後は基板１上
の全面に図示しないが第２の層間絶縁膜を形成し、コン
タクトホールを開け、このコンタクトホールを通してト
ランジスタ３の、キャパシタと反対側の拡散層に接続さ
れるビット線１３を形成する。

（発明が解決しようとする課題） しかるに、上記のような従来の製造方法では、コンタク
トホール８の開孔（第２　ｅｔｃ））　、７４荷蓄積電
極１０のバターニング（第２図ｔｅｌ）、プレート電極
１２のバターニング（第２図ｔｇ＋　＞の計３回、キャ
パシタ形成のためにホトリソグラフィ工程が必要であり
、工程が面倒な問題点があった。さらに高集積とした場
合、特に第２図ｔｅｌの電荷蓄積電極形成において、隣
接セルとの間隔は、ホトリソグラフィの解像限界によっ
て決定されるため、電荷蓄積電８ｉｌｏ（平板部９ａ、
６ａ）の平面面積を大きくできず、容量のより一層の増
大を図ることができなかった。

この発明は上記の点に鑑みなされたもので、コンタクト
ホール部から周囲に広がる平板部を有するキャパシタの
電荷蓄積電極（ただし、平板部は２枚以上なくてもよい
し、上下両面を利用しないタイプでもよい）をホトリソ
グラフィ工程を省いて形成でき、その結果ホトリソグラ
フィ工程を２回として工程の簡素化を図ることができ、
しかも電荷蓄積電極（平板部）の平面面積を広げて容量
の増大を図ることができる半導体装置の製造方法を提供
することを目的とする。

（課題を解決するための手段） この発明では、半導体基板上に、エツチング速度が異な
る第１と第２の膜を交互に積層させて層間絶縁膜を形成
し、この層間絶縁膜にコンタクトホールを開けた後、等
方性エツチングによってコンタクトホール側壁の第１の
膜あるいは第２の膜を後退させることにより、コンタク
トホールの側壁に横方向に凹部を形成し、この四部とコ
ンタクトホールをポリシリコンで埋めることにより、コ
ンタクトホール部から周囲に広がる平板部を有するキャ
パシタの電荷蓄積電極を形成し、その後層間絶縁膜の上
層側を除去することにより、前記電荷蓄積電極の前記平
板部を含む上部部分を残存層間絶縁膜上に露出させる。

（作　用） 上記この発明においては、コンタクトホールと、その側
壁の横方向の凹部をポリノリコンで埋込む、具体的には
ポリシリコンの全面堆積と全面エッチハックで埋込むこ
とにより、平板部を有するキャパシタの電荷蓄積電極を
形成することができ、電荷蓄積電極形成からはホトリソ
グラフィ工程を省くことができる。したがって、キャパ
シタ形成に関するホトリソグラフィ工程は２回となる。

また、電荷蓄積電極の平板部形成用の横方向の凹部をコ
ンタクトホールの側壁に等方性エンチングによって形成
する際のエツチング！（凹部の深さ）は、工、チング時
間やエンチング液濃度あるいはエンチング液濃度によっ
て容易に制御でき、隣接セルとの距離をホトリソグラフ
ィの解像度以上に近付けることが可能なため、それだけ
平板部（電荷蓄積電極）の平面面積は従来に比し増加で
きる。

（実施例） 以下この発明の一実施例を第１図を参照して説明する。

一実施例では、まず第１図ｆａｔに示すように、Ｐ型シ
リコン基板２１に公知の選択酸化法によりフィールド酸
化ＷＡ２２を厚さ４００ｎｍ程度に形成した後、開基＠
２１にトランスファゲートとしてのＭＯ３型トランジス
タ２３を形成する。このトランジスタ２３は、基板２１
の表面にゲート酸化膜２４を厚さ３００人程形成形成し
た後、基板２１上の全面にポリシリコン膜を厚さ２５０
ｎｍ程度に形成し、これに不純物を拡散させて導電性を
持たせた後、これをバターニングすることによりゲート
電極２５を形成し、さらにこのゲート電極２５をマスク
とするヒ素（”Ａｓ”）のイオン注入（加速電圧４０Ｋ
ｅＶ、）−ズ量５　Ｅ　１５　Ｃ：ｍ−”程度）と９０
０℃、３０分程度の熱処理を行って基板２１内にソース
　ドレインとしての一対の拡散層２６ａ、２６ｂを形成
することにより製造される。

このようにしてＭＯ３型ｌ・ランジスタ２３を形成した
後、同第１図ｆａ）に示すように基板２１上の全面にＣ
ＶＤ　（化学気相成長）法により、窒化シリコン膜２７
を３００ｎｍ程度、シリコン酸化１ｌ１２８を１．ｏｏ
ｎｍ程度、窒化シリコン膜２９を１１００ｎ程度、シリ
コン酸化膜３０を１１００ｎ程度、窒化シリコン膜３１
を１００ｎａ＋程度、順に堆積させて層間絶縁膜を形成
する。ここで、層間絶縁膜は５Ｉｗの例を示したが、３
層以上であれば何層でもよく、層数が多ければそれだけ
後述する電荷蓄積電極の平板部の枚数を増加させて電荷
蓄積電極の表面積の増大を図ることができる。

次に、層間絶縁膜（膜２７〜３１）に、ホトリソ・エツ
チング法でＭＯ５型トランジス°り２３の一方の拡散層
２６ａ上で第１図（ｂｌに示すようにコンタクトホール
３２を開ける。

その後、例えばＨＦｉ液を用いた等方性エツチングによ
って、コンタクトホール２７側壁のシリコン酸化膜３０
．２８を第１図ｆｃ）に示すように選択的に後退させる
ことにより、コンタクトホール３２の側壁に横方向に凹
部３３を上下に２つ形成する。この時、シリコン酸化１
１ｕ３０．２８の工・７チング量（凹部３３の深さＸ）
は、エツチング時間やＨＦ溶液の濃度またはＩ（Ｆ溶液
の温度によって容易に制御でき、隣接セルとの距離はホ
トリソの解像度以上に近付けることが可能なため、それ
だけ後述の電荷蓄積電極の平板部の面積を従来に比し増
加させることが可能となる。また、ここで層間絶縁膜の
シリコン酸化膜と窒化シリコン膜の重なりが逆、つまり
第口り第３層、第５１ｉがシリコン酸化膜で、第２層と
第４層が窒化シリコン膜であるとすると、Ｆ系ガスを用
いたドライエツチングで容易に第１図ｔｅｌと同様な構
造を得ることができる。

次に基板２１上の全面にＣＶＤ法によってポリソ’Ｊ−
１：／４８００ｎｍ程度に堆積させ、このポリシリコン
にＰＯＣｌ、を拡散源としてリンをドープして導電性を
持たせた後、このポリノリコンを全面エッチハックして
第１図ｆｄ＋に示すようにコンタクトホール３２と凹部
３３内にのみ残すことにより、キャパシタの電荷蓄積電
Ｆｉ３４を形成する。この電極蓄積電極３４は、凹部３
３内のポリシリコンにより、コンタクトホール部から周
囲に広がる上下２枚の平板部３５を有する。この平板部
３５は、前述のように凹部３３を隣接のセルとホトリソ
の解像度以上に近付けて深く形成することる二より、従
来以上の平面積とすることができる。

次に、１７０℃程度のリン酸で窒化シリコン膜３１．２
９を、またＨＦ溶液でシリコン酸化膜３０２８を順に除
去することにより、第１図ｔｅｌに示すように平板部３
５を含む電荷蓄積電極３４の上部部分を残存層間絶縁！
Ｉ！（窒化ノリコン膜２７）上に露出させる。

その後、平板部３５の表面を含む電荷蓄積電極３４の全
露出表面に第１図ｆｆｌに示すように窒化シリコンｌｌ
ｌ３６をキャパシタ絶縁膜としてＩＯｎｍ厚程度にＣＶ
Ｄ法で形成する。さらに基板２１上の全面にポリシリコ
ンを１００ｎ＊程度に堆積させ、これにＰＯＣＺ、ｌ　
を拡散源としてリンをドープして導電性を持たせた後、
このポリシリコンをパターニングすることにより、前記
窒化シリコン膜３６を挟んで電荷蓄積電極３４の全露出
表面を覆うキャパシタのプレート電極３７を形成する。

その後は同第１図（ｆｌに示すように基板２１上の全面
に第２の層間絶縁膜としてＢＰＳＧ膜３８をＣＶＤ法に
より８００ｎｍ程度に堆積させ、９００’Ｃ，Ｎ２雰囲
気中でフロー処理を行い、さらにこのＢＰＳＧＷ１３Ｂ
と窒化シリコン膜２７にコンタクトホール３９をホトリ
ソ・エツチングで開けた上で、アルミの７００ｎｍｌｌ
ｌのスパッタとパターニングを行うことにより、前記コ
ンタクトホール３９を通してＭＯ３型トランジスタ２３
の他方の拡散Ｆｉ２０ｂに接続されるビットｖＡ４０を
形成する。

なお、以上の一実施例では、エツチング速度の異なる第
１と第２の膜として窒化シリコン膜とシリコン酸化膜を
用い、これらを交互に積層して第１図ｆａ＋で層間絶縁
膜を形成したが、第１と第２の膜としては他に、窒化シ
リコン膜と、ＰＳＧ膜ＢＳＧ膜、ＢＰＳＧ膜のいずれが
１つとの組合わせ、または、不純物を含まないシリコン
酸化膜と、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜ノイずれが
１つとの組合わせなどが使用できる。

（発明の効果） 以上詳細に説明したようにこの発明の方法によれば、層
間絶縁膜に形成したコンタクトボールと、その側壁の横
方向の凹部をポリシリコンで埋めることにより、ホトリ
ソグラフィ工程なしに、平板部を有するキャパシタの電
荷蓄８Ｉ電極を形成することができ、その結果としてキ
ャパシタ形成に関しては、ホトリソグラフィ工程は、コ
ンタクトホールの開孔とプレート電極のパターニングの
２回のみとし得るので、工程の簡素化を図ることができ
る。また、コンタクトホールの側壁に横方向に凹部を形
成する際に、その深さはエツチング時間などにより容易
にｓｒ御でき、隣接セルとの距離はホトリソグラフィの
解像度以上に近付けることができるため、平板部ひいて
は電荷蓄積電極の平面積を従来以上に太き（することが
でき、キャパシタ容量の増加を図ることができる。よっ
て、デバイス特性の向上を期待できる。

【図面の簡単な説明】

第１図はこの発明の半導体装置の製造方法の一実施例を
示す工程断面図、第２図は従来のＤＲＡＭメモリセルの
製造方法を示す工程断面図である。 ２１・・・Ｐ型シリコン基板、２７．２９．３１・・・
窒化シリコン膜、２８．３０・・・シリコン酸化膜、３
２・・・コンタクトホール、３３・・・凹部、３４・・
・電荷蓄積電極、３５・・・平板部、３６・・・窒化シ
リコン膜、３７・・・プレート電極。 を発明の一実施例 第１　図 本発明の一実施例 第１図 従来の製造方法 第２ 図

Claims (1)

1. 【特許請求の範囲】 半導体基板上に、エッチング速度が異なる第１と第２の
   膜を交互に積層させて層間絶縁膜を形成する工程と、 その層間絶縁膜にコンタクトホールを開ける工程と、 その後、等方性エッチング法によってコンタクトホール
   側壁の第１の膜あるいは第２の膜を後退させることによ
   り、コンタクトホールの側壁に横方向に凹部を形成する
   工程と、 その凹部とコンタクトホールをポリシリコンで埋めるこ
   とにより、コンタクトホール部から周囲に広がる平板部
   を有するキャパシタの電荷蓄積電極を形成する工程と、 その後、層間絶縁膜の上層側を除去して、前記電荷蓄積
   電極の前記平板部を含む上部部分を残存層間絶縁膜上に
   露出させる工程と、 その後、電荷蓄積電極の露出表面にキャパシタ絶縁膜を
   形成し、さらにその絶縁膜を挟んで露出表面を覆うよう
   にキャパシタのプレート電極を形成する工程とを具備し
   てなる半導体装置の製造方法。