DE10105686A1 - Verfahren zum Herstellen einer Kondensatoranordnung für eine Halbleiterspeichereinrichtung - Google Patents

Abstract

Um bei Halbleiterspeichereinrichtungen bei hohen Integrationsdichten einen Oxidationsschutz vorgesehener Plugbereiche (22) zu realisieren, wird vorgeschlagen, bei einem Herstellungsverfahren von Speicherkondensatoren (10) eine Unterschicht (14) einer Abfolge von Schichten (12, 14, 16, 18) durch einen zwischengeschalteten Ätzprozess im Bereich der Plugbereiche (22) in ihrer Schichtdicke zu reduzieren, um so bei komformer 2-D-Abscheidung der nachfolgenden Schichten (16, 18) eine 3-D-Struktur zu erhalten.

Description

Die Erfindung betrifft ein Verfahren zum Herstellen einer min­ destens eine Kondensatoreinrichtung aufweisenden Kondensator­ anordnung für eine Halbleiterspeichereinrichtung oder derglei­ chen gemäß dem Oberbegriff des Anspruchs 1.

Moderne Halbleiterspeichereinrichtungen weisen in Speicherele­ menten oft Speicherkondensatoren oder Kondensatoreinrichtungen auf. Häufig sind diese Speicherkondensatoren oder Speicherein­ richtungen als sogenannte Stapelkondensatoren in einem Halb­ leitersubstrat oder in Bereichen davon ausgebildet. Dies ist insbesondere für FeRAM-Speichereinrichtungen der Fall.

Bei der Herstellung derartiger Kondensatoranordnungen werden die Kondensatoreinrichtungen jeweils im Wesentlichen als eine Abfolge von Schichten jeweils in einem Oberflächenbereich ei­ nes Halbleitersubstrats an einer vordefinierten Stelle davon ausgebildet. Dabei wird die Abfolge von Schichten für die Kon­ densatoreinrichtungen der Kondensatoranordnung häufig im We­ sentlichen mittels eines 2D-Abscheideverfahrens auf dem Halb­ leitersubstrats durchgeführt. Dies hat den Vorteil, dass der Anteil von Grenzflächen, Randbereichen und Kanten bei dieser Form des Abscheidens der Abfolge von Schichten besonders ge­ ring ist, so dass die Diffusion von Umgebungsmaterialien, ins­ besondere von Sauerstoff oder anderen Prozess- oder Betrieb­ satmosphärenbestandteilen, stark reduziert ist, so dass eine Oxidation oder andere chemische Umsetzungen, zum Beispiel von Plugs oder anderen Kontaktbereichen im Innern des Halbleiter­ substrats, verhindert wird. Nach dem Abscheiden wird dann mit­ tels entsprechender Lithografieschritte die Strukturierung der Stapelkondensatoren durchgeführt.

Nachteilhaft bei dieser Vorgehensweise ist aber die aufgrund des 2D-Strukturierungsverfahrens entstehende Limitierung der Integrationsdichte. Die Speicherkondensatoren müssen für ihre Funktionsweise als Speicherelemente im Hinblick auf die sich gegenüberstehenden Elektroden als Bottomelektrode und als Topelektrode bestimmte Mindestanforderungen hinsichtlich ihrer Flächen erfüllen. Das übliche 2D-Strukturierungsverfahren er­ zeugt aber Stapelkondensatoren mit planaren sich gegenüberste­ henden Topelektroden und Bottomelektroden. Damit die Mindest­ anforderung hinsichtlich der Elektrodenflächen erfüllt werden, darf die Fläche der sich gegenüberstehenden Elektroden nicht unter ein bestimmtes Mindestmaß verkleinert werden. Dies limi­ tiert die Integrationsdichte, die mit diesem 2D-Strukturie­ rungsverfahren erreicht werden kann.

Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zum Herstellen einer Kondensatoranordnung für eine Halbleiterspei­ chereinrichtung anzugeben, bei welchem besonders hohe Integra­ tionsdichten im Hinblick auf die auszubildenden Kondensator­ anordnungen erreicht werden können und bei welchem gleichzei­ tig ein ausreichender Schutz der Kondensatoranordnung und ih­ rer Kontaktierungen gegenüber Umgebungsmaterialien und drohen­ den chemischen Umsetzungen gewährleistet ist.

Die Aufgabe wird bei einem gattungsgemäßen Verfahren zum Her­ stellen einer Kondensatoranordnung für eine Halbleiterspei­ chereinrichtung erfindungsgemäß durch die kennzeichnenden Merkmale des Anspruchs 1 gelöst. Vorteilhafte Weiterbildungen des erfindungsgemäßen Herstellungsverfahrens sind Gegenstand der abhängigen Unteransprüche.

Das erfindungsgemäße Verfahren zum Herstellen einer mindestens eine Kondensatoreinrichtung aufweisenden Kondensatoranordnung für eine Speichereinrichtung, insbesondere für eine FeRAM- Speichereinrichtung, oder dergleichen, auf einem Halbleiter­ substrat oder dergleichen, ist dadurch gekennzeichnet, dass eine Unterschicht der Abfolge von Schichten nach ihrer Ausbil­ dung im Wesentlichen außerhalb eines Bereichs einer vordefi­ nierten Stelle bis auf eine nicht verschwindende reduzierte Schichtdicke abgetragen wird, dass im Bereich der vordefinier­ ten Stelle dadurch jeweils ein im Wesentlichen dreidimensional ausgestalteter, erhabener Bereich der Unterschicht gebildet wird und dass die nachfolgenden Schichten der Abfolge von Schichten im Wesentlichen in einem konformen und 2D-Abschei­ dungsverfahren auf der Unterschicht, insbesondere im Bereich des erhabenen Bereichs davon, ausgebildet werden.

Es ist somit eine grundlegende Idee der vorliegenden Erfin­ dung, bei der Herstellung der Kondensatoranordnung für eine Halbleiterspeichereinrichtung, das Abscheiden der einzelnen Schichten der Abfolge von Schichten für die Kondensatorein­ richtungen weiterhin in im Wesentlichen zweidimensionaler Form durchzuführen und dabei das Ausbilden einer 3D-Struktur zu in­ tegrieren, und zwar derart, dass die 3D-Struktur im Bereich einer unteren Schicht oder Unterschicht der Abfolge von Schichten ausgebildet wird, zum Beispiel vorzugsweise bei der Ausbildung der unteren Elektrodenschicht eines FeRAM-Speicher­ kondensators, so dass dadurch bei einer steigerbaren Integra­ tionsdichte gleichzeitig ein guter Schutz gegen Oxidationspro­ zesse oder dergleichen beim Prozessieren oder beim Betrieb der Halbleiterspeichereinrichtung gewährleistet ist.

Durch das zweidimensionale oder 2D-Abscheiden der einzelnen Schichten der Abfolge von Schichten für die Kondensatorein­ richtungen wird einerseits der gewünschte Schutzmechanismus bewirkt, weil dann der Anteil von Grenzflächen, Kanten oder dergleichen einer Gesamtfläche besonders gering ist.

Durch das Ausbilden einer 3D-Struktur oder dreidimensionalen Struktur wird also andererseits eine Struktur geschaffen, die neben ihrer Grundfläche als Flächenelement für die Kondensato­ relektroden eben auch noch Seitenflächen, die sich in die dritte Dimension, nämlich die Höhe erstrecken, anbietet. Auf diese Weise kann zum Beispiel die Grundfläche der 3D-Struktur, zum Beispiel der Bottomelektrode, verringert werden, wobei aber die angebotene Elektrodenfläche aufgrund der erzeugten Seitenflächen in die dritte Dimension insgesamt mindestens konstant bleibt, so dass beim Ausgestalten der jeweiligen Ge­ samtstruktur für die Speicherkondensatoreinrichtung die Funk­ tionsweise des Speicherkondensators gewährleistet ist und bleibt.

Bei einer besonders bevorzugten Ausführungsform des erfin­ dungsgemäßen Herstellungsverfahrens ist es vorgesehen, dass die Unterschicht jeweils durch lokales Abscheiden einer Maske jeweils im Bereich der vordefinierten Stelle auf der Unter­ schicht und durch einen anschließenden ersten Ätzvorgang abge­ tragen wird. Das bedeutet, dass zunächst die unterste Schicht oder die untersten Schichten einschließlich der bestimmten Un­ terschicht in einem 2D-Abscheidungsverfahren auf dem Oberflä­ chenbereich des Halbleitersubstrats aufgebracht werden. An­ schließend werden dann an definierten Stellen, welche zum Bei­ spiel mit den Stellen bestimmter Kontaktbereiche oder Plugbe­ reiche im Halbleitersubstrat übereinstimmen, Maskenelemente oder Ätzmasken aufgebracht. Danach wird ein erster Ätzvorgang derart durchgeführt, dass in der erfindungsgemäß vorgesehenen Art und Weise die Schichtdicke der Unterschicht außerhalb von Bereichen vordefinierter Stellen, z. B. der Plugs oder derglei­ chen, reduziert wird. Bei diesem Ätzvorgang wird folglich im Bereich der ausgebildeten Maskenelemente kein Materialabtrag stattfinden, so dass im Bereich der Maskenelemente die ur­ sprünglich aufgetragene Schichtdicke der Unterschicht erhalten bleibt. Nach Entfernung der Maskenelemente liegt dann also ei­ ne mit der Unterschicht insgesamt zweidimensional weiterhin völlig bedeckte Halbleiterstruktur vor, wobei aber jeweils Be­ reiche mit einer ursprünglich vergleichsweise hohen Schicht­ dicke und eben demgegenüber auch Bereiche mit einer ver­ gleichsweise reduzierten Schichtdicke vorliegen.

Weiterhin bevorzugt ist dabei das Abscheiden von 300 bis 500 nm Platin und das anschließende Rückätzen auf 50 bis 200 nm, insbesondere um die Bottomelektroden auszubilden.

Es ist weiter von Vorteil, dass bei einem Ätzvorgang eine Mas­ ke verwendet wird, welche eine größere, vergleichbare oder kleinere laterale Ausdehnung oder Weite besitzt als der jewei­ lige Plugbereich.

Vorteilhafterweise werden erfindungsgemäß die Schichten je­ weils im Wesentlichen groß- oder ganzflächig, vorzugsweise in einem gemeinsamen Prozessschritt, auf dem Oberflächenbereich des Halbleitersubstrats aufgebracht und dann nachfolgend im Wesentlichen in mindestens einem Ätzvorgang, vorzugsweise in einem gemeinsamen Prozessschritt und/oder nach einem Temper­ schritt, zum Beispiel einem O₂-Annealschritt bei hohen Tempera­ turen, strukturiert. Das bedeutet, dass insgesamt sämtliche Schichten der Abfolge von Schichten zweidimensional und groß- oder ganzflächig auf dem Halbleitersubstrat aufgebracht wer­ den, insbesondere wird also ein gegebener Wafer insgesamt be­ schichtet. In einem zwischengeschalteten und oben bereits be­ schriebenen ersten Ätzvorgang werden dann die 3D-Strukturen der Unterschicht ausgebildet. Wie bereits erwähnt wurde, wird dabei aber die Unterschicht insgesamt nicht völlig entfernt, so dass der Wafer oder das Halbleitersubstrat insgesamt be­ deckt bleibt, wenn auch mit einer reduzierten Schichtdicke der Unterschicht. Gemäß der beschriebenen Ausführungsform des er­ findungsgemäßen Herstellungsverfahrens ist es nun vorgesehen, dass in einem für alle Schichten gemeinsam durchzuführenden Ätzvorgang dann die endgültige Strukturierung der Kondensa­ toreinrichtungen der Kondensatoranordnung der Halbleiterspei­ chereinrichtung durchgeführt wird. Dabei werden also lokal die Schichtstapel der Kondensatoreinrichtungen gebildet, wobei ge­ gebenenfalls sämtliche Schichten in Bereichen, die nicht von einem Stapelkondensator zu bedecken sind, abgetragen werden, und zwar bis auf den Oberflächenbereich des Substrats.

Es ist vorgesehen, dass bei der Abfolge der Schichten der Kon­ densatoreinrichtung jeweils mindestens eine untere Elektroden­ schicht oder Bottomelektrode, eine obere Elektrodenschicht oder Topelektrode und dazwischen eine Dielektrikumsschicht vorgesehen werden. Dabei ist die untere Elektrodenschicht oder Bottomelektrode dem Halbleitersubstrat im Wesentlichen zu- und die obere Elektrodenschicht oder Topelektrode dem Halbleiter­ substrat im Wesentlichen abgewandt ausgebildet. Dies geschieht insbesondere in Form einzelner und/oder zumindest teilweise gemeinsamer und lokal 3D-strukturierter Abfolgen von Schich­ ten. Ferner erfolgt dieser Vorgang insbesondere in Bereichen der jeweils erhabenen Bereiche der 3D-strukturierten Unter­ schicht im Bereich der vordefinierten Stellen auf dem Oberflä­ chenbereich des Halbleitersubstrats, also insbesondere in den erhöhten Schichtbereichen der Unterschicht an dem Ort, an dem die Plugs ausgebildet sind.

Dabei wird ferner bevorzugt, dass zwischen dem Halbleitersub­ strat und der unteren Elektrodenschicht oder Bottomelektrode eine Barriereschicht ausgebildet wird, insbesondere um Ober­ flächenbereiche des Halbleitersubstrats - insbesondere Plugbe­ reiche oder dergleichen - beim Strukturieren und/oder im Be­ trieb im Wesentlichen gegen Umgebungsmaterialien, Atmosphären­ bestandteile, insbesondere gegen Sauerstoff oder dergleichen, abzuschirmen. Durch diese Barriereschicht wird also gerade die sogenannte Bulkdiffusion schädlicher Umgebungsmaterialien durch die Abfolge von Schichten hindurch zu den jeweiligen Plugbereichen unterdrückt.

Bevorzugt werden als Dielektrikumsschicht ferroelektrische und/oder paraelektrische Materialien, um insbesondere FeRAM- Speicherkondensatoren zu realisieren.

Eine besonders robuste Kondensatoranordnung ergibt sich, wenn als Material für die untere Elektrodenschicht oder Bottomelek­ trode und/oder für die obere Elektrodenschicht oder Topelek­ trode jeweils ein sauerstoffbeständiges und/oder metallisches Material, insbesondere ein Edelmetall, zum Beispiel Pt, Ir, Ru, PD, Os, Re und/oder dergleichen, elektrisch leitfähige Oxide, ein Hochtemperatursupraleiter und/oder dergleichen ver­ wendet wird.

Bevorzugterweise wird zur entsprechenden Kontaktierung die Kondensatoreinrichtung jeweils im Bereich eines Plugs, Kon­ taktbereichs oder dergleichen ausgebildet. Dadurch entstehen gerade insbesondere jeweils die Bereiche der vordefinierten Stellen, auf die erfindungsgemäß jeweils Bezug genommen wird.

Gemäß einer weiteren bevorzugten Ausführungsform des erfin­ dungsgemäßen Verfahrens ist vorgesehen, dass zum Strukturieren der Unterschicht, insbesondere im Rahmen des ersten Ätzvor­ gangs, und/oder der Kondensatoreinrichtung, insbesondere im Rahmen des zweiten Ätzvorgangs, jeweils eine Hartmaske, insbe­ sondere aus Siliziumoxid oder dergleichen, verwendet wird, vorzugsweise in einem Heißkathodenätzvorgang.

Gemäß einer anderen vorteilhaften Ausführungsform ist es vor­ gesehen, dass bei den Ätzvorgängen jeweils im Wesentlichen ein Plasmaprozess oder dergleichen, vorzugsweise in einer Argon- und/oder Chloratmosphäre oder dergleichen, durchgeführt wird, vorzugsweise unter Verwendung von Lackmasken oder dergleichen.

Weitere Zusammenhänge, Vorteile und Aspekte der vorliegenden Erfindung ergeben sich aus den nachfolgend aufgeführten Bemer­ kungen:
Zur Herstellung von ferroelektrischen Kondensatoren für Anwen­ dungen in nichtflüchtigen Halbleiterspeichern hoher Integrati­ onsdichte werden üblicherweise ferroelektrische Materialien als Dielektrikum zwischen den Platten eines Kondensators ein­ gesetzt, zum Beispiel SrBi₂(Ta, Nb)₂O₉ (SBT oder SBTN), Pb(Zr, Ti)O₃ (PZT) oder Bi₄Ti₃O₁₂ (BTO).

Es können auch paraelektrische Materialien als Dielektrikum zum Einsatz kommen, zum Beispiel (Ba, Sr)TiO₃ (BST).

Als Plattenmaterialien kommen Edelmetalle in Frage, welche insbesondere hohe Temperaturen in einer Sauerstoffatmosphäre vertragen, z. B. Pt, Pd, Ir, Rh, Ru und - falls möglich - Os und/oder dergleichen. Ferner sind gegebenenfalls auch deren leitfähige Oxide und/oder dergleichen denkbar.

Grundsätzlich wird beim Kondensatoraufbau entweder das techno­ logisch anspruchsvollere Stackprinzip verfolgt, bei welchem sogenannte Stack- oder Stapelkondensatoren ausgebildet werden. Oder aber es wird nach dem einfacheren aber weniger platzspa­ renden Offsetzellenprinzip vorgegangen. Nur das Stackprinzip oder Stapelprinzip erlaubt die Ausbildung von Kondensato­ ranordnungen mit hohen Integrationsdichten.

Um eine chemische Umsetzung, insbesondere eine Oxidation, von Kontaktbereichen zwischen den Speicherkondensatoren und dem darunterliegenden Halbleitersubstrat zu verhindern, insbeson­ dere also eine Oxidation der Polysilizium- oder Wolframplugs, werden in der Regel sogenannte elektrisch leitfähige Sauer­ stoffbarrieren eingesetzt.

Es hat sich gezeigt, dass bei der Ausgestaltung des Integrati­ onskonzepts, bei welchem die Strukturierung der Bottomelektro­ de vor dem Abscheiden des Ferroelektrikums erfolgt, ebenfalls eine Oxidation des Polysiliziumplugs und/oder der leitfähigen Kontakt- und Haftschicht von der Seite her stattfinden kann. Beobachtet wurde darüber hinaus aber, dass der Überlapp der Bottomelektrode und der darunterliegenden Sauerstoffbarriere für einen Schutzmechanismus von großer Bedeutung ist. Je größer dieser Überlapp ist, desto weniger Oxidation findet von der Seite her statt. Folglich können mehr Kondensatoren in ei­ nem funktionsfähigen Zustand strukturiert und ausgebildet wer­ den.

Es ist aus diesem Grunde von großer Wichtigkeit, ein Integra­ tionskonzept zu wählen, welches die Oxidation oder allgemein chemische Umsetzung untenliegender Strukturen im Halbleiter­ substrat von der Seite her verhindert.

Es ist auch sinnvoll, die Kondensatoranordnung in nur einem Ätzschritt herzustellen. Alle Schichten und Temperungen, die zur Herstellung des ferroelektrischen Kondensators benötigt werden, werden auf ganzflächigen Schichten ausgeführt. In die­ sem Fall ergibt sich ein maximaler Überlapp zwischen Bottome­ lektrode und Sauerstoffbarriere. Dieses Konzept kann jedoch im Hinblick auf die laterale Ausdehnung der einzelnen Speicher­ kondensatoren nicht weiter skaliert werden, weil nur die Ober­ seite der planaren Bottom- oder Topelektrode zur Ausbildung der Kondensatorfunktion zur Verfügung steht. Das heißt also, dass nur die horizontalen Flächen der Top- und der Bottomelek­ trode als wirksame Elektrodenflächen verwendet werden können.

Um eine weitere Erhöhung der Speicherdichte zu erreichen, ist es also notwendig, das oben beschriebene Konzept der 2D- Abscheidung und Strukturierung mit dem Konzept der 3D- Strukturen zu kombinieren. Dies ist Gegenstand der vorliegen­ den Erfindung im Hinblick auf die Ausgestaltung eines entspre­ chenden Herstellungsverfahrens. Es wird daher ein Verfahren vorgeschlagen, das die Herstellung von ganzflächig ausgebilde­ ten ferroelektrischen Kondensatoren mit nur zwei Ätzschritten unter Einbeziehung von 3D-Strukturen erlaubt. Beim ersten Ätz­ schritt wird, wie oben bereits beschrieben wurde, die entspre­ chende Unterschicht, zum Beispiel die Schicht der Bottomelek­ trode in eine dreidimensionale Struktur überführt. Beim zwei­ ten Ätzschritt werden dann entsprechend die Stacks oder Stapel der Kondensatoreinrichtungen aus der 2D-Abscheidung herausge­ schnitten.

Die Vorteile dieses Vorgehens liegen darin, dass eine kriti­ sche Oxidation untenliegender Strukturen des Halbleitersub­ strats von der Seite her nicht mehr möglich ist. Des Weiteren ergeben sich im Hinblick auf die Herstellung weniger Lithogra­ fieschritte.

Bei herkömmlichen Herstellungsverfahren wird eine Erhöhung der Speicherdichte durch eine Verringerung der Fläche der Konden­ satoren erzielt. Ab einer Speichergröße von 64 Mb müssen je­ doch auch für FeRAMs 3D-Strukturen verwendet werden, die aber bisher nicht beschrieben sind. Bei herkömmlichen 3D-Strukturen und deren Integrationskonzepten sind nur geringe Überlappbe­ reiche zwischen den jeweiligen Bottomelektroden und den Sauer­ stoffbarrieren vorgesehen, was zu einer erhöhten Oxidationsge­ fahr der Plugs von der Seite her führt. Folglich haben zur Zeit kommerziell erhältliche Produkte mit ferroelektrischen Speicherschichten eine Dichte von nur einigen Kilobyte. Des Weiteren verwenden sie nur das sogenannte Offsetzellenprinzip. Die höchste bisher erzeugte Integrationsdichte liegt bei 1 Mb.

Bei dem erfindungsgemäßen Herstellungsverfahren dagegen wird durch eine Teilstrukturierung der Bottomelektrode eine 3D- Struktur erzeugt, und zwar in einem zwischengeschalteten Ätz­ vorgang vor dem eigentlichen Herausschneiden oder Strukturie­ ren der Kondensatorstapel.

Bevorzugt wird bei diesem ersten vorgeschobenen Ätzvorgang ein geheizter Reaktor. Für diese Ätzung wird eine Maske benötigt, die mit den hohen Prozesstemperaturen kompatibel ist. In der Regel handelt es sich dabei um eine Oxidmaske. Da der Ätzvor­ gang die Unterschicht, nämlich die Platin-Bottomelektrode nicht völlig entfernt, kann diese Maske nachfolgend durch ver­ schiedene Flusssäureätzmischungen entfernt werden. Die Gefahr von Peeling durch Angriff unten liegender Oxidschichten ist entschärft, weil nach dem Ätzen durch den Stopp auf Platin der gesamte Wafer oder das gesamte Halbleitersubstrat noch ganz­ flächig durch Platin bedeckt ist. Nach Abscheiden und Kristal­ lisation des Ferroelektrikums im Rahmen eines 2D-Prozesses er­ folgt die Abscheidung der Topelektrode. Nachfolgend wird dann, wie oben bereits beschrieben wurde, der gesamte Stack oder Stapel, bestehend aus Topelektrode, Ferroelektrikum und dünner oder schmaler Bottomelektrode mit entsprechender Bar­ riereschicht, geätzt. Für diesen zweiten Ätzschritt kann wahl­ weise eine Plasmaätzung mit einer Lackmaske in einer Argon­ atmosphäre (one-step-stack-integration, OSSI) oder die Ätzung mit einem Heißkathodenätzprozess und Oxidmaske (Hot-OSSI) ver­ wendet werden.

Es ist insgesamt also ein Grundgedanke der vorliegenden Erfin­ dung, die Stapelintegration und Strukturierung mit einem Ätz­ schritt mit dem Konzept der 3D-Strukturierung zur Erhöhung der Speicherdichte zu kombinieren.

Nachfolgend wird die Erfindung anhand einer schematischen Zeichnung auf der Grundlage bevorzugter Ausführungsformen nä­ her erläutert.

Fig. 1-4 zeigen verschiedene Zwischenstufen bei der Anwen­ dung einer Ausführungsform des erfindungsgemäßen Herstellungsverfahrens.

Fig. 5 zeigt im Vergleich einen in herkömmlicher Weise zweidimensional strukturierten FeRAM-Speicher­ kondensator.

Die Fig. 1 bis 4 zeigen mit einer Ausführungsform des erfin­ dungsgemäßen Herstellungsverfahrens erreichbare Zwischenstadi­ en bei der Herstellung einer Kondensatoranordnung für eine Halbleiterspeichereinrichtung.

Vorangehend und nachfolgend wird unter einem Halbleitersub­ strat 20 mit seinem Oberflächenbereich 21 nicht nur ein Halb­ leitermaterial als solches verstanden, sondern es sollen auch sogenannte Passivierungen, z. B. Zwischenoxide, oder derglei­ chen mitumfasst sein, und insbesondere sollen darunter auch vorprozessierte Wafer mit beispielsweise Transistoranordnungen unter Zwischenoxidschichten verstanden werden.

In einem vorangeschalteten Prozessabschnitt werden in einem Halbleitersubstrat 20 entsprechende CMOS-Strukturen aufgebaut. Zur Verschaltung dieser CMOS-Strukturen mit der auf der Ober­ fläche 21 des Halbleitersubstrats 20 anzuordnenden Kondensato­ ranordnung und/oder -struktur werden sogenannte Kontaktberei­ che oder Plugs 22 aus Polysilizium oder Wolfram an vordefi­ nierten Stellen K im Bereich der Oberfläche 21 des Halbleiter­ substrats 20 vorgesehen.

Durch aufeinanderfolgende zweidimensionale oder 2D-Abscheide­ verfahren werden aufeinanderfolgend auf der Oberfläche 21 des Halbleitersubstrats 20 eine Barriereschicht 12 sowie darauf aufbauend eine Platinschicht 14 aufgebracht. Im Sinne der Er­ findung ist die Platinschicht 14 als die Unterschicht 14 zu betrachten, die später dann 3D-strukturiert wird. Die Bar­ riereschicht 12 besteht aus einer direkt auf der Oberfläche 21 des Halbleitersubstrats 20 angeordneten Kontakt- oder Haft­ schicht 12a und der darüber angeordneten eigentlichen Sauer­ stoffbarriere 12b. Diese Schichtanordnung ist in Fig. 1 darge­ stellt.

Ebenfalls in Fig. 1 ist eine nachfolgend auf die planare Ober­ fläche 14a der Metallschicht 14 für die Bottomelektrode BE aufgetragene Oxidmaske 100 dargestellt, welche oberhalb der für den Plugbereich 22 charakteristischen vordefinierten Stel­ le K ausgebildet ist. Die Maske 100 kann mit Hilfe einer Pho­ tomaske und eines Plasmaätzprozesses aus einer ganzflächigen Oxidschicht dargestellt werden. Dabei ist die Maske 100 bevor­ zugt, aber nicht notwendig, lateral weiter ausgedehnt als der Plugbereich 22.

In Fig. 2 ist gezeigt, dass durch einen durch Pfeile darge­ stellten Ätzprozess oder Ätzvorgang die Schichtdicke der Me­ tallisierungsschicht oder Unterschicht 14 von der maximalen Schichtdicke D außerhalb des Bereichs der vordefinierten Stel­ le K auf eine minimale Schichtdicke d reduziert ist. Oberhalb der definierten Stelle K des Plugbereiches 22 ergibt sich so­ mit ein erhabener Bereich E der unteren Metallisierungsschicht oder Unterschicht 14.

In einem nicht dargestellten Zwischenschritt wird nunmehr durch einen Flusssäureätzvorgang die Maske 100 entfernt. Dies ist für die Sauerstoffbarriere 12b und die darunterliegende Haftschicht 12a nicht schädlich, weil diese ganzflächig oder zweidimensional mit der verbleibenden dünnen Unterschicht 14 der Stärke d bedeckt bleiben und von dem entsprechenden Ätz­ vorgang, zum Beispiel durch Flusssäure, nicht angegriffen wer­ den können.

Nachfolgend werden dann die Dielektrikumsschicht 16 mit dem entsprechenden Ferroelektrikum oder Paraelektrikum sowie eine obere Metallisierungsschicht 18, zum Beispiel ebenfalls aus Platin, für die Topelektrode TE abgeschieden, und zwar vor­ zugsweise ebenfalls in zweidimensionaler und/oder konformer Art und Weise, so dass der Schichtverlauf der hinzugefügten Schichten 16 und 18 dem Oberflächenprofil der Unterschicht 14 für die Bottomelektrode BE folgt.

Ein Tempervorgang, bevorzugt in sauerstoffhaltiger Atmosphäre, ist nach Abscheiden des Ferroelektrikums 16 (zur Kristallisa­ tion) und der Topelektrode 18, TE (electrode anneal) ohne Schädigung des Plugs 22 möglich, weil zu diesem Zeitpunkt alle unten liegenden Schichten weiterhin durch eine Bottomelektrodenschicht mindestens der Stärke d und durch die Bar­ riereschicht 12, 12a, 12b bedeckt sind.

Fig. 4 schließlich zeigt den Zustand nach erfolgter Struktu­ rierung der Abfolge der Schichten 12, 14, 16, 18 und somit den fertigen Stapel der Kondensatoreinrichtung 10. Als wirksame Elektrodenflächen stehen sich, wie aus Fig. 4 hervorgeht, nicht nur die planaren Oberflächenbereiche 14a bzw. 18a gegen­ über, sondern auch die sich in die dritte Dimension erhebenden Seitenflächen 14b und 18b.

Im Gegensatz dazu zeigt Fig. 5 eine herkömmliche Anordnung ei­ nes FeRAN-Speicherkondensators 10' in zweidimensional struktu­ rierter Form, bei welchem sich ausschließlich die planaren Flächen oder Grenzflächen 18a und 14a der Topelektrode TE bzw. der Bottomelektrode BE gegenüberstehen. Die Bezugszeichen der Fig. 5 sind ansonsten mit den Bezugszeichen der Fig. 1 bis 4 übereinstimmend gewählt. Die verfügbare Speicherfläche - hier 14a - ist deutlich kleiner und erlaubt keine Integration.

Alternativ zu dem oben dargestellten Vorgehen kann eine 3D- Integration auch dadurch erfolgen, dass zunächst die Bar­ riereschicht 12, 12a, 12b abgeschieden und strukturiert wird und dann auf dieser Struktur im Wesentlichen konform und/oder dünn ein Material 14 für die Bottomelektrode BE abgeschieden wird. Dieses Vorgehen ist dann vorteilhaft, wenn die Schichten 12, 12a, 12b vergleichsweise leichter zu ätzen sind.

Bezugszeichenliste

10

Kondensatoreinrichtung

10

' herkömmliche Kondensatoranordnung

12

Barriereschicht

12

a Kontakt-/Haftschicht

12

b Sauerstoffbarriere

14

Unterschicht, untere Metallisierungsschicht BE

14

a horizontale, planare Fläche

14

b Seitenfläche

16

Dielektrikumsschicht

18

obere Metallisierungsschicht TE

20

HalbleitersubstratGraben

21

Oberflächenbereich

22

Plugbereich

100

Maske, Maskenbereich
BE untere Elektrode, Bottomelektrode
d minimale/reduzierte Schichtdicke
D herkömmliche Schichtdicke
TE obere Elektrode, Topelektrode

Claims (12)

1. Verfahren zum Herstellen einer mindestens eine Kondensa­ toreinrichtung (10) aufweisenden Kondensatoranordnung für eine Halbleiterspeichereinrichtung, insbesondere für eine FeRAM-Speichereinrichtung, oder dergleichen auf einem Halblei­ tersubstrat (20) oder dergleichen,
wobei die Kondensatoreinrichtung (10) jeweils im Wesentli­ chen als eine Abfolge von Schichten (12, 14, 16, 18) jeweils in einem Oberflächenbereich (21) des Halbleitersubstrats (20) an einer vordefinierten Stelle (K) davon lokal ausge­ bildet wird und
wobei die Abfolge von Schichten (12, 14, 16, 18) für die mindestens eine Kondensatoreinrichtung (10) im Wesentlichen mittels eines 2D-Abscheideverfahrens oder dergleichen auf dem Halbleitersubstrat (20) ausgebildet wird,
dadurch gekennzeichnet,
dass eine Unterschicht (12, 14) der Abfolge von Schichten (12, 14, 16, 18) nach ihrer Ausbildung im Wesentlichen au­ ßerhalb eines Bereichs der vordefinierten Stelle (K) bis auf eine nicht verschwindende aber reduzierte Schichtdicke (d) abgetragen wird,
dass im Bereich der vordefinierten Stelle (K) dadurch je­ weils ein im Wesentlichen dreidimensional ausgestalteter, erhabener Bereich (E) der Untetschicht (12, 14) gebildet wird und
dass die nachfolgenden Schichten (16, 18) im Wesentlichen konform auf der Unterschicht (12, 14), insbesondere im Be­ reich des erhabenen Bereichs (E) davon, ausgebildet werden.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Unterschicht (12, 14) durch lokales Abscheiden und/oder nach lokaler Ausbildung einer Maske (100) jeweils im Bereich der vordefinierten Stelle (K) auf der Unterschicht (12, 14) und durch einen anschließenden ersten Ätzvorgang ab- getragen wird, insbesondere außerhalb von Bereichen der Maske (100).

3. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Schichten (12, 14, 16, 18) der Schichtabfolge jeweils im Wesentlichen groß- oder ganzflächig, vorzugsweise in einem gemeinsamen Prozessschritt und/oder in einer geclusterten Pro­ zessfolge, auf dem Oberflächenbereich (21) des Halbleitersub­ strats (20) aufgebracht und dann nachfolgend im Wesentlichen in mindestens einem Ätzvorgang, vorzugsweise in einem gemein­ samen Prozessschritt und/oder nach einem Temperschritt, zum Beispiel eines O₂-Annealschritt bei hohen Temperaturen, struk­ turiert werden.

4. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass bei der Abfolge der Schichten (12, 14, 16, 18) der Kon­ densatoreinrichtung (10) jeweils mindestens eine untere Elek­ trodenschicht (14) oder eine Bottomelektrode (BE), eine obere Elektrodenschicht (18) oder Topelektrode (TE) und dazwischen ein Dielektrikumsschicht (16) vorgesehen werden, wobei die un­ tere Elektrodenschicht (14) oder Bottomelektrode (BE) dem Halbleitersubstrat (20) im Wesentlichen zu- und die obere Elektrodenschicht (18) oder Topelektrode (TE) dem Halbleiter­ substrat (20) im Wesentlichen abgewandt ausgebildet werden, insbesondere einzeln und/oder zumindest teilweise gemeinsam als lokal 3D-strukturierte Abfolge von Schichten (12, 14, 16, 18) und/oder insbesondere im Bereich des erhabenen Bereichs (E) der 3D-strukturierten Unterschicht (14) im Bereich der vordefinierten Stelle (K).

5. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, 35 dass zwischen dem Halbleitersubstrat (20) und der unteren Elektrodenschicht (14) oder Bottomelektrode (BE) eine Barriereschicht (12) ausgebildet wird, insbesondere um Oberflä­ chenbereiche (21) des Halbleitersubstrats (20) - insbesondere Plugbereiche (22) oder dergleichen - beim Strukturieren und/oder im Betrieb gegen Umgebungsmaterialien, insbesondere gegen Sauerstoff, oder dergleichen im Wesentlichen abzuschir­ men.

6. Verfahren nach einem der Ansprüche 4 oder 5, dadurch gekennzeichnet, dass für die Dielektrikumsschicht (16) ein ferroelektrisches und/oder paraelektrisches Material verwendet wird.

7. Verfahren nach einem der Ansprüche 4 bis 6, dadurch gekennzeichnet, dass als Material für die untere Elektrodenschicht (14) oder Bottomelektrode (BE) und/oder für die obere Elektrodenschicht (18) oder Topelektrode (TE) ein sauerstoffbeständiges und/oder metallisches Material, insbesondere ein Edelmetall, zum Bei­ spiel Pt, Ir, Ru, Re, Os, Pd und/oder dergleichen, ein elek­ trisch leitfähiges Oxid, z. B. LaSrCoO, SrRuO₃ und/oder derglei­ chen, ein Hochtemperatursupraleiter oder dergleichen verwendet wird.

8. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet,
dass die Kondensatoreinrichtung (10) jeweils im Bereich ei­ nes Plugs (22) oder dergleichen ausgebildet wird und
dass dadurch insbesondere die Bereiche der jeweils vordefi­ nierten Stellen (K) definiert werden.

9. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass zum Strukturieren der Unterschicht (14), insbesondere in einem ersten Ätzvorgang, und/oder der Kondensatoreinrichtung (10), insbesondere in einem zweiten Ätzvorgang, jeweils eine Hartmaske (100), insbesondere aus Siliziumoxid oder dergleichen, verwendet wird, vorzugsweise in einem Heißkathodenätz­ vorgang.

10. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass bei den Ätzvorgängen jeweils im Wesentlichen ein Plasma­ prozess oder dergleichen, vorzugsweise in einer Argon- und/oder Chloratmosphäre, durchgeführt wird, vorzugsweise un­ ter Verwendung von Lackmasken oder dergleichen.

11. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass bei einem Ätzvorgang eine Maske (100) verwendet wird, welche eine größere, vergleichbare oder kleinere laterale Aus­ dehnung oder Weite besitzt als der jeweilige Plugbereich (22).

12. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass zur Ausbildung der Unterschicht (12, 14) eine Schicht der Stärke von etwa 300 bis 500 nm abgeschieden wird, vorzugsweise aus Platin oder dergleichen, und dass dann eine Rückätzung auf etwa 50 bis 200 nm durchgeführt wird, insbesondere außerhalb von Bereichen einer vorgesehenen Maske (100).