KR20090059654A - 커패시터, 커패시터를 포함하는 반도체 장치, 커패시터의형성 방법 및 커패시터를 포함하는 반도체 장치의 제조방법 - Google Patents

커패시터, 커패시터를 포함하는 반도체 장치, 커패시터의형성 방법 및 커패시터를 포함하는 반도체 장치의 제조방법 Download PDF

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Abstract

커패시터를 포함하는 반도체 장치에 있어서, 상기 커패시터는 기판의 로직 영역에 형성되며, 제1 전극, 제1 유전막 패턴 및 제2 전극을 포함하는 제1 커패시터 구조물과, 상기 제1 커패시터 구조물 상에 배치되며, 제3 전극, 제2 유전막 패턴 및 제4 전극을 포함하는 제2 커패시터 구조물을 포함한다. 상기 제1 전극의 측면 상에는 콘택 패드가 배치되며, 상기 콘택 패드는 상기 제4 전극과 전기적으로 연결된다. 상기 제1 커패시터 구조물은 제1 절연막의 제1 개구 내에 배치되며, 상기 제2 커패시터 구조물은 제2 절연막의 제2 개구 내에 배치된다.

Description

커패시터, 커패시터를 포함하는 반도체 장치, 커패시터의 형성 방법 및 커패시터를 포함하는 반도체 장치의 제조 방법{Capacitor, semiconductor device including the capacitor, method of forming the capacitor and method of manufacturing the semiconductor device including the capacitor}
본 발명은 커패시터를 포함하는 반도체 장치에 관한 것이다. 보다 상세하게는, 실리콘웨이퍼와 같은 반도체 기판 상에 형성되며 커패시터를 포함하는 반도체 장치에 관한 것이다.
반도체 장치는 실리콘웨이퍼와 같은 반도체 기판 상에 회로 패턴들을 형성함으로써 제조될 수 있다. 예를 들면, e-DRAM(embedded dynamic random access memory) 장치는 셀 영역과 로직 영역을 가질 수 있으며, 상기 셀 영역에는 다수의 메모리 셀들이 형성될 수 있고, 상기 로직 영역에는 로직 회로들이 형성될 수 있다. 특히, 상기 로직 회로들은 다수의 트랜지스터들과 다수의 커패시터들을 포함할 수 있다.
각각의 커패시터들은 하부 전극과 유전막 패턴 및 상부 전극을 포함할 수 있으며, 막 형성을 위한 증착 공정, 패터닝을 위한 포토리소그래피 공정 및 식각 공 정, 평탄화 공정, 등과 같은 단위 공정들을 반복적으로 수행함으로써 형성될 수 있다.
그러나, 상기 셀 영역에 메모리 셀들을 형성하는 공정들과 상기 로직 영역에 로직 회로들을 형성하는 공정들이 별개로 수행되는 경우, 상기 반도체 장치의 제조 비용이 상승될 수 있다. 따라서, 상기 메모리 셀들과 상기 로직 회로들을 형성하기 위한 단위 공정들의 수를 줄이는 것이 요구되고 있다.
또한, 반도체 장치의 성능을 개선하기 위하여 커패시터들의 정전 용량 증가가 요구되고 있으며, 이를 위하여 다양한 연구들이 수행되고 있다. 예를 들면, 고유전율 물질을 이용하여 유전막 패턴을 형성하는 방법, 전극들과 유전막 패턴 사이의 경계 면적을 증가시키는 방법, 등이 연구되고 있다.
본 발명의 일 목적은 정전 용량이 증가된 커패시터를 제공하는데 있다.
본 발명의 다른 목적은 정전 용량이 증가된 커패시터를 포함하는 반도체 장치를 제공하는데 있다.
본 발명의 또 다른 목적은 커패시터의 형성 방법에서 상기 커패시터의 정전 용량을 증가시키고 단위 공정 수를 줄일 수 있는 방법을 제공하는데 있다.
본 발명의 또 다른 목적은 커패시터를 포함하는 반도체 장치의 제조 방법에서 상기 커패시터의 정전 용량을 증가시키고 단위 공정 수를 줄일 수 있는 방법을 제공하는데 있다.
상기 목적들을 달성하기 위한 본 발명의 일 측면에 따르면, 기판 상에 배치되며, 제1 전극, 제1 유전막 패턴 및 제2 전극을 포함하는 제1 커패시터 구조물과, 상기 제1 커패시터 구조물 상에 배치되며, 제3 전극, 제2 유전막 패턴 및 제4 전극을 포함하는 제2 커패시터 구조물과, 상기 제1 전극의 측면 상에 배치된 제1 콘택 패드와, 상기 제1 콘택 패드와 상기 제4 전극을 연결하는 배선 구조물을 포함하는 커패시터가 제공될 수 있다.
본 발명의 실시예들에 따르면, 상기 커패시터는 상기 기판을 부분적으로 노출시키는 개구를 갖는 절연막을 더 포함할 수 있으며, 상기 제1 커패시터 구조물은 상기 개구 내에 배치될 수 있다.
본 발명의 실시예들에 따르면, 상기 개구의 내측면(inner side surface) 부위에는 리세스가 형성될 수 있으며, 상기 제1 콘택 패드는 상기 리세스 내에 배치될 수 있다.
본 발명의 실시예들에 따르면, 상기 커패시터는 상기 제2 전극을 부분적으로 노출시키는 제2 개구를 갖는 제2 절연막을 더 포함할 수 있으며, 상기 제2 커패시터 구조물은 상기 제2 개구 내에 배치될 수 있다.
본 발명의 실시예들에 따르면, 상기 배선 구조물은 상기 제1 콘택 패드로부터 상방으로 연장하는 콘택 플러그를 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 커패시터는 상기 제3 전극의 측면 상에 배치되는 제2 콘택 패드를 더 포함할 수 있다.
상기 목적들을 달성하기 위한 본 발명의 다른 측면에 따르면, 기판 상에 배치되며, 제1 전극, 제1 유전막 패턴 및 제2 전극을 포함하는 제1 커패시터 구조물과, 상기 제1 커패시터 구조물 상에 배치되며, 제3 전극, 제2 유전막 패턴 및 제4 전극을 포함하는 제2 커패시터 구조물과, 상기 제1 전극의 측면 상에 배치된 다수의 제1 콘택 패드들과, 상기 제1 콘택 패드들 상에 배치된 다수의 콘택 플러그들과, 상기 콘택 플러그들과 상기 제4 전극을 연결하는 배선 구조물을 포함하는 커패시터가 제공될 수 있다.
본 발명의 실시예들에 따르면, 상기 커패시터는 상기 콘택 플러그들을 연결하는 도전성 패턴을 더 포함할 수 있으며, 상기 콘택 플러그들은 상기 도전성 패턴을 통해 상기 제4 전극과 연결될 수 있다.
본 발명의 실시예들에 따르면, 상기 커패시터는 상기 제3 전극의 측면 상에 배치된 다수의 제2 콘택 패드들과, 상기 제2 콘택 패드들을 연결하는 도전성 패턴을 더 포함할 수 있다.
상기 목적들을 달성하기 위한 본 발명의 또 다른 측면에 따르면, 기판의 셀 영역 상에 배치되며 불순물 영역들을 갖는 트랜지스터와, 상기 불순물 영역들을 노출시키는 제1 콘택홀들과 상기 기판의 로직 영역을 부분적으로 노출시키는 제1 개구를 갖는 제1 절연막과, 상기 제1 개구 내에 배치되며, 제1 전극, 제1 유전막 패턴 및 제2 전극을 포함하는 제1 커패시터 구조물과, 상기 제1 콘택홀들 내에 배치된 제1 콘택 플러그들과, 상기 제1 콘택 플러그들 중 하나를 노출시키는 제2 콘택홀과 상기 제2 전극을 부분적으로 노출시키는 제2 개구를 갖는 제2 절연막과, 상기 제2 개구 내에 배치되며, 제3 전극, 제2 유전막 패턴 및 제4 전극을 포함하는 제2 커패시터 구조물과, 상기 제2 콘택홀 내에 배치된 제2 콘택 플러그를 포함하는 반도체 장치가 제공될 수 있다.
상기 목적들을 달성하기 위한 본 발명의 또 다른 측면에 따르면, 기판 상에는 제1 전극, 제1 유전막 패턴 및 제2 전극을 포함하는 제1 커패시터 구조물과, 상기 제1 전극의 측면 상에 배치되는 제1 콘택 패드가 형성될 수 있다. 상기 제1 커패시터 구조물 상에는 제3 전극, 제2 유전막 패턴 및 제4 전극을 포함하는 제2 커패시터 구조물이 형성될 수 있으며, 상기 콘택 패드와 상기 제4 전극이 전기적으로 연결될 수 있다.
본 발명의 실시예들에 따르면, 상기 기판을 부분적으로 노출시키는 제1 개구 를 갖는 절연막이 형성될 수 있으며, 상기 제1 개구 내에 상기 제1 전극이 형성될 수 있다.
본 발명의 실시예들에 따르면, 상기 제1 개구의 내측면 부위에는 제1 리세스가 형성될 수 있으며, 상기 제1 콘택 패드는 상기 제1 리세스 내에 형성될 수 있다.
본 발명의 실시예들에 따르면, 상기 기판을 부분적으로 노출시키는 제1 개구를 갖는 제1 절연막이 형성될 수 있으며, 상기 제1 개구의 내측면 부위에는 제1 리세스가 형성될 수 있다. 제1 전극막은 상기 제1 절연막, 상기 노출된 기판의 표면 부위, 상기 제1 개구의 내측면들 및 상기 제1 리세스의 내측면들 상에 상기 제1 리세스가 매립되도록 형성될 수 있다. 상기 제1 전극막의 표면들 상에는 제1 유전막이 형성될 수 있으며, 제2 전극막은 상기 제1 개구가 매립되도록 상기 제1 유전막 상에 형성될 수 있다. 상기 제2 전극막, 제1 유전막 및 제1 전극막은 상기 제1 커패시터 구조물을 형성하기 위하여 상기 제1 절연막이 노출되도록 부분적으로 제거될 수 있다.
본 발명의 실시예들에 따르면, 상기 제2 전극을 부분적으로 노출시키는 제2 개구를 갖는 제2 절연막이 형성될 수 있으며, 상기 제3 전극은 상기 제2 개구 내에 형성될 수 있다.
본 발명의 실시예들에 따르면, 상기 제2 개구의 내측면 부위에는 상기 제3 전극의 측면 상에 제2 콘택 패드를 형성하기 위한 제2 리세스가 형성될 수 있다.
본 발명의 실시예들에 따르면, 제2 절연막은 상기 제2 전극을 부분적으로 노 출시키는 제2 개구를 갖도록 형성될 수 있으며, 상기 제2 절연막, 상기 노출된 제2 전극의 표면 부위 및 상기 제2 개구의 내측면들 상에 제3 전극막이 형성될 수 있다. 상기 제3 전극막의 표면들 상에는 제2 유전막이 형성될 수 있으며, 제4 전극막은 상기 제2 개구가 매립되도록 상기 제2 유전막 상에 형성될 수 있다. 상기 제4 전극막, 제2 유전막 및 제3 전극막은 상기 제2 커패시터 구조물을 형성하기 위하여 상기 제2 절연막이 노출되도록 부분적으로 제거될 수 있다.
본 발명의 실시예들에 따르면, 제2 절연막은 상기 제2 전극을 부분적으로 노출시키는 제2 개구와 상기 제1 콘택 패드를 노출시키는 콘택홀을 갖도록 형성될 수 있으며, 상기 제3 전극은 상기 제2 개구 내에 형성될 수 있다.
본 발명의 실시예들에 따르면, 제3 전극막은 상기 콘택홀이 매립되도록 상기 제2 절연막, 상기 노출된 제2 전극의 표면 부위 및 상기 제2 개구의 내측면들 상에 형성될 수 있다. 제2 유전막은 상기 제3 전극막의 표면들 상에 형성될 수 있으며, 제4 전극막은 상기 제2 개구가 매립되도록 상기 제2 유전막 상에 형성될 수 있다. 상기 제2 전극막, 유전막 및 제1 전극막은 상기 제2 커패시터 구조물을 형성하기 위하여 상기 제2 절연막이 노출되도록 부분적으로 제거될 수 있으며, 상기 콘택홀 내에는 상기 제1 콘택 패드와 연결된 콘택 플러그가 형성될 수 있다.
상기 목적들을 달성하기 위한 본 발명의 또 다른 측면에 따르면, 기판 상에는 제1 전극, 제1 유전막 패턴 및 제2 전극을 포함하는 제1 커패시터 구조물과, 상기 제1 전극의 측면 상에 배치되는 다수의 제1 콘택 패드들이 형성될 수 있다. 제3 전극, 제3 유전막 패턴 및 제4 전극을 포함하는 제2 커패시터 구조물은 상기 제1 커패시터 구조물 상에 형성될 수 있으며, 상기 제1 콘택 패드들 상에는 다수의 콘택 플러그들이 형성될 수 있다. 상기 제1 전극과 제4 전극은 상기 제1 콘택 패드들과 콘택 플러그들을 통하여 전기적으로 연결될 수 있다.
본 발명의 실시예들에 따르면, 상기 콘택 플러그들은 도전성 패턴에 의해 서로 연결될 수 있다.
본 발명의 실시예들에 따르면, 상기 제3 전극의 측면 상에는 다수의 제2 콘택 패드들이 형성될 수 있으며, 상기 제2 콘택 패드들은 도전성 패턴에 의해 서로 연결될 수 있다.
상기 목적들을 달성하기 위한 본 발명의 또 다른 측면에 따르면, 기판의 셀 영역 상에는 불순물 영역들을 갖는 트랜지스터가 형성될 수 있다. 상기 기판 상에는 상기 불순물 영역들을 노출시키는 제1 콘택홀들과 상기 기판의 로직 영역을 부분적으로 노출시키는 제1 개구를 갖는 제1 절연막이 형성될 수 있다. 상기 제1 콘택홀들 내에는 제1 콘택 플러그들이 형성될 수 있으며, 상기 제1 개구 내에는 제1 전극, 제1 유전막 패턴 및 제2 전극을 포함하는 제1 커패시터 구조물이 형성될 수 있다. 상기 제1 콘택 플러그들 중 하나를 노출시키는 제2 콘택홀과 상기 제2 전극을 부분적으로 노출시키는 제2 개구를 갖는 제2 절연막이 형성될 수 있으며, 상기 제2 콘택홀 내에는 제2 콘택 플러그가 형성될 수 있고, 상기 제2 개구 내에는 제3 전극, 제2 유전막 패턴 및 제4 전극을 포함하는 제2 커패시터 구조물이 형성될 수 있다.
상술한 바와 같은 본 발명의 실시예들에 따르면, 제1 전극과 제2 전극 사이에 제1 유전막 패턴이 배치되며, 제3 전극과 제4 전극 사이에 제2 유전막 패턴이 배치될 수 있다. 상기 제1 전극은 상기 제4 전극과 전기적으로 연결될 수 있으며, 상기 제2 전극은 상기 제3 전극과 전기적으로 연결될 수 있으므로, 커패시터의 정전 용량이 증가될 수 있다.
또한, 기판의 셀 영역에 제1 및 제2 콘택홀들을 형성하는 동안 제1 및 제2 커패시터 구조물들을 형성하기 위한 제1 및 제2 개구들이 형성되므로 상기 제1 및 제2 개구들을 형성하기 위한 별도의 포토리소그래피 공정들 및 식각 공정들이 요구되지 않는다. 따라서, 상기 커패시터를 포함하는 반도체 장치의 제조 비용이 크게 절감될 수 있다.
이하, 본 발명에 따른 실시예들을 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다. 그러나, 본 발명은 하기의 실시예들에 한정되지 않고 다른 형태로 구현될 수도 있다. 여기서 소개되는 실시예들은 개시된 내용이 보다 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상과 특징이 충분히 전달될 수 있도록 하기 위해 제공된다. 도면들에 있어서, 각 장치 또는 막(층) 및 영역들의 두께는 본 발명의 명확성을 기하기 위하여 과장되게 도시되었으며, 또한 각 장치는 본 명세서에서 설명되지 아니한 다양한 부가 장치들을 구비할 수 있으며, 막(층)이 다른 막(층) 또는 기판 상에 위치하는 것으로 언급되는 경우, 다른 막(층) 또는 기판 상에 직접 형성되거나 그들 사이에 추가적인 막(층)이 개재될 수 있다.
도 1 내지 도 15는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들 및 평면도들이다.
도 1을 참조하면, 실리콘웨이퍼와 같은 반도체 기판(100) 상에 소자 분리막(104)을 형성함으로써 액티브 영역들(102)이 정의될 수 있다. 예를 들면, 셸로우 트렌치 소자 분리(STI) 공정을 이용하여 소자 분리막(104)에 의해 전기적으로 서로 격리된 액티브 영역들(102)을 한정한다. 상기 반도체 기판(100)은 셀 영역(100a)과 로직 영역(100b)을 포함할 수 있다.
상기 액티브 영역들(102) 및 소자 분리막(104) 상에 얇은 두께의 게이트 절연막을 형성한다. 상기 게이트 절연막으로는 실리콘 산화막이 사용될 수 있으며, 상기 실리콘 산화막은 열 산화 또는 화학 기상 증착에 의해 형성될 수 있다.
상기 게이트 절연막 상에 게이트 도전막 및 게이트 마스크막으로 각각 기능하는 제1 도전막 및 마스크막을 순차적으로 형성한다. 상기 제1 도전막으로는 불순물 도핑된 폴리실리콘막이 사용될 수 있으며, 상기 폴리실리콘막 상에 금속 실리사이드막이 더 형성될 수도 있다. 상기 마스크막은 실리콘 질화물로 이루어질 수 있다.
상기 마스크막은 상기 제1 도전막 상에 게이트 마스크들(110)을 형성하기 위하여 패터닝될 수 있다. 상기 마스크막의 패터닝은 포토리소그래피 공정과 식각 공정에 의해 이루어질 수 있다.
상기 제1 도전막 및 게이트 절연막은 상기 게이트 마스크들(110)을 이용하는 이방성 식각에 의해 패터닝될 수 있으며, 이에 의해 상기 반도체 기판(100)의 셀 영역(100a)에는 게이트 구조물들이 형성될 수 있다. 각각의 게이트 구조물들은 게이트 전극(112)과 게이트 절연막 패턴(114)을 포함할 수 있다.
한편, 상기와는 다르게, 상기 게이트 구조물들은 상기 마스크막 상에 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 이용하는 식각 공정에 의해 형성될 수도 있다.
이어서, 상기 게이트 마스크들(110), 게이트 전극들(112) 및 게이트 절연막 패턴들(114)이 형성된 반도체 기판(100) 상에 스페이서막을 형성하고, 상기 스페이서막을 이방성 식각하여 상기 게이트 마스크(110), 게이트 전극들(112) 및 게이트 절연막 패턴들(114)의 측면들 상에 게이트 스페이서들(116)을 형성할 수 있다.
계속해서, 상기 게이트 전극들(112)과 인접하는 액티브 영역(102)의 표면 부위들에 제1 불순물 영역들(118)과 제2 불순물 영역들(120)을 형성함으로써 상기 반도체 기판(100)의 셀 영역(100a)에 다수의 트랜지스터들(109)을 완성할 수 있다. 각각의 제1 불순물 영역들(118) 및 제2 불순물 영역들(120)은 소스/드레인으로서 기능할 수 있으며, 각각의 액티브 영역(102)에는 상기 제2 불순물 영역(120)을 공유하는 두 개의 트랜지스터(109)가 형성될 수 있다.
상기 제1 및 제2 불순물 영역들(118, 120)은 각각 저농도 불순물 영역과 고농도 불순물 영역을 포함할 수 있으며, 상기 저농도 불순물 영역들과 고농도 불순물 영역들은 상기 게이트 스페이서들(116)의 형성 전후에 각각 형성될 수 있다.
도 2를 참조하면, 상기 트랜지스터들(109)이 형성된 반도체 기판(100) 상에 제1 절연막(122)이 형성될 수 있다. 상기 제1 절연막(122)은 실리콘 산화물로 이루 어질 수 있으며, 화학 기상 증착에 의해 형성될 수 있다. 이어서, 상기 제1 절연막(122)은 화학적 기계적 연마와 같은 평탄화 공정에 의해 평탄화될 수 있다.
상기 제1 절연막(122)은 제1 콘택홀들(124), 제2 콘택홀들(126) 및 제1 개구(128)를 형성하기 위하여 패터닝될 수 있다. 예를 들면, 상기 제1 절연막(122) 상에는 포토레지스트 패턴이 형성될 수 있으며, 상기 포토레지스트 패턴을 이용한 식각 공정을 통해 상기 제1 및 제2 콘택홀들(124, 126) 및 제1 개구(128)가 형성될 수 있다. 상기 제1 및 제2 콘택홀들(124, 126)은 상기 제1 및 제2 불순물 영역들(118, 120)을 노출시키도록 형성될 수 있으며, 상기 제1 개구(128)는 상기 기판(100)의 로직 영역(100b)을 부분적으로 노출시킬 수 있다.
도 3을 참조하면, 상기 제1 개구(128)의 내측면(128a; inner side surface) 부위에는 다수의 제1 리세스들(130)이 형성될 수 있다. 상기 제1 리세스들(130)은 상기 기판(100)의 로직 영역(100b)을 부분적으로 노출시키도록 형성될 수 있으며, 상기 기판(100)의 표면으로부터 상기 제1 절연막(122)의 상부면까지 상방으로 연장할 수 있다.
여기서, 각각의 제1 리세스들(130)은 상기 제1 및 제2 콘택홀들(124, 126)의 직경보다 작은 폭(W1)을 가질 수 있다. 이는 후속하는 형성되는 제1 전극막에 의해 상기 제1 리세스들(130)이 충분히 매립되도록 하기 위함이다.
도 4를 참조하면, 상기 제1 및 제2 콘택홀들(124, 126) 및 상기 제1 리세스들(130)이 충분히 매립되도록 제1 전극막(132)이 상기 제1 절연막(122) 상에 형성될 수 있다. 상기 제1 전극막(132)은 상기 제1 절연막(122)의 상부면, 제1 개 구(128)의 내측면들 및 상기 제1 개구(128)에 의해 노출된 상기 기판(100)의 표면 부위 상에 형성될 수 있다. 즉, 상기 제1 전극막(132)은 상기 제1 개구(128)의 내측 표면들을 따라 형성될 수 있다.
상기 제1 전극막(132)은 금속을 포함할 수 있다. 예를 들면, 상기 제1 전극막(132)은 텅스텐을 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 제1 전극막(132)을 형성하기 전에 상기 기판(100) 상에는 제1 장벽막이 형성될 수 있다. 상기 제1 장벽막은 티타늄막 및 티타늄 질화막을 포함할 수 있다. 상기 제1 장벽막은 상기 제1 및 제2 불순물 영역들(118, 120)과 상기 제1 전극막(132) 사이에서 오믹막으로서 기능할 수 있다.
상기 제1 전극막(132)의 표면들 상에는 제1 유전막(134)이 형성될 수 있다. 상기 제1 유전막(134)은 실리콘 질화물 또는 실리콘 질화물보다 높은 유전 상수를 갖는 고유전율 물질을 포함할 수 있다. 상기 실리콘 질화물은 플라즈마 강화 화학 기상 증착 또는 저압 화학 기상 증착에 의해 형성될 수 있으며, 상기 고유전율 물질은 화학 기상 증착 또는 원자층 증착에 의해 형성될 수 있다. 상기 고유전율 물질로는 탄탈륨 산화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 등이 사용될 수 있으며, 이들은 단독으로 또는 조합의 형태로 사용될 수 있다.
본 발명의 다른 실시예에 따르면, 상기 제1 전극막(132)과 제1 유전막(134) 사이에는 제2 장벽막이 형성될 수 있다. 상기 제2 장벽막은 상기 제1 전극막(132)과 제1 유전막(134) 사이의 반응을 방지하기 위하여 형성될 수 있으며, 또한 상기 제1 전극막(132)의 표면 모폴로지를 개선하기 위하여 형성될 수 있다. 상기 제2 장 벽막은 티타늄 질화막을 포함할 수 있다.
상기 제1 유전막(134) 상에는 제2 전극막(136)이 형성될 수 있다. 상기 제2 전극막(136)은 텅스텐을 포함할 수 있으며, 상기 제1 개구(128)를 충분히 매립하도록 형성될 수 있다.
본 발명의 다른 실시예에 따르면, 상기 제1 유전막(134)과 제2 전극막(136) 사이에는 제3 장벽막이 형성될 수 있다. 상기 제3 장벽막은 상기 제1 유전막(134)과 제2 전극막(136) 사이의 반응을 방지하기 위하여 형성될 수 있으며, 또한 상기 제2 전극막(136)의 표면 모폴로지를 개선하기 위하여 형성될 수 있다. 상기 제3 장벽막은 티타늄 질화막을 포함할 수 있다.
도 5 및 도 6을 참조하면, 상기 제2 전극막(136), 제1 유전막(134) 및 제1 전극막(132)은 상기 제1 절연막(122)이 노출되도록 부분적으로 제거될 수 있다. 예를 들면, 상기 제1 절연막(122)이 노출될 때까지 화학적 기계적 연마 공정이 수행될 수 있다.
결과적으로, 상기 반도체 기판(100)의 셀 영역(100a)에서는 상기 제1 및 제2 불순물 영역들(118, 120)과 연결된 제1 콘택 플러그들(138) 및 제2 콘택 플러그들(140)이 상기 제1 및 제2 콘택홀들(124, 126) 내에 형성될 수 있으며, 상기 반도체 기판(100)의 로직 영역(100b)에서는 제1 전극(142), 제1 유전막 패턴(144) 및 제2 전극(146)을 포함하는 제1 커패시터 구조물(141)이 제1 개구(128) 내에 형성될 수 있다. 또한, 상기 제1 전극(142)의 측면들 상에 배치되는 다수의 제1 콘택 패드들(148)이 상기 제1 리세스들(130) 내에 형성될 수 있다.
도 7을 참조하면, 상기 제1 절연막(122), 제1 및 제2 콘택 플러그들(138, 140) 및 제1 커패시터 구조물(141) 상에 제2 절연막(150)이 형성될 수 있다. 상기 제2 절연막(150)은 실리콘 산화물로 이루어질 수 있으며, 상기 트랜지스터들(109)과 연결되는 셀 커패시터들을 형성하기 위한 몰드막으로서 기능할 수 있다.
상기 제2 절연막(150)은 상기 제1 콘택 플러그들(138)을 노출시키는 제2 개구들(미도시)을 형성하기 위하여 패터닝될 수 있다. 특히, 상기 제2 개구들은 포토레지스트 패턴을 형성하기 위한 포토리소그래피 공정과 상기 포토레지스트 패턴을 이용하는 식각 공정에 의해 형성될 수 있다.
상기 제2 개구들 내에는 실린더 형태의 하부 전극들(152)이 각각 형성될 수 있다. 상기 하부 전극들(152)은 하부 전극막을 형성한 후, 상기 제2 절연막(150)이 노출되도록 화학적 기계적 연마 공정을 수행함으로써 형성될 수 있다.
각각의 하부 전극들(152) 상에는 데이터 저장을 위한 유전막(154)과 상부 전극(156)이 형성될 수 있다. 결과적으로, 상기 셀 트랜지스터들(109)과 셀 커패시터들(151)을 포함하는 메모리 셀들이 상기 반도체 기판(100)의 셀 영역(100a) 내에 형성될 수 있다.
상기한 바에 의하면, 실린더 형태의 셀 커패시터들(151)이 상기 반도체 기판(100)의 셀 영역(100a)에 형성되고 있으나, 상기 셀 커패시터들(151)의 구성에 의해 본 발명의 범위가 한정되지는 않을 것이다. 즉, 실린더 형태의 셀 커패시터들(151)이 상기 제2 개구들 내에 형성되고 있으나, 스택형 셀 커패시터들이 상기 제1 콘택 플러그들(138) 및 제1 절연막(122) 상에 형성될 수도 있다.
도 8을 참조하면, 상기 셀 커패시터들(151)과 상기 제2 절연막(150) 상에 제3 절연막(158)이 형성될 수 있다. 상기 제3 절연막(158)은 상기 제2 절연막(150)과 동일한 물질로 이루어질 수 있으며, 상기 제3 절연막(158)의 표면 부위는 화학적 기계적 연마 공정 또는 에치백 공정 등과 같은 평탄화 공정에 의해 평탄화될 수 있다.
상기 제2 및 제3 절연막들(150, 158)은 상기 제2 전극(146)을 부분적으로 노출시키는 제3 개구(160), 상기 제2 콘택 플러그들(140)을 노출시키는 제3 콘택홀들(162) 및 상기 제1 콘택 패드들(148)을 노출시키는 제4 콘택홀들(164)을 형성하기 위하여 패터닝될 수 있다. 특히, 상기 제2 및 제3 절연막들(150, 158)은 포토리소그래피 공정 및 식각 공정에 의해 패터닝될 수 있다.
도 9를 참조하면, 상기 제3 개구(160)의 내측면(inner side surface) 부위에는 다수의 제2 리세스들(166)이 형성될 수 있다. 상기 제2 리세스들(166)은 상기 제2 전극(146)을 부분적으로 노출시키도록 형성될 수 있으며, 상기 제2 전극(142)의 상부면으로부터 상기 제3 절연막(158)의 상부면까지 상방으로 연장할 수 있다.
여기서, 각각의 제2 리세스들(166)은 상기 제3 및 제4 콘택홀들(162, 164)의 직경보다 작은 폭(W2)을 가질 수 있다. 이는 후속하는 형성되는 제3 전극막에 의해 상기 제2 리세스들(166)이 충분히 매립되도록 하기 위함이다.
도 10을 참조하면, 상기 제3 및 제4 콘택홀들(162, 164) 및 상기 제2 리세스들(166)이 충분히 매립되도록 제3 전극막(168)이 상기 제3 절연막(158) 상에 형성될 수 있다. 상기 제3 전극막(168)은 상기 제3 절연막(158)의 상부면, 제3 개 구(160)의 내측면들 및 상기 제3 개구(160)에 의해 노출된 상기 제2 전극(146)의 표면 부위 상에 형성될 수 있다. 즉, 상기 제3 전극막(168)은 상기 제3 개구(160)의 내측 표면들을 따라 형성될 수 있다.
상기 제3 전극막(168)은 금속을 포함할 수 있다. 예를 들면, 상기 제3 전극막(168)은 텅스텐을 포함할 수 있다.
상기 제3 전극막(168)의 표면들 상에는 제2 유전막(170)이 형성될 수 있다. 상기 제2 유전막(170)은 실리콘 질화물 또는 실리콘 질화물보다 높은 유전 상수를 갖는 고유전율 물질을 포함할 수 있다. 상기 실리콘 질화물은 플라즈마 강화 화학 기상 증착 또는 저압 화학 기상 증착에 의해 형성될 수 있으며, 상기 고유전율 물질은 화학 기상 증착 또는 원자층 증착에 의해 형성될 수 있다. 상기 고유전율 물질로는 탄탈륨 산화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 등이 사용될 수 있으며, 이들은 단독으로 또는 조합의 형태로 사용될 수 있다.
본 발명의 다른 실시예에 따르면, 상기 제3 전극막(168)과 제2 유전막(170) 사이에는 제4 장벽막이 형성될 수 있다. 상기 제4 장벽막은 상기 제3 전극막(168)과 제2 유전막(170) 사이의 반응을 방지하기 위하여 형성될 수 있으며, 또한 상기 제3 전극막(168)의 표면 모폴로지를 개선하기 위하여 형성될 수 있다. 상기 제4 장벽막은 티타늄 질화막을 포함할 수 있다.
상기 제2 유전막(170) 상에는 제4 전극막(172)이 형성될 수 있다. 상기 제4 전극막(172)은 텅스텐을 포함할 수 있으며, 상기 제3 개구(160)를 충분히 매립하도록 형성될 수 있다.
본 발명의 다른 실시예에 따르면, 상기 제2 유전막(170) 및 제4 전극막(172) 사이에는 제5 장벽막이 형성될 수 있다. 상기 제5 장벽막은 상기 제2 유전막(170) 및 제4 전극막(172) 사이의 반응을 방지하기 위하여 형성될 수 있으며, 또한 상기 제4 전극막(172)의 표면 모폴로지를 개선하기 위하여 형성될 수 있다. 상기 제5 장벽막은 티타늄 질화막을 포함할 수 있다.
도 11 및 도 12를 참조하면, 상기 제4 전극막(172), 제2 유전막(170) 및 제3 전극막(168)은 상기 제3 절연막(158)이 노출되도록 부분적으로 제거될 수 있다. 예를 들면, 상기 제3 절연막(158)이 노출될 때까지 화학적 기계적 연마 공정이 수행될 수 있다.
결과적으로, 상기 반도체 기판(100)의 셀 영역(100a)에서는 상기 제2 콘택 플러그들(140)과 연결된 제3 콘택 플러그들(174)이 상기 제3 콘택홀들(162) 내에 형성될 수 있으며, 상기 반도체 기판(100)의 로직 영역(100b)에는 상기 제1 콘택 패드들(148)과 연결된 제4 콘택 플러그들(176)이 상기 제4 콘택홀들(164) 내에 형성될 수 있다. 또한, 상기 제3 개구(160) 내에는 제3 전극(178), 제2 유전막 패턴(180) 및 제4 전극(182)을 포함하는 제2 커패시터 구조물(177)이 형성될 수 있으며, 상기 제3 전극(178)의 측면들 상에 배치되는 다수의 제2 콘택 패드들(184)이 상기 제2 리세스들(166) 내에 형성될 수 있다.
도 13 및 도 14를 참조하면, 상기 제2 커패시터 구조물(177)을 형성한 후, 상기 기판(100) 상에는 다수의 도전성 패턴들이 형성될 수 있다. 예를 들면, 상기 제3 콘택 플러그들(174) 상에는 제1 도전성 패턴들(186)이 형성될 수 있다. 상기 제1 도전성 패턴들(186)은 상기 메모리 셀들의 비트 라인들로서 기능할 수 있다.
또한, 상기 반도체 기판(100)의 로직 영역(100b)에서는 상기 제2 콘택 패드들(184)과 연결되는 제2 도전성 패턴(188)과, 상기 제4 전극(182)과 연결되는 제3 도전성 패턴(190), 및 상기 제4 콘택 플러그들(176)과 연결되는 제4 도전성 패턴(192)이 형성될 수 있다.
상기 제2 도전성 패턴(188)은 상기 제2 콘택 패드들(184)의 배열 방향으로 연장할 수 있으며, 상기 제4 도전성 패턴(192)은 상기 제4 콘택 플러그들(176)의 배열 방향으로 연장할 수 있다.
상기 제1, 제2, 제3 및 제4 도전성 패턴들(186, 188, 190, 192)은 상기 제3 절연막(158) 상에 제2 도전막(미도시)을 형성하고, 상기 제2 도전막을 패터닝함으로써 형성될 수 있다. 이와 다르게, 상기 제1, 제2, 제3 및 제4 도전성 패턴들(186, 188, 190, 192)은 상기 제3 절연막(158) 상에 상기 제3 콘택 플러그들(174), 상기 제2 콘택 패드들(184), 상기 제4 전극(182) 및 상기 제4 콘택 플러그들(176)을 노출시키는 다수의 제4 개구들(미도시)을 갖는 제4 절연막(미도시) 형성하고, 상기 제4 개구들을 도전성 물질로 매립함으로써 형성될 수도 있다.
본 발명의 다른 실시예에 따르면, 상기 제1 전극(142)의 측면 상에는 하나의 제1 콘택 패드가 형성될 수 있으며, 상기 제3 전극(178)의 측면 상에는 하나의 제2 콘택 패드가 형성될 수 있다. 그러나, 상술한 바와 같이 다수의 제1 콘택 패드들(148)과 제2 콘택 패드들(184)을 형성하는 것은 후속하여 형성되는 도전성 패턴들, 예를 들면, 제2 도전성 패턴(188), 제4 콘택 플러그들(176) 및 제4 도전성 패 턴(192)과의 연결을 용이하게 하기 위함이다.
도 15를 참조하면, 상기 제3 및 제4 도전성 패턴들(190, 192)의 상부에 제5 도전성 패턴(194)을 형성한다. 예를 들면, 상기 제3 도전성 패턴(190)과 제4 도전성 패턴(192)은 상기 제5 도전성 패턴(194)에 의해 전기적으로 연결될 수 있다. 특히, 상기 제5 도전성 패턴(194)은 제5 콘택 플러그(196)와 제6 콘택 플러그(198)에 의해 상기 제3 도전성 패턴(190) 및 제4 도전성 패턴(192)과 연결될 수 있다.
결과적으로, 상기 제1 전극(142)과 제4 전극(182)은 상기 제1 콘택 패드들(148), 제4 콘택 플러그들(176), 제4 도전성 패턴(192), 제6 콘택 플러그(198), 제5 도전성 패턴(194), 제5 콘택 플러그(196) 및 제3 도전성 패턴(190)에 의해 전기적으로 연결될 수 있다.
또한, 상기 제1 커패시터 구조물(141)과 제2 커패시터 구조물(177)을 전기적으로 병렬 연결함으로써 정전 용량이 증가된 커패시터가 완성될 수 있다.
상술한 바와 같은 본 발명의 실시예들에 따르면, 제1 커패시터 구조물과 제2 커패시터 구조물을 형성하기 위한 별도의 포토리소그래피 공정이 필요하지 않다. 즉, 셀 영역에서 콘택 플러그들을 형성하기 위한 포토리소그래피 공정과 식각 공정을 통해 상기 제1 커패시터 구조물과 제2 커패시터 구조물을 형성하기 위한 개구들을 형성하기 때문에 추가적인 단위 공정들이 요구되지 않는다. 따라서, 상기 제1 커패시터 구조물과 제2 커패시터 구조물을 포함하는 반도체 장치의 제조 비용을 크게 절감할 수 있다.
또한, 제1 커패시터 구조물과 제2 커패시터 구조물을 병렬로 연결함으로써 커패시터의 정전 용량을 증가시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1 내지 도 15는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들 및 평면도들이다.
< 도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 100a : 셀 영역
100b : 로직 영역 109 : 트렌지스터
110 : 게이트 마스크 112 : 게이트 전극
114 : 게이트 절연막 패턴 116 : 스페이서
128 : 제1 개구 130 : 제1 리세스
138 : 제1 콘택 플러그 140 : 제2 콘택 플러그
141 : 제1 커패시터 구조물 142 : 제1 전극
144 : 제1 유전막 패턴 146 : 제2 전극
148 : 제1 콘택 패드 151 : 셀 커패시터
160 : 제3 개구 166 : 제2 리세스
174 : 제3 콘택 플러그 176 : 제2 콘택 플러그
177 : 제2 커패시터 구조물 178 : 제3 전극
180 : 제2 유전막 패턴 182 : 제4 전극
184 : 제2 콘택 패드

Claims (24)

  1. 기판 상에 배치되며, 제1 전극, 제1 유전막 패턴 및 제2 전극을 포함하는 제1 커패시터 구조물;
    상기 제1 커패시터 구조물 상에 배치되며, 제3 전극, 제2 유전막 패턴 및 제4 전극을 포함하는 제2 커패시터 구조물;
    상기 제1 전극의 측면 상에 배치된 콘택 패드; 및
    상기 콘택 패드와 상기 제4 전극을 연결하는 배선 구조물을 포함하는 커패시터.
  2. 제1항에 있어서, 상기 기판을 부분적으로 노출시키는 개구를 갖는 절연막을 더 포함하며, 상기 제1 커패시터 구조물은 상기 개구 내에 배치되는 것을 특징으로 하는 커패시터.
  3. 제2항에 있어서, 상기 개구의 내측면(inner side surface) 부위에는 리세스가 형성되어 있으며, 상기 콘택 패드는 상기 리세스 내에 배치되는 것을 특징으로 하는 커패시터.
  4. 제2항에 있어서, 상기 제2 전극을 부분적으로 노출시키는 제2 개구를 갖는 제2 절연막을 더 포함하며, 상기 제2 커패시터 구조물은 상기 제2 개구 내에 배치 되는 것을 특징으로 하는 커패시터.
  5. 제1항에 있어서, 상기 배선 구조물은 상기 콘택 패드로부터 상방으로 연장하는 콘택 플러그를 포함하는 것을 특징으로 하는 커패시터.
  6. 제1항에 있어서, 상기 제3 전극의 측면 상에 배치되는 제2 콘택 패드를 더 포함하는 것을 특징으로 하는 커패시터.
  7. 기판 상에 배치되며, 제1 전극, 제1 유전막 패턴 및 제2 전극을 포함하는 제1 커패시터 구조물;
    상기 제1 커패시터 구조물 상에 배치되며, 제3 전극, 제2 유전막 패턴 및 제4 전극을 포함하는 제2 커패시터 구조물;
    상기 제1 전극의 측면 상에 배치된 다수의 콘택 패드들;
    상기 콘택 패드들 상에 배치된 다수의 콘택 플러그들; 및
    상기 콘택 플러그들과 상기 제4 전극을 연결하는 배선 구조물을 포함하는 커패시터.
  8. 제7항에 있어서, 상기 콘택 플러그들을 연결하는 도전성 패턴을 더 포함하며, 상기 콘택 플러그들은 상기 도전성 패턴을 통해 상기 제4 전극과 연결되는 것을 특징으로 하는 커패시터.
  9. 제7항에 있어서, 상기 제3 전극의 측면 상에 배치된 다수의 제2 콘택 패드들; 및
    상기 제2 콘택 패드들을 연결하는 도전성 패턴을 더 포함하는 것을 특징으로 하는 커패시터.
  10. 기판의 셀 영역 상에 배치되며 불순물 영역들을 갖는 트랜지스터;
    상기 불순물 영역들을 노출시키는 제1 콘택홀들과 상기 기판의 로직 영역을 부분적으로 노출시키는 제1 개구를 갖는 제1 절연막;
    상기 제1 개구 내에 배치되며, 제1 전극, 제1 유전막 패턴 및 제2 전극을 포함하는 제1 커패시터 구조물;
    상기 제1 콘택홀들 내에 배치된 제1 콘택 플러그들;
    상기 제1 콘택 플러그들 중 하나를 노출시키는 제2 콘택홀과 상기 제2 전극을 부분적으로 노출시키는 제2 개구를 갖는 제2 절연막;
    상기 제2 개구 내에 배치되며, 제3 전극, 제2 유전막 패턴 및 제4 전극을 포함하는 제2 커패시터 구조물; 및
    상기 제2 콘택홀 내에 배치된 제2 콘택 플러그를 포함하는 반도체 장치.
  11. 제1 전극, 제1 유전막 패턴 및 제2 전극을 포함하는 제1 커패시터 구조물과, 상기 제1 전극의 측면 상에 배치되는 콘택 패드를 기판 상에 형성하는 단계;
    제3 전극, 제2 유전막 패턴 및 제4 전극을 포함하는 제2 커패시터 구조물을 상기 제1 커패시터 구조물 상에 형성하는 단계; 및
    상기 콘택 패드와 상기 제4 전극을 전기적으로 연결하는 단계를 포함하는 커패시터 형성 방법.
  12. 제11항에 있어서, 상기 기판을 부분적으로 노출시키는 개구를 갖는 절연막을 형성하는 단계를 더 포함하며, 상기 제1 전극은 상기 개구 내에 형성되는 것을 특징으로 하는 커패시터 형성 방법.
  13. 제12항에 있어서, 상기 개구의 내측면 부위에는 리세스가 형성되어 있으며, 상기 콘택 패드는 상기 리세스 내에 형성되는 것을 특징으로 하는 커패시터 형성 방법.
  14. 제11항에 있어서, 상기 제1 커패시터 구조물을 형성하는 단계는,
    상기 기판을 부분적으로 노출시키는 개구와 상기 개구의 내측면 부위에 배치되는 리세스를 갖는 절연막을 형성하는 단계;
    상기 절연막, 상기 노출된 기판의 표면 부위, 상기 개구의 내측면들 및 상기 리세스의 내측면들 상에 상기 리세스가 매립되도록 제1 전극막을 형성하는 단계;
    상기 제1 전극막의 표면들 상에 유전막을 형성하는 단계;
    상기 개구가 매립되도록 상기 유전막 상에 제2 전극막을 형성하는 단계; 및
    상기 제1 커패시터 구조물을 형성하기 위하여 상기 절연막이 노출되도록 상기 제2 전극막, 유전막 및 제1 전극막을 부분적으로 제거하는 단계를 포함하는 것을 특징으로 하는 커패시터 형성 방법.
  15. 제11항에 있어서, 상기 제2 전극을 부분적으로 노출시키는 개구를 갖는 절연막을 형성하는 단계를 더 포함하며, 상기 제3 전극은 상기 개구 내에 형성되는 것을 특징으로 하는 커패시터 형성 방법.
  16. 제15항에 있어서, 상기 개구의 내측면 부위에는 상기 제3 전극의 측면 상에 제2 콘택 패드를 형성하기 위한 리세스가 형성되는 것을 특징으로 하는 커패시터 형성 방법.
  17. 제11항에 있어서, 상기 제2 커패시터 구조물을 형성하는 단계는,
    상기 제2 전극을 부분적으로 노출시키는 개구를 갖는 절연막을 형성하는 단계;
    상기 절연막, 상기 노출된 제2 전극의 표면 부위 및 상기 개구의 내측면들 상에 제1 전극막을 형성하는 단계;
    상기 제1 전극막의 표면들 상에 유전막을 형성하는 단계;
    상기 개구가 매립되도록 상기 유전막 상에 제2 전극막을 형성하는 단계; 및
    상기 제2 커패시터 구조물을 형성하기 위하여 상기 절연막이 노출되도록 상 기 제2 전극막, 유전막 및 제1 전극막을 부분적으로 제거하는 단계를 포함하는 것을 특징으로 하는 커패시터 형성 방법.
  18. 제11항에 있어서, 상기 제2 전극을 부분적으로 노출시키는 개구와 상기 콘택 패드를 노출시키는 콘택홀을 갖는 절연막을 형성하는 단계를 더 포함하며, 상기 제3 전극은 상기 개구 내에 형성되는 것을 특징으로 하는 커패시터 형성 방법.
  19. 제18항에 있어서, 상기 제2 커패시터 구조물을 형성하는 단계는,
    상기 콘택홀이 매립되도록 상기 절연막, 상기 노출된 제2 전극의 표면 부위 및 상기 개구의 내측면들 상에 제1 전극막을 형성하는 단계;
    상기 제1 전극막의 표면들 상에 유전막을 형성하는 단계;
    상기 개구가 매립되도록 상기 유전막 상에 제2 전극막을 형성하는 단계; 및
    상기 제2 커패시터 구조물을 형성하기 위하여 상기 절연막이 노출되도록 상기 제2 전극막, 유전막 및 제1 전극막을 부분적으로 제거하는 단계를 포함하며,
    상기 콘택홀 내에는 상기 콘택 패드와 연결된 콘택 플러그가 형성되는 것을 특징으로 하는 커패시터 형성 방법.
  20. 제1 전극, 제1 유전막 패턴 및 제2 전극을 포함하는 제1 커패시터 구조물과, 상기 제1 전극의 측면 상에 배치되는 다수의 콘택 패드들을 기판 상에 형성하는 단계;
    상기 제2 전극을 부분적으로 노출시키는 개구와 상기 콘택 패드들을 노출시키는 콘택홀들을 갖는 절연막을 형성하는 단계;
    상기 콘택홀들이 매립되도록 상기 절연막, 상기 노출된 제2 전극의 표면 부위 및 상기 개구의 내측면들 상에 제1 전극막을 형성하는 단계;
    상기 제1 전극막의 표면들 상에 유전막을 형성하는 단계;
    상기 개구가 매립되도록 상기 유전막 상에 제2 전극막을 형성하는 단계;
    상기 개구 내에 제3 전극, 제2 유전막 패턴 및 제4 전극을 포함하는 제2 커패시터 구조물을 형성하고, 상기 콘택홀들 내에 콘택 플러그들을 형성하기 위하여 상기 절연막이 노출되도록 상기 제2 전극막, 유전막 및 제1 전극막을 부분적으로 제거하는 단계; 및
    상기 콘택 플러그들과 상기 제4 전극을 전기적으로 연결하는 단계를 포함하는 커패시터 형성 방법.
  21. 제20항에 있어서, 상기 콘택 플러그들을 연결하는 도전성 패턴을 상기 콘택 플러그들 및 상기 절연막 상에 형성하는 단계를 더 포함하는 것을 특징으로 하는 커패시터의 형성 방법.
  22. 제20항에 있어서, 상기 개구의 내측면 부위에는 상기 제3 전극의 측면 상에 다수의 제2 콘택 패드들을 형성하기 위한 다수의 리세스들이 형성되며, 상기 리세스들은 상기 제1 전극막에 의해 매립되는 것을 특징으로 하는 커패시터 형성 방법.
  23. 제22항에 있어서, 상기 제2 콘택 패드들을 연결하는 도전성 패턴을 상기 제2 콘택 패드들 및 상기 절연막 상에 형성하는 단계를 더 포함하는 것을 특징으로 하는 커패시터 형성 방법.
  24. 불순물 영역들을 갖는 트랜지스터를 기판의 셀 영역 상에 형성하는 단계;
    상기 불순물 영역들을 노출시키는 제1 콘택홀들과 상기 기판의 로직 영역을 부분적으로 노출시키는 제1 개구를 갖는 제1 절연막을 상기 기판 상에 형성하는 단계;
    상기 제1 콘택홀들 내에 제1 콘택 플러그들을 형성하고, 상기 제1 개구 내에 제1 전극, 제1 유전막 패턴 및 제2 전극을 포함하는 제1 커패시터 구조물을 형성하는 단계;
    상기 제1 콘택 플러그들 중 하나를 노출시키는 제2 콘택홀과 상기 제2 전극을 부분적으로 노출시키는 제2 개구를 갖는 제2 절연막을 형성하는 단계; 및
    상기 제2 콘택홀 내에 제2 콘택 플러그를 형성하고, 상기 제2 개구 내에 제3 전극, 제2 유전막 패턴 및 제4 전극을 포함하는 제2 커패시터 구조물을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
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