JP2022047357A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】パッケージの厚みを薄くしつつ、半導体チップ間を充分に低い抵抗で接続することができる半導体装置を提供する。【解決手段】本実施形態による半導体装置は、半導体素子を有する第１面および該第１面とは反対側にある第２面を有する半導体基板を備える。金属電極は、第１面と第２面との間において半導体基板を貫通する貫通孔内に設けられている。第１絶縁膜は、半導体基板の第１面側に設けられ、該第１面の上方から見たときに、貫通孔の第２面側の開口端部から該貫通孔の中心へ向かう径方向へ突出している。第２絶縁膜は、第１面の上方から見たときに第１絶縁膜から径方向へ突出しており、第１絶縁膜の厚みよりも薄い。第３絶縁膜は、貫通孔の内壁と金属電極との間に設けられている。【選択図】図１

Description

本実施形態は、半導体装置およびその製造方法に関する。
複数の半導体チップを積層してパッケージ化した半導体装置が開発されている。このような半導体装置において、積層された複数の半導体チップを電気的に接続するために、ＴＳＶ(Through-Silicon Via) と呼ばれる貫通電極が半導体チップに設けられている場合がある。
一方、半導体装置の厚みを薄くするために、各半導体チップの基板の厚みを薄くすることが考えられる。しかし、半導体チップの基板の厚みを薄くすると、ＴＳＶのアスペクト比が低下する。これにより、ＴＳＶの開口時にマスクとして用いられる絶縁膜の厚みが、半導体チップの上面とＴＳＶの底面とで差がつかなくなる。この場合、ＴＳＶの底面にある絶縁膜を選択的に除去することが困難となり、ＴＳＶの底部の開口が小さくなる。ＴＳＶの開口が小さくなることによって、半導体チップ間のＴＳＶによる接続抵抗が高くなってしまう。
特開２００９－１５８８６２号公報 特開２０１２－０９９５４８号公報 特開２０１８－１５７１１０号公報（米国特許第１０４６８３３４号）
パッケージの厚みを薄くしつつ、半導体チップ間を充分に低い抵抗で接続することができる半導体装置を提供する。
本実施形態による半導体装置は、半導体素子を有する第１面および該第１面とは反対側にある第２面を有する半導体基板を備える。金属電極は、第１面と第２面との間において半導体基板を貫通する貫通孔内に設けられている。第１絶縁膜は、半導体基板の第１面側に設けられ、該第１面の上方から見たときに、貫通孔の第２面側の開口端部から該貫通孔の中心へ向かう径方向へ突出している。第２絶縁膜は、第１面の上方から見たときに第１絶縁膜から径方向へ突出しており、第１絶縁膜の厚みよりも薄い。第３絶縁膜は、貫通孔の内壁と金属電極との間に設けられている。
本実施形態に係る半導体装置の構成例を示す断面図。 貫通電極の構成例を示す断面図。 貫通電極の構成例を示す平面図。 貫通電極の構成例を示す断面図。 半導体装置の製造方法の一例を示す断面図。 図５に続く、半導体装置の製造方法を示す断面図。 図６に続く、半導体装置の製造方法を示す断面図。 図７に続く、半導体装置の製造方法を示す断面図。 図８に続く、半導体装置の製造方法を示す断面図。 図９に続く、半導体装置の製造方法を示す断面図。 図１０に続く、半導体装置の製造方法を示す断面図。 図１１に続く、半導体装置の製造方法を示す断面図。 図１２に続く、半導体装置の製造方法を示す断面図。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、半導体基板の上下方向は、半導体素子が設けられる面を上または下とした場合の相対方向を示し、重力加速度に従った上下方向と異なる場合がある。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
図１は、本実施形態による半導体装置１の構成の一例を示す断面図である。半導体装置１は、特に限定しないが、例えば、ＮＡＮＤ型フラッシュメモリ等の制御に用いられる論理回路（ＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路）でよい。また、半導体装置１は、図示しないメモリセルアレイを搭載する半導体ウェハと貼合することによって、メモリセルアレイと電気的に接続されていてもよい。あるいは、半導体装置１は、図１に示す貫通電極ＴＳＶ（Through-Silicon Via）を介してメモリセルアレイと電気的に接続されてもよい。半導体装置１は、図示しないメモリセルアレイの下方に設けられていてもよい。即ち、半導体装置１は、メモリウェハまたはメモリチップと別に形成された半導体ウェハまたは半導体チップでもよく、メモリウェハまたはメモリチップと一体に形成された半導体ウェハまたは半導体チップでもよい。
このような半導体装置１は、論理回路として、超低電圧トランジスタＶＬＶ（Very low Voltage Transistor）、低電圧トランジスタＬＶ（Low Voltage Transistor）、高電圧トランジスタＨＶ（High Voltage Transistor）等を備える。図１では、左側から順に、超低電圧トランジスタＶＬＶ、低電圧トランジスタＬＶ、高電圧トランジスタＨＶ、貫通電極ＴＳＶが図示されている。尚、半導体装置１は、さらに多種類のトランジスタ等の半導体素子を備えていてもよい。
以下、半導体装置１の構成をより詳細に説明する。
半導体装置１は、半導体基板１０と、ウェル拡散層１５と、ＳＴＩ２０と、ゲート絶縁膜３０～３２と、スペーサ層４０と、ゲート電極６０と、金属膜６５と、キャップ膜７０と、層間絶縁膜８０と、ビアプラグ９０、ストッパ膜７７と、バリアメタル９９と、金属電極１００と、バンプ１１０とを備える。
半導体基板１０は、例えば、薄層化されたシリコン基板である。半導体基板１０は、第１面Ｆ１と、第１面Ｆ１の反対側にある第２面Ｆ２とを有する。半導体基板１０の第１面Ｆ１上には、超低電圧トランジスタＶＬＶ、低電圧トランジスタＬＶ、高電圧トランジスタＨＶが設けられている。また、半導体基板１０には、第１面Ｆ１と第２面Ｆ２との間を貫通する貫通孔が設けられており、その内部に金属電極１００が設けられている。
尚、本実施形態において、半導体基板１０の第１または第２面Ｆ１、Ｆ２に対して垂直方向をＺ方向とする。Ｚ方向に対して垂直面内の一方向をＸ方向とし、該垂直面内においてＸ方向に対して垂直方向をＹ方向とする。図１は、Ｚ方向のうち第２面Ｆ２から第１面Ｆ１へ向かう方向を上方として半導体装置１を表示している。しかし、貫通電極ＴＳＶの説明においては、第１面Ｆ１から第２面Ｆ２へ向かう方向を上として説明する場合がある。
第１絶縁膜としてのＳＴＩ（Shallow Trench Isolation）２０は、半導体基板１０の第１面Ｆ１に設けられている。ＳＴＩ２０は、素子を形成するアクティブエリアを第１面Ｆ１に規定し、隣接するアクティブエリア間を電気的に分離している。アクティブエリアには、例えば、メモリセルアレイ、トランジスタ、抵抗素子、キャパシタ素子等の半導体素子が形成される。ＳＴＩ２０には、例えば、ＣＶＤ（Chemical Vapor Deposition）法により成膜されたシリコン酸化膜等が用いられる。
アクティブエリアには、ウェル拡散層１５が設けられている。ゲート絶縁膜３０～３２は、ウェル拡散層１５上に設けられており、それぞれ超低電圧トランジスタＶＬＶ、定電圧トランジスタＬＶ、高電圧トランジスタＨＶのゲート絶縁膜として機能する。ゲート絶縁膜３０～３２には、例えば、半導体基板１０を酸化して形成された熱酸化膜が用いられる。
ゲート絶縁膜３０の厚みは最も薄く、次に、ゲート絶縁膜３１の厚みが薄く、ゲート絶縁膜３２が最も厚い。これにより、超低電圧トランジスタＶＬＶの閾値電圧および耐圧が最も低い。次に、低電圧トランジスタＬＶの閾値電圧および耐圧が低い。高電圧トランジスタＨＶの閾値電圧および耐圧が最も高くなる。超低電圧トランジスタＶＬＶ、低電圧トランジスタＬＶ、高電圧トランジスタＨＶは、ゲート絶縁膜３０～３２以外の構成において同じでよい。これにより、超低電圧トランジスタＶＬＶ、低電圧トランジスタＬＶおよび高電圧トランジスタＨＶは、ゲート絶縁膜３０～３２以外の構成について、共通の製造工程を用いて同時に形成可能である。
ゲート電極６０は、ゲート絶縁膜３０～３２の上にそれぞれ設けられており、ゲート絶縁膜３０～３２によって半導体基板１０のウェル拡散層１５から電気的に絶縁されている。ゲート電極６０には、例えば、ドープトポリシリコン等の導電性材料が用いられる。金属膜６５は、ゲート電極６０上に設けられている。金属膜６５には、例えば、タングステンシリサイド（ＷＳｉ）等の低抵抗金属化合物が用いられている。キャップ膜７０は、金属膜６５上に設けられている。キャップ膜７０には、シリコン窒化膜等の絶縁材料が用いられる。
ゲート電極６０、金属膜６５およびキャップ膜７０の側面には、側壁膜７５が設けられている。側壁膜７５には、例えば、シリコン酸化膜等の絶縁材料がもちいられる。さらに、ライナ層７６が側壁膜７５の外側を被覆するように設けられている。ライナ層７６には、例えば、シリコン窒化膜等の絶縁材料が用いられる。
層間絶縁膜８０が超低電圧トランジスタＶＬＶ、低電圧トランジスタＬＶ、高電圧トランジスタＨＶを被覆するように、半導体基板１０の第１面Ｆ１上に設けられている。層間絶縁膜８０には、例えば、ＴＥＯＳ（TetraEthOxySilane）を用いて形成されたシリコン酸化膜が用いられる。ストッパ膜７７が、層間絶縁膜８０内のキャップ膜７０の上に設けられている。キャップ膜７０には、例えば、シリコン窒化膜等の絶縁膜が用いられる。
ビアプラグ９０は、層間絶縁膜８０およびストッパ膜７７を貫通し、超低電圧トランジスタＶＬＶ、低電圧トランジスタＬＶ、高電圧トランジスタＨＶに電気的に接続される。ビアプラグ９０には、例えば、タングステン等の低抵抗金属が用いられる。
このように、超低電圧トランジスタＶＬＶ、低電圧トランジスタＬＶおよび高電圧トランジスタＨＶは構成されている。超低電圧トランジスタＶＬＶ、低電圧トランジスタＬＶ、高電圧トランジスタＨＶは、ゲート絶縁膜３０～３２の厚みにおいて異なるが、その他の構成において同一でよい。勿論、実際の使用においては、超低電圧トランジスタＶＬＶ、低電圧トランジスタＬＶ、高電圧トランジスタＨＶは、サイズ（ゲート幅Ｗ／ゲート長Ｌ）、ウェル拡散層１５のチャンネル領域の不純物濃度、ゲート電極の材質等を互いに相違させてもよい。
メモリセルアレイが、データの書き込みまたは消去可能な複数のメモリセルを含む場合、高電圧トランジスタＨＶはデータの書込み電圧または消去電圧をメモリセルに印加するために用いられるトランジスタでよい。
次に、貫通電極ＴＳＶの構成についてより詳細に説明する。
図２は、貫通電極ＴＳＶの構成例を示す断面図である。図２は、図１の貫通電極ＴＳＶの上下方向を反転させた状態を示している。
貫通電極ＴＳＶは、半導体基板１０と、ＳＴＩ２０と、ゲート絶縁膜３２と、スペーサ層４０と、バリアメタル９９と、金属電極１００と、バンプ１１０と、ゲート電極（電極パッド）６０と、金属膜６５と、キャップ膜７０と、ストッパ膜７７と、層間絶縁膜８０と、ビアプラグ９０とを備えている。
半導体基板１０には、第１面Ｆ１と第２面Ｆ２の間に設けられた貫通孔ＢＶが設けられている。貫通孔ＢＶは、第２面Ｆ２から第１面Ｆ１へ向かって形成され、底部にゲート電極６０がある。第２面Ｆ２側から見た平面視において、貫通孔ＢＶは、ゲート電極６０の範囲内に設けられ、貫通孔ＢＶの底部全体にゲート電極６０または金属膜６５が現れている。尚、貫通電極ＴＳＶのゲート電極６０は、ゲート電極として機能するのではく、ビアプラグ９０と金属電極１００との間を電気的に接続する電極パッドとして機能する。
貫通孔ＢＶの内壁および半導体基板１０の第２面Ｆ２の一部には、スペーサ層４０が設けられている。スペーサ層４０は、半導体基板１０とバリアメタル９９との間に介在しており、半導体基板１０とバリアメタル９９との間を電気的に絶縁している。スペーサ層４０には、例えば、ＴＥＯＳ（TetraEthOxySilane）、水素化ケイ素酸化膜、窒化シリコン、酸窒化シリコン、又は、それらのうち２種類以上の積層膜を用いて形成されたシリコン酸化膜が用いられる。
バリアメタル９９は、スペーサ層４０を介して貫通孔ＢＶの内壁に設けられている。また、バリアメタル９９は、貫通孔ＢＶの底部においてゲート電極６０または金属膜６５に接触している。バリアメタル９９には、例えば、チタン、窒化チタン等の導電性材料が用いられる。
さらに、金属電極１００が、貫通孔ＢＶ内に充填されている。即ち、金属電極１００は、第１面Ｆ１と第２面Ｆ２との間において半導体基板１０を貫通する貫通孔ＢＶ内に設けられる。金属電極１００は、バリアメタル９９を介してゲート電極６０に電気的に接続されている。一方で、図１に示すように、貫通孔ＢＶは、ゲート電極６０を貫通し、金属膜６５まで至ってもよく、その場合、金属電極１００は、バリアメタル９９を介して金属膜６０に電気的に接続される。金属電極１００には、例えば、銅、ニッケル、アルミニウム等の低抵抗金属が用いられる。バンプ１１０が金属電極１００の下に設けられている。バンプ１１０には、例えば、はんだ、錫等の低抵抗金属が用いられる。尚、バリアメタル９９は、金属電極１００に比べて無視できるほど薄く、金属電極１００と一体としてみなしてもよい。従って、バリアメタル９９と金属電極１００とを併せて金属電極１００とも呼ぶ場合がある。
貫通孔ＢＶの底部において、ゲート電極６０が金属電極１００およびバリアメタル９９上に設けられている。ゲート電極６０上に設けられている金属膜６５、キャップ膜７０、ストッパ膜７７、層間絶縁膜８０およびビアプラグ９０の構成は、超低電圧トランジスタＶＬＶ、低電圧トランジスタＬＶ、高電圧トランジスタＨＶにおけるそれらの構成と同じでよい。ただし、Ｚ方向から見た平面視において、貫通電極ＴＳＶにおけるゲート電極６０、金属膜６５、キャップ膜７０の平面レイアウトは、超低電圧トランジスタＶＬＶ、低電圧トランジスタＬＶ、高電圧トランジスタＨＶにおけるそれらの平面レイウトと異なってよい。例えば、貫通電極ＴＳＶのゲート電極６０等の面積は、超低電圧トランジスタＶＬＶ、低電圧トランジスタＬＶ、高電圧トランジスタＨＶのゲート電極６０等の面積よりも大きくてよい。この場合、図１に示すように、複数のビアプラグ９０が、ゲート電極６０の上方に設けられていてもよい。これにより、ビアプラグ９０の上に設けられる配線（図示せず）がゲート電極６０に低抵抗で電気的に接続され得る。また、ゲート電極６０および金属膜６５は、貫通電極ＴＳＶにおいてゲート電極として機能するのではなく、ビアプラグ９０と金属電極１００との間を電気的に接続する配線またはプラグとして機能する。
図示しないが、貫通電極ＴＳＶにおいて、ゲート電極６０、金属膜６５およびキャップ膜７０の側面に側壁膜７５およびライナ層７６が設けられていてもよい。貫通電極ＴＳＶの側壁膜７５およびライナ層７６の構成も、超低電圧トランジスタＶＬＶ、低電圧トランジスタＬＶ、高電圧トランジスタＨＶにおけるそれらの構成と同じでよい。
さらに、層間絶縁膜８０が貫通電極ＴＳＶの第１面Ｆ１側の構造を被覆するように、半導体基板１０の第１面Ｆ１上に設けられている。ストッパ膜７７が、層間絶縁膜８０内のキャップ膜７０の上に設けられている。
複数のビアプラグ９０は、上述の通り、層間絶縁膜８０およびストッパ膜７７を貫通し、貫通電極ＴＳＶのゲート電極６０に電気的に接続される。層間絶縁膜８０およびビアプラグ９０の構成も、超低電圧トランジスタＶＬＶ、低電圧トランジスタＬＶ、高電圧トランジスタＨＶにおけるそれらの構成と同じでよい。
ここで、貫通電極ＴＳＶにおけるＳＴＩ２０、ゲート絶縁膜３２、スペーサ層４０および貫通孔ＢＶの形状及び位置関係について説明する。
図１および図２に示すように、ＳＴＩ２０は、素子分離するために、第１面Ｆ１から半導体基板１０内の比較的深い位置まで設けられている。貫通電極ＴＳＶのＳＴＩ２０は、貫通孔ＢＶの形成領域の外縁に沿って貫通孔ＢＶを囲むように設けられている。従って、第１面Ｆ１の上方から見た平面視において、貫通孔ＢＶの外縁は、ＳＴＩ２０上に重複している。従って、貫通孔ＢＶの形成時に、貫通孔ＢＶの一部はＳＴＩ２０の外縁に従って自己整合的に形成される。よって、貫通孔ＢＶの内壁の一部は、ＳＴＩ２０で構成され、貫通孔ＢＶの内壁の他部は半導体基板１０で構成されている。これにより、第１面Ｆ１の上方から見た平面視において、ＳＴＩ２０は、貫通孔ＢＶの外縁または内壁から貫通孔ＢＶの中心へ向かう径方向（図２のＡ方向）へ突出している。
貫通電極ＴＳＶのＳＴＩ２０で囲まれた領域内には、ＳＴＩ２０は設けられておらず、ゲート絶縁膜３２がＳＴＩ２０の内周に沿って設けられている。従って、第１面Ｆ１の上方から見た平面視において、ゲート絶縁膜３２は、ＳＴＩ２０の内周から貫通孔ＢＶの中心へ向かう径方向へ突出または延伸している。従って、ゲート絶縁膜３２は、貫通孔ＢＶおよびＳＴＩ２０の内周に沿ってそれらの内側に設けられている（図３および図４参照）。また、このＳＴＩ２０は、ゲート絶縁膜３２よりも、第２面Ｆ２から第１面Ｆ１への方向へ突出または延伸している（図１および図２参照）。
ゲート絶縁膜３２は、高電圧トランジスタＨＶのゲート絶縁膜３２と同じ厚みを有し、超低電圧トランジスタＶＬＶおよび低電圧トランジスタＬＶのゲート絶縁膜３０、３１の厚みよりも厚い。しかし、ゲート絶縁膜３２の厚みは、素子分離に用いられるＳＴＩ２０の厚みよりもかなり薄い。例えば、ゲート絶縁膜３０の厚みは、約２～７ｎｍであり、ゲート絶縁膜３１の厚みは、約５～１５ｎｍである。また、ゲート絶縁膜３２の厚みは、約２０ｎｍ～６０ｎｍであり、ＳＴＩ２０の厚みが約３００ｎｍ以上である。
このように、ゲート絶縁膜３２の厚みが、ゲート絶縁膜３０、３１よりも厚いことによって、ゲート絶縁膜３２は、貫通孔ＢＶの形成時にエッチングストッパとしての機能を果たすことができる。一方、ゲート絶縁膜３２の厚みが、ＳＴＩ２０よりも薄いことによって、貫通孔ＢＶの形成時にマスクとして用いられるスペーサ層４０の厚みをさほど厚くする必要がなくなる。これは、ゲート絶縁膜３２の厚みが薄いと、マスクとして用いられるスペーサ層４０の厚みを薄くしても、貫通孔ＢＶの底部のゲート絶縁膜３２をエッチバックで十分に除去可能であるからである。スペーサ層４０の厚みを薄くすることによって、貫通孔ＢＶの第１面Ｆ１側における開口径を大きくすることができる。これは、金属電極１００またはバリアメタル９９とゲート電極６０との接触面積を大きくし、貫通電極ＴＳＶとゲート電極６０との接触抵抗を低減することにつながる。尚、貫通孔ＢＶの形成法については、後でより詳細に説明する。
スペーサ層４０は、貫通孔ＢＶの内壁と金属電極１００との間に設けられており、半導体基板１０と貫通電極ＴＳＶとの間を電気的に分離している。また、スペーサ層４０は、貫通孔ＢＶの形成時において、貫通孔ＢＶの底部のゲート絶縁膜３２を除去する際にマスクとして機能する。
ＳＴＩ２０とゲート絶縁膜３２との境界部ＢＤは、第１面Ｆ１において貫通孔ＢＶの端部（底面端部）Ｅ１よりも、貫通孔ＢＶの中心から離れる方向にある。即ち、境界部ＢＤは、貫通孔ＢＶの端部Ｅ１よりも外側にある。スペーサ層４０は、境界部ＢＤを被覆しており、貫通孔ＢＶ内のゲート絶縁膜３２上にまで設けられている。これは、Ｚ方向から見た平面視において、ゲート絶縁膜３２がＳＴＩ２０の内周から貫通孔ＢＶの径方向の内側へ突出（延伸）していることを意味する。端部Ｅ１は、貫通孔ＢＶの第１面Ｆ１側における底面の端部である。
このような構成により、金属電極１００と半導体基板１０との間には、ＳＴＩ２０および／またはスペーサ層４０が設けられる。貫通電極ＴＳＶのゲート電極（電極パッド）６０と半導体基板１０との間には、ＳＴＩ２０およびゲート絶縁膜３２が設けられる。これにより、貫通電極ＴＳＶと半導体基板１０との間の耐圧、並びに、ゲート電極（電極パッド）６０と半導体基板１０との間の耐圧が高く維持される。
例えば、ＳＴＩ２０が貫通電極ＴＳＶに設けられていない場合、金属電極１００と半導体基板１０との間には、スペーサ層４０のみが介在し、金属電極１００と半導体基板１０との間の耐圧が低下する。あるいは、第１面Ｆ１の上方から見た平面視において、貫通孔ＢＶの開口径が小さく、貫通孔ＢＶの端部Ｅ２がＳＴＩ２０に重複しない場合、金属電極１００とＳＴＩ２０との間には、半導体基板１０が残存することになる。この場合も、半導体基板１０とゲート電極（電極パッド）６０との間の耐圧が低下する。端部Ｅ２は、貫通孔ＢＶの第２面Ｆ２側における開口の端部である。
一方、ＳＴＩ２０で囲まれた貫通孔ＢＶの領域内にゲート絶縁膜３２を設けず、貫通孔ＢＶの領域全体に厚いＳＴＩ２０を設けた場合、半導体基板１０と金属電極１００との間の耐圧および半導体基板１０とゲート電極６０との間の耐圧は高くなる。しかし、上述の通り、マスクとしてのスペーサ層４０を第２面Ｆ２上に厚く形成する必要があり、スペーサ層４０のオーバーハングにより、第１面Ｆ１における貫通孔ＢＶの開口径が小さくなってしまう。この場合、金属電極１００とゲート電極６０との間の接触抵抗が上昇してしまう。
これに対し、本実施形態によれば、ＳＴＩ２０は、第１面Ｆ１の上方から見た平面視において、貫通孔ＢＶの内壁から貫通孔ＢＶの中心へ向かう径方向へ突出している。従って、ＳＴＩ２０と金属電極１００との間に半導体基板１０は介在せず、貫通電極ＴＳＶと半導体基板１０との間の耐圧が比較的高く維持され得る。
また、第１面Ｆ１の上方から見た平面視において、ゲート絶縁膜３２は、ＳＴＩ２０との境界部ＢＤから貫通孔ＢＶの中心へ向かう径方向へ突出している。よって、貫通孔ＢＶの形成時に、ゲート絶縁膜３２が貫通孔ＢＶに設けられていることがわかる。上述の通り、ゲート絶縁膜３２が貫通孔ＢＶの領域に設けられることによって、貫通孔ＢＶの開口径を大きく形成することができる。よって、金属電極１００とゲート電極６０との間の接触面積を大きくし、それらの接触抵抗を低くすることができる。また、ゲート絶縁膜３２がゲート絶縁膜３０～３２の中でも比較的厚い高電圧トランジスタＨＶのゲート絶縁膜３２である。従って、ゲート絶縁膜３２は、貫通孔ＢＶのエッチングストッパとしての機能を果たすことができる。
次に、貫通電極ＴＳＶの平面形状について説明する。
図３及び図４は、貫通電極ＴＳＶの構成例を示す平面図である。図３および図４は、図１または図２の２－２線に沿った第１面Ｆ１における貫通電極ＴＳＶの平面レイアウトを示す。
図３および図４に示す貫通孔ＢＶの端部Ｅ２は、第２面Ｆ２における開口端を示し、貫通孔ＢＶの端部Ｅ１が第１面Ｆ１における貫通孔ＢＶの開口端を示す。即ち、貫通孔ＢＶは、第２面Ｆ２の端部Ｅ２の形状（例えば、略円形）と、第１面Ｆ１の端部Ｅ１の形状（例えば、略多角形）とで異なっている。端部Ｅ１の形状は、ＳＴＩ２０の形状によって決定される。
ＳＴＩ２０は、貫通孔ＢＶの端部Ｅ２に沿って設けられている。ＳＴＩ２０の外側には、半導体基板１０が設けられている。ＳＴＩ２０は、貫通孔ＢＶの端部Ｅ２の内側にまで突出（延伸）している。よって、第１面Ｆ１の上方から見た平面視において、ＳＴＩ２０は、貫通孔ＢＶの端部Ｅ２と重複していることがわかる。
ＳＴＩ２０の内側には、ゲート絶縁膜３２が貫通孔ＢＶの中心へ向かって突出（延伸）している。ゲート絶縁膜３２は、ＳＴＩ２０の内端に沿って該内端全体に設けられている。ゲート絶縁膜３２で囲まれた領域の内側では、金属電極１００とゲート電極６０とが接触する。即ち、ゲート絶縁膜３２で囲まれた領域の面積が、貫通電極ＴＳＶとゲート電極６０との接触面積である。ゲート絶縁膜３２の内端は、貫通孔ＢＶの第１面Ｆ１における端部Ｅ１に対応する。
図３および図４の破線は、ゲート絶縁膜３２の外接円Ｃ１を示している。外接円Ｃ１は、貫通孔ＢＶまで広げてもよい。しかし、貫通孔ＢＶを形成する際のリソグラフィ工程のアライメントずれを考慮して、外接円Ｃ１は、例えば、約１μｍほど貫通孔ＢＶの端部Ｅ２の内側にあることが好ましい。これにより、アライメントずれがあっても、貫通孔ＢＶの端部Ｅ２がゲート絶縁膜３２に重複しない。
もし、貫通孔ＢＶの端部Ｅ２がゲート絶縁膜３２に重複すると、上述の通り、金属電極１００とＳＴＩ２０との間に半導体基板１０が残存することになり、金属電極１００と半導体基板１０との間の耐圧が低下する。よって、外接円Ｃ１と端部Ｅ２との間にマージンを取ることによって、金属電極１００と半導体基板１０との間の耐圧の低下を抑制することができる。
図３では、第１面Ｆ１における貫通電極ＴＳＶとゲート電極６０との接触領域の形状（端部Ｅ１の形状）が円Ｃ１に内接する階段状または凸形状となっている。図４では、第１面Ｆ１における貫通電極ＴＳＶとゲート電極６０との接触領域の形状（端部Ｅ１の形状）が円Ｃ１に内接する多角形となっている。ただし、貫通電極ＴＳＶとゲート電極６０との接触領域の形状は、これらに限定されない。例えば、接触領域の形状は、略円形、略楕円経、略多角形でよい。
図２および図３に示すように、貫通孔ＢＶの開口の端部Ｅ２は、Ｚ方向から見た平面視において、ＳＴＩ２０に重複している。貫通孔ＢＶの端部Ｅ２は、ＳＴＩ２０の外側または内側にははみ出しておらず、かつ、ＳＴＩ２０の内側に貫通孔ＢＶの側壁にＳＴＩ２０が露出されている。貫通孔ＢＶの端部Ｅ２がＳＴＩ２０の外側にははみ出さないことによって、半導体基板１０とＳＴＩ２０との間にバリアメタル９９または金属電極１００の材料が入り込まない。よって、金属電極１００と半導体基板１０との間の耐圧の低下を抑制することができる。また、貫通孔ＢＶの端部Ｅ２がＳＴＩ２０の内側にははみ出さないことによって、半導体基板１０が金属電極１００とＳＴＩ２０との間に残存しない。よって、金属電極１００と半導体基板１０との間の耐圧の低下を抑制することができる。
次に、半導体装置１の製造方法について説明する。
図５～図１３は、半導体装置１の製造方法の一例を示す断面図である。まず、半導体基板１０の第１面Ｆ１上に、ゲート絶縁膜３０～３２を形成する。ゲート絶縁膜３０は、超低電圧トランジスタＶＬＶのゲート絶縁膜であり、ゲート絶縁膜３１は、低電圧トランジスタＬＶのゲート絶縁膜であり、ゲート絶縁膜３２は、高電圧トランジスタＨＶのゲート絶縁膜である。ゲート絶縁膜３０～３２は、例えば、半導体基板１０を熱酸化して形成されたシリコン酸化膜でよい。
次に、第１面Ｆ１上の素子分離領域にＳＴＩ２０を形成する。ＳＴＩ２０の形成により、アクティブエリアがＳＴＩ２０間に規定される。アクティブエリアには、ウェル拡散層１５が形成される。ＳＴＩ２０は、貫通電極ＴＳＶの形成領域の外周を囲むように設けられており、その中心部には設けられていない。
このため、貫通電極ＴＳＶにおいては、ゲート絶縁膜３２は、ＳＴＩ２０で囲まれたこの貫通電極ＴＳＶの中心部に形成される。ゲート絶縁膜３２の厚みは、ＳＴＩ２０よりも薄い。例えば、ＳＴＩ２０が約３００ｎｍ～５００ｎｍであるのに対して、ゲート絶縁膜３２は、約２０ｎｍ～６０ｎｍである。貫通電極ＴＳＶの形成領域に形成されたゲート絶縁膜３２は、ゲート絶縁膜３０、３１よりも厚いので、貫通孔ＢＶの形成時にエッチングストッパとして機能する。それとともに、ゲート絶縁膜３２は、ＳＴＩ２０より薄いので、貫通孔ＢＶの底部の開口時においては容易に除去され得る。このように、ゲート絶縁膜３２は、第１面Ｆ１上においてアクティブエリアの高電圧トランジスタＨＶの形成領域だけでなく、貫通孔ＢＶの形成領域にも形成される。
次に、ゲート絶縁膜３０～３２上にゲート電極６０の材料（例えば、ドープトポリシリコン）を堆積する。ゲート電極６０上に金属材料（例えば、タングステン）を堆積して、ゲート電極６０の上部をシリサイド化する。これにより、ゲート電極６０上に金属膜６５（例えば、タングステンシリサイド）を形成する。金属膜６５上にキャップ膜７０の材料（例えば、シリコン窒化）を堆積する。
次に、リソグラフィ技術およびＲＩＥ（Reactive Ion Etching）法等を用いて、キャップ膜７０の材料を超低電圧トランジスタＶＬＶ、低電圧トランジスタＬＶおよび高電圧トランジスタＨＶのゲート電極のパターンに加工する。さらに、キャップ膜７０をマスクとして用いて、金属膜６５およびゲート電極６０の材料を、低電圧トランジスタＶＬＶ、低電圧トランジスタＬＶおよび高電圧トランジスタＨＶのゲート電極のパターンに加工する。これにより、ゲート電極６０、金属膜６５およびキャップ膜７０が形成される。
このとき、貫通電極ＴＳＶの形成領域にも、ゲート電極６０、金属膜６５およびキャップ膜７０が形成される。即ち、ゲート電極６０、金属膜６５およびキャップ膜７０は、貫通孔ＢＶのＳＴＩ２０で囲まれた領域全体に、ＳＴＩ２０に接触するように形成される。貫通電極ＴＳＶのゲート電極６０および金属膜６５は電極パッドとして機能する。
次に、ゲート電極６０、金属膜６５およびキャップ膜７０の側壁に側壁膜７５が形成される。キャップ膜７０および側壁膜７５をマスクとして用いて、ゲート絶縁膜３０～３２をエッチングする。これにより、図５に示す構造が得られる。
次に、側壁膜７５の外側をライナ層７６で被覆する。ライナ層７６には、例えば、シリコン窒化膜が用いられる。次に、層間絶縁膜８０を堆積し、ＣＭＰ（Chemical Mechanical Polishing）法等を用いてキャップ膜７０が露出されるまで層間絶縁膜８０を研磨する。次に、ストッパ膜７７をキャップ膜７０および層間絶縁膜８０上に形成し、さらに層間絶縁膜８０をストッパ膜７７上に堆積する。
次に、リソグラフィ技術およびエッチング技術を用いて、層間絶縁膜８０にコンタクトホールを形成する。このとき、ストッパ膜７７およびキャップ膜７０がエッチングストッパとして機能する。これにより、一部のコンタクトホールは、ゲート電極６０上の金属膜６５に達するように形成され、他のコンタクトホールは、半導体基板１０の第１面Ｆ１上に達するように形成される。次に、コンタクトホール内に金属材料（例えば、タングステン、銅）が埋め込まれ、ビアプラグ９０が形成される。これにより、図６に示す構造が得られる。
次に、図７に示すように、半導体基板１０を反転させる。次に、図８に示すように、リソグラフィ技術およびエッチング技術を用いて、貫通電極ＴＳＶの形成領域に貫通孔ＢＶを形成する。貫通孔ＢＶは、第２面Ｆ２から貫通孔ＢＶの形成領域におけるゲート絶縁膜３２まで半導体基板１０を貫通するように形成される。貫通孔ＢＶは、その形成領域におけるゲート絶縁膜３２上およびゲート絶縁膜３２の周囲のＳＴＩ２０上に形成される。従って、Ｚ方向から見た平面視において、貫通孔ＢＶの端部Ｅ２は、ゲート絶縁膜３２の周囲のＳＴＩ２０上に重複するように形成される。よって、貫通孔ＢＶの内壁の一部には、ＳＴＩ２０が現れており、貫通孔ＢＶの内壁は半導体基板１０およびＳＴＩ２０で構成される。上記平面視において、ＳＴＩ２０は、貫通孔ＢＶの内壁から貫通孔ＢＶの中心へ向かう径方向へ突出している。ＳＴＩ２０は、貫通孔ＢＶの内周全体に亘って突出している。このとき、半導体基板（例えば、シリコン）１０を選択的に除去し、ゲート絶縁膜３２がエッチングストッパとして機能する。
次に、図９に示すように、貫通孔ＢＶの内側面、底面および半導体基板１０の第２面Ｆ２上にスペーサ層４０を堆積する。スペーサ層４０には、例えば、シリコン酸化膜（例えば、ＴＥＯＳ膜）、水素化ケイ素酸化膜、窒化シリコン、酸窒化シリコン、又は、それらのうち２種類以上の積層膜が用いられる。スペーサ層４０は、貫通孔ＢＶの内壁全体を被覆しており、貫通孔ＢＶの内壁の半導体基板１０およびＳＴＩ２０を被覆している。また、スペーサ層４０は、貫通孔ＢＶの底面端部において、ゲート絶縁膜３２およびＳＴＩ２０の両方を被覆し、その両方に接触している。
ＣＶＤ法のカバッレッジを制御することによって、スペーサ層４０は、貫通孔ＢＶの外側において半導体基板１０の第２面Ｆ２上に比較的厚く堆積する。一方、スペーサ層４０は、貫通孔ＢＶの底面には比較的薄くしか堆積しない。従って、リソグラフィ技術を用いることなく、スペーサ層４０をＲＩＥ法でエッチバックすることによって、貫通孔ＢＶの底面にあるスペーサ層４０を自己整合的に除去することができる。即ち、ＲＩＥ法のマイクロローディング効果を用いて、半導体基板１０の第２面Ｆ２および貫通孔ＢＶの内側面上にあるスペーサ層４０を残置させつつ、貫通孔ＢＶの底面にあるスペーサ層４０を除去する。これにより、図１０に示す構造が得られる。
さらに、半導体基板１０の第２面Ｆ２および貫通孔ＢＶの内側面上にあるスペーサ層４０をマスクとして用いて、貫通孔ＢＶの底面にあるゲート絶縁膜３２およびゲート電極６０を除去する。これにより、図１１に示す構造が得られる。あるいは、ゲート電極６０を除去しなくてもゲート絶縁膜３２が除去されていればよい。このとき、ゲート絶縁膜３２は、ＳＴＩ２０より薄いので、スペーサ層４０の厚みが比較的薄くても、貫通孔ＢＶの底部において容易に除去され得る。従って、スペーサ層４０を厚く形成する必要はなく、貫通孔ＢＶの開口の端部Ｅ２においてスペーサ層４０のオーバーハングを抑制することができる。スペーサ層４０のオーバーハングを抑制することによって、貫通孔ＢＶの端部Ｅ２における開口が大きく維持される。その結果、貫通孔ＢＶの底部の開口径（端部Ｅ１の開口径）を大きくすることができ、貫通電極ＴＳＶとゲート電極（電極パッド）６０との接触抵抗を低減することができる。
ここで、Ｚ方向から見た平面視において、ＳＴＩ２０とゲート絶縁膜３２との境界部ＢＤは、貫通孔ＢＶの端部Ｅ２よりも内側にあり、端部Ｅ１よりも外側にある。即ち、ＳＴＩ２０は、貫通孔ＢＶの内壁から貫通孔ＢＶの中心へ向かって突出している。よって、ＳＴＩ２０は、端部Ｅ２よりも貫通孔ＢＶの中心へ向かって突出している。ゲート絶縁膜３２は、ＳＴＩ２０から貫通孔ＢＶの中心へ向かって突出している。よって、ゲート絶縁膜３２は、境界部ＢＤよりも貫通孔ＢＶの中心へ向かって突出している。ゲート絶縁膜３２の内側の端部Ｅ１が貫通電極ＴＳＶとゲート電極（電極パッド）６０との接触領域の外縁となる。このような構成により、ＳＴＩ２０が貫通孔ＢＶの形成領域の周囲を囲むように設けられ、ゲート絶縁膜３２がＳＴＩ２０で囲まれた貫通孔ＢＶの形成領域の内部に設けられていたことがわかる。
次に、図１２に示すように、貫通孔ＢＶの内壁にバリアメタル９９の材料（例えば、Ｔｉ、ＴｉＮ）を形成する。さらに貫通孔ＢＶ内のバリアメタル９９上に金属電極１００の材料（例えば、銅、タングステン）を充填する。
次に、リソグラフィ技術およびエッチング技術を用いて、半導体基板１０の第２面Ｆ２上にある金属電極１００およびバリアメタル９９の材料を除去する。これにより図１３に示す構造が得られる。
その後、バンプ１１０を金属電極１００上に形成することによって、図１および図２に示す半導体装置１が完成する。
本実施形態によれば、貫通電極ＴＳＶの形成領域の外周にＳＴＩ２０が設けられており、その中心部にゲート絶縁膜３２が設けられている。ゲート絶縁膜３２は、高電圧トランジスタＨＶのゲート絶縁膜３２であり、他のトランジスタＶＬＶ、ＬＶのゲート絶縁膜３０、３１よりも厚いが、ＳＴＩ２０よりも薄い。よって、ゲート絶縁膜３２は、貫通孔ＢＶのエッチングストッパとして機能するとともに、スペーサ層４０の厚みを抑えて貫通孔ＢＶの開口径を大きくすることを可能にする。これにより、貫通電極ＴＳＶとゲート電極（電極パッド）６０との間の接触抵抗を低減することができる。
また、ＳＴＩ２０よりも薄いゲート絶縁膜３２を貫通孔ＢＶの底面に設けることによって、貫通孔ＢＶの底部と第２面Ｆ２とにおいてスペーサ層４０の膜厚差が小さくても、貫通孔ＢＶの底部のゲート絶縁膜３２を容易に除去することができる。よって、貫通孔ＢＶのアスペクト比が小さく、スペーサ層４０の膜厚差が小さくても、貫通孔ＢＶの底部においてゲート電極６０を確実に露出させることができる。その結果、半導体装置１のパッケージの厚みを薄くしつつ、貫通電極ＴＳＶを低抵抗でゲート電極（金属パッド）に接続することができ、半導体チップ間の抵抗を低くすることができる。
また、貫通孔ＢＶの開口の端部Ｅ２は、Ｚ方向から見た平面視において、ＳＴＩ２０に重複しており、貫通孔ＢＶの側壁にＳＴＩ２０が露出されている。これにより、バリアメタル９９あるいは金属電極１００の材料が貫通孔ＢＶとＳＴＩ２０との間に入り込んだり、半導体基板１０が、金属電極１００とＳＴＩ２０との間に残存することを抑制する。その結果、貫通電極ＴＳＶと半導体基板１０との間の耐圧の低下を抑制することができる。
また、ＳＴＩ２０が貫通孔ＢＶの側壁から貫通孔ＢＶの中心へ向かって突出（延伸）している。これにより、ゲート電極６０と半導体基板１０との間の距離を離すことができ、ゲート電極６０と半導体基板１０との間の耐圧を高く維持することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１ 半導体装置、１０ 半導体基板、１５ ウェル拡散層、２０ ＳＴＩ、３０～３２ ゲート絶縁膜、４０ スペーサ層、６０ ゲート電極、６５ 金属膜、７０ キャップ膜、８０ 層間絶縁膜、９０ ビアプラグ、７７ ストッパ膜、９９ バリアメタル、１００ 金属電極、１１０ バンプ、ＴＳＶ 貫通電極、ＢＶ 貫通孔

Claims (7)

  1. 半導体素子を有する第１面および該第１面とは反対側にある第２面を有する半導体基板と、
    前記第１面と前記第２面との間において前記半導体基板を貫通する貫通孔内に設けられた金属電極と、
    前記半導体基板の前記第１面側に設けられ、該第１面の上方から見たときに、前記貫通孔の前記第２面側の開口端部から該貫通孔の中心へ向かう径方向へ突出している第１絶縁膜と、
    前記第１面の上方から見たときに前記第１絶縁膜から前記径方向へ突出しており、前記第１絶縁膜の厚みよりも薄い第２絶縁膜と、
    前記貫通孔の内壁と前記金属電極との間に設けられた第３絶縁膜と、を備えた半導体装置。
  2. 前記第１面の上方から見たときに、前記第１絶縁膜と前記第２絶縁膜との境界部は、前記開口端部よりも前記貫通孔の内側にあり、前記貫通孔の前記第１面側の底面端部よりも外側にある、請求項１に記載の半導体装置。
  3. 前記第３絶縁膜は、前記第１絶縁膜と前記第２絶縁膜との境界部を被覆している、請求項１または請求項２のいずれか一項に記載の半導体装置。
  4. 前記第１絶縁膜は、ＣＶＤ（Chemical Vapor Deposition）法により成膜された酸化膜であり、
    前記第２絶縁膜は、前記半導体基板を酸化して形成された熱酸化膜であり、
    前記第３絶縁膜は、ＴＥＯＳ（TetraEthOxySilane）、水素化ケイ素酸化膜、窒化シリコン、酸窒化シリコン、又は、それらのうち２種類以上の積層膜を用いて形成された酸化膜である、請求項１から請求項３のいずれか一項に記載の半導体装置。
  5. 前記第１面上に設けられ前記金属電極と電気的に接続される電極パッドと前記半導体基板との間には、前記第１絶縁膜が設けられている、請求項１から請求項４のいずれか一項に記載の半導体装置。
  6. 前記半導体素子は、前記第２絶縁膜をゲート絶縁膜として有する第１トランジスタと、前記第２絶縁膜の厚みよりも薄いゲート絶縁膜を有する第２トランジスタとを含む、請求項１から請求項５のいずれか一項に記載の半導体装置。
  7. 第１面および該第１面とは反対側にある第２面を有する半導体基板における前記第１面の素子分離領域の間にある素子形成領域、及び、前記第２面から前記第１面まで前記半導体基板を貫通する貫通孔の形成領域上に第１絶縁膜および該第１絶縁膜よりも厚みが薄い第２絶縁膜を形成し、
    前記第２絶縁膜上にゲート電極を形成し、
    前記第２面から前記貫通孔の形成領域における前記第２絶縁膜まで前記半導体基板を貫通する貫通孔を形成し、
    前記半導体基板の前記第２面、前記貫通孔の内側面および底面に第３絶縁膜を形成し、
    前記半導体基板の前記第２面および前記貫通孔の内側面上の前記第３絶縁膜をマスクとして用いて、前記貫通孔の底面にある前記第３絶縁膜および前記第２絶縁膜を除去し、
    前記貫通孔内に金属材料を形成する、ことを具備する半導体装置の製造方法。
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