CN114171496A - 半导体装置及其制造方法 - Google Patents

半导体装置及其制造方法 Download PDF

Info

Publication number
CN114171496A
CN114171496A CN202110208736.8A CN202110208736A CN114171496A CN 114171496 A CN114171496 A CN 114171496A CN 202110208736 A CN202110208736 A CN 202110208736A CN 114171496 A CN114171496 A CN 114171496A
Authority
CN
China
Prior art keywords
insulating film
film
electrode
hole
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110208736.8A
Other languages
English (en)
Inventor
久米一平
中村一彦
奧田真也
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Publication of CN114171496A publication Critical patent/CN114171496A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

本发明的实施方式涉及一种半导体装置及其制造方法。实施方式的半导体装置具备半导体衬底，该半导体衬底具有设置着半导体元件的第1面、及位于与该第1面相反侧的第2面。金属电极设置于在第1面与第2面之间贯通半导体衬底的贯通孔内。第1绝缘膜设置在半导体衬底的第1面侧，且从该第1面的上方观察时，自贯通孔的所述第2面侧开口端部向朝着该贯通孔中心的径向突出。第2绝缘膜从第1面的上方观察时自第1绝缘膜向径向突出，比第1绝缘膜的膜厚更薄，且与金属电极相接。第3绝缘膜设置在贯通孔内壁与金属电极之间，包含与第1绝缘膜接触的第1部分、及与贯通孔内壁相接且比第1部分更靠近所述第2面侧的第2部分。

Description

半导体装置及其制造方法
[相关申请案]
本申请案享有以日本专利申请案2020-153229号(申请日：2020年9月11日)为基础申请案的优先权。本申请案是通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
本发明的实施方式涉及一种半导体装置及其制造方法。
背景技术
业界开发出一种将多个半导体芯片积层并封装化的半导体装置。在这种半导体装置中，为了将被积层的多个半导体芯片电连接，有时会在半导体芯片上设置被称为TSV(Through-Silicon Via，穿透硅通孔)的贯通电极。
另一方面，为了使半导体装置的厚度变薄，想到使各半导体芯片的衬底厚度变薄。但是，如果使半导体芯片的衬底厚度变薄，那么TSV的纵横比下降。由此导致TSV开口时用作掩模的绝缘膜的厚度在半导体芯片的上表面与TSV的底面无差异。在此情况下，难以选择性去除位于TSV底面的绝缘膜，TSV底部的开口变小。TSV的开口变小会导致半导体芯片间由TSV产生的连接电阻变高。
发明内容
实施方式提供一种既能使封装厚度变薄，又能以足够低的电阻将半导体芯片间连接的半导体装置及其制造方法。
本实施方式的半导体装置具备半导体衬底，该半导体衬底具有设置着半导体元件的第1面、及位于与该第1面相反侧的第2面。金属电极设置于在第1面与第2面之间贯通半导体衬底的贯通孔内。第1绝缘膜设置在半导体衬底的第1面侧，且从该第1面的上方观察时，自贯通孔的所述第2面侧开口端部向朝着该贯通孔中心的径向突出。第2绝缘膜从第1面的上方观察时自第1绝缘膜向径向突出，比第1绝缘膜的膜厚更薄，且与金属电极相接。第3绝缘膜设置在贯通孔内壁与金属电极之间，包含与第1绝缘膜接触的第1部分、及与贯通孔内壁相接且比第1部分更靠近所述第2面侧的第2部分。
附图说明
图1是表示本实施方式的半导体装置的构成例的剖视图。
图2是表示贯通电极的构成例的剖视图。
图3是表示贯通电极的构成例的俯视图。
图4是表示贯通电极的构成例的剖视图。
图5～13是表示半导体装置的制造方法的一例的剖视图。
图14是表示本实施方式的变化例的半导体装置的制造步骤中途的剖视图。
具体实施方式
以下，参照附图对本发明的实施方式进行说明。本实施方式不限定本发明。在以下实施方式中，半导体衬底的上下方向表示将设置着半导体元件的面作为上或下时的相对方向，有时与按照重力加速度的上下方向不同。附图是示意性或概念性的图，各部分的比率等未必与实际相同。在说明书及附图中，针对与以上关于已出现的附图所描述的要素相同的要素标注相同符号，并适当省略详细说明。
图1是表示本实施方式的半导体装置1的构成的一例的剖视图。半导体装置1无特别限定，例如可为用于控制NAND(Not AND，与非)型闪存等的逻辑电路(CMOS(Complementary Metal Oxide Semiconductor，互补金氧半导体)电路)。另外，半导体装置1可通过与搭载未图示的存储单元阵列的半导体晶圆贴合而与存储单元阵列电连接。或者半导体装置1也可经由图1所示的贯通电极TSV(Through-Silicon Via)而与存储单元阵列电连接。半导体装置1可设置在未图示的存储单元阵列的下方。也就是说，半导体装置1可为与存储器晶圆或存储器芯片分开形成的半导体晶圆或半导体芯片，也可为与存储器晶圆或存储器芯片一体形成的半导体晶圆或半导体芯片。
这种半导体装置1具备作为逻辑电路的超低电压晶体管VLV(Very low VoltageTransistor)、低电压晶体管LV(Low Voltage Transistor)、高电压晶体管HV(HighVoltage Transistor)等。图1中，从左侧起依序图示超低电压晶体管VLV、低电压晶体管LV、高电压晶体管HV、贯通电极TSV。此外，半导体装置1可还具备多种晶体管等半导体元件。
以下，对半导体装置1的构成更详细地进行说明。
半导体装置1具备半导体衬底10、阱扩散层15、STI(Shallow Trench Isolation，浅沟槽绝缘)20、栅极绝缘膜30～32、间隔层40、栅极电极60、金属膜65、上覆膜70、层间绝缘膜80、塞孔90、终止膜77、障壁金属99、金属电极100及凸块110。
半导体衬底10例如为经薄层化的硅衬底。半导体衬底10具有第1面F1及位于与第1面F1相反侧的第2面F2。在半导体衬底10的第1面F1上设置着超低电压晶体管VLV、低电压晶体管LV、高电压晶体管HV。另外，在半导体衬底10设置着将第1面F1与第2面F2之间贯通的贯通孔，该贯通孔内部设置着金属电极100。
此外，在本实施方式中，将与半导体衬底10的第1或第2面F1、F2垂直的方向设为Z方向。将与Z方向垂直的面内的一方向设为X方向，将该垂直面内与X方向垂直的方向设为Y方向。图1是将Z方向中从第2面F2朝向第1面F1的方向设为上方来示出半导体装置1。但是，在贯通电极TSV的说明中，有时将从第1面F1朝向第2面F2的方向设为上方来进行说明。
作为第1绝缘膜的STI(Shallow Trench Isolation)20设置在半导体衬底10的第1面F1。STI20将形成元件的工作区域界定到第1面F1，将相邻工作区域之间电分离。在工作区域例如形成存储单元阵列、晶体管、电阻元件、电容器元件等半导体元件。STI20例如使用通过CVD(Chemical Vapor Deposition，化学气相沉积)法成膜的氧化硅膜等。
在工作区域设置着阱扩散层15。栅极绝缘膜30～32设置在阱扩散层15上，分别作为超低电压晶体管VLV、定电压晶体管LV、高电压晶体管HV的栅极绝缘膜发挥功能。栅极绝缘膜30～32例如使用使半导体衬底10氧化而形成的热氧化膜。
栅极绝缘膜30的厚度最薄，其次，栅极绝缘膜31的厚度较薄，栅极绝缘膜32最厚。由此，超低电压晶体管VLV的阈值电压及耐受电压最低。其次，低电压晶体管LV的阈值电压及耐受电压较低。高电压晶体管HV的阈值电压及耐受电压最高。超低电压晶体管VLV、低电压晶体管LV、高电压晶体管HV除栅极绝缘膜30～32以外的构成可相同。由此，超低电压晶体管VLV、低电压晶体管LV及高电压晶体管HV可利用共通的制造步骤同时形成除栅极绝缘膜30～32以外的构成。
栅极电极60分别设置在栅极绝缘膜30～32之上，通过栅极绝缘膜30～32而与半导体衬底10的阱扩散层15电绝缘。栅极电极60例如使用掺杂多晶硅等导电性材料。金属膜65设置在栅极电极60上。金属膜65例如使用钨硅化物(WSi)等低电阻金属化合物。上覆膜70设置在金属膜65上。上覆膜70使用氮化硅膜等绝缘材料。
在栅极电极60、金属膜65及上覆膜70的侧面设置着侧壁膜75。侧壁膜75例如使用氧化硅膜等绝缘材料。进而，衬垫层76以被覆侧壁膜75外侧的方式设置。衬垫层76例如使用氮化硅膜等绝缘材料。
层间绝缘膜80以被覆超低电压晶体管VLV、低电压晶体管LV、高电压晶体管HV的方式设置在半导体衬底10的第1面F1上。层间绝缘膜80例如使用利用TEOS(TetraEthOxySilane，四乙氧基硅烷)形成的氧化硅膜。终止膜77设置在层间绝缘膜80内的上覆膜70之上。上覆膜70例如使用氮化硅膜等绝缘膜。
塞孔90贯通层间绝缘膜80及终止膜77，电连接于超低电压晶体管VLV、低电压晶体管LV、高电压晶体管HV。塞孔90例如使用钨等低电阻金属。
以此方式构成超低电压晶体管VLV、低电压晶体管LV及高电压晶体管HV。超低电压晶体管VLV、低电压晶体管LV、高电压晶体管HV在栅极绝缘膜30～32的厚度上不同，而其它构成可相同。当然，实际使用时，超低电压晶体管VLV、低电压晶体管LV、高电压晶体管HV也可使尺寸(栅极宽W/栅极长L)、阱扩散层15的通道区域的杂质浓度、栅极电极的材质等互不相同。
在存储单元阵列包含可写入或抹除数据的多个存储单元的情况下，高电压晶体管HV可为用于对存储单元施加数据的写入电压或抹除电压的晶体管。
接下来，对贯通电极TSV的构成更详细地进行说明。
图2是表示贯通电极TSV的构成例的剖视图。图2表示使图1的贯通电极TSV的上下方向颠倒的状态。
贯通电极TSV具备半导体衬底10、STI20、栅极绝缘膜32、间隔层40、障壁金属99、金属电极100、凸块110、栅极电极(电极垫)60、金属膜65、上覆膜70、终止膜77、层间绝缘膜80及塞孔90。
在半导体衬底10设置着贯通孔BV，该贯通空设置在第1面F1与第2面F2之间。贯通孔BV从第2面F2朝向第1面F1形成，底部有栅极电极60。从第2面F2侧俯视观察下，贯通孔BV设置在栅极电极60的范围内，在贯通孔BV的整个底部显露出栅极电极60或金属膜65。此外，贯通电极TSV的栅极电极60是作为将塞孔90与金属电极100之间电连接的电极垫发挥功能，而不是作为栅极电极发挥功能。
在贯通孔BV的内壁及半导体衬底10的第2面F2的一部分设置着间隔层40。间隔层40介置在半导体衬底10与障壁金属99之间，将半导体衬底10与障壁金属99之间电绝缘。间隔层40例如使用利用TEOS(TetraEthOxySilane)、氢化氧化硅膜、氮化硅、氮氧化硅或其中2种以上的积层膜形成的氧化硅膜。
障壁金属99介隔间隔层40设置在贯通孔BV的内壁。另外，障壁金属99在贯通孔BV的底部接触栅极电极60或金属膜65。障壁金属99例如使用钛、氮化钛等导电性材料。
进而，金属电极100被填充在贯通孔BV内。也就是说，金属电极100设置于在第1面F1与第2面F2之间贯通半导体衬底10的贯通孔BV内。金属电极100经由障壁金属99电连接于栅极电极60。另一方面，如图1所示，贯通孔BV可贯通栅极电极60直到金属膜65，在此情况下，金属电极100经由障壁金属99电连接于金属膜60。金属电极100例如使用铜、镍、铝等低电阻金属。凸块110设置在金属电极100之下。凸块110例如使用焊料、锡等低电阻金属。此外，障壁金属99与金属电极100相比薄到可忽略不计，可与金属电极100视为一体。因此，有时也将障壁金属99与金属电极100合称为金属电极100。
在贯通孔BV的底部，栅极电极60设置在金属电极100及障壁金属99上。设置在栅极电极60上的金属膜65、上覆膜70、终止膜77、层间绝缘膜80及塞孔90的构成可与超低电压晶体管VLV、低电压晶体管LV、高电压晶体管HV中它们的构成相同。但是，从Z方向观察的俯视下，贯通电极TSV中的栅极电极60、金属膜65、上覆膜70的平面布局可与超低电压晶体管VLV、低电压晶体管LV、高电压晶体管HV中它们的平面布局不同。例如，贯通电极TSV的栅极电极60等的面积可大于超低电压晶体管VLV、低电压晶体管LV、高电压晶体管HV的栅极电极60等的面积。在此情况下，如图1所示，多个塞孔90可设置在栅极电极60的上方。由此，设置在塞孔90之上的配线(未图示)能以低电阻电连接于栅极电极60。另外，栅极电极60及金属膜65是作为将塞孔90与金属电极100之间电连接的配线或插塞发挥功能，而不是在贯通电极TSV中作为栅极电极发挥功能。另外，栅极电极60的下表面可包含朝向第1面F1侧的第1电极面U1、及位于比第1电极面U1更靠贯通孔的中心侧且比第1电极面U1更靠近第1面F1侧的第2电极面U2。第1电极面U1与STI20可接触，第2电极面U2与栅极绝缘膜32可接触。
虽未图示，但在贯通电极TSV中，可在栅极电极60、金属膜65及上覆膜70的侧面设置侧壁膜75及衬垫层76。贯通电极TSV的侧壁膜75及衬垫层76的构成可与超低电压晶体管VLV、低电压晶体管LV、高电压晶体管HV中它们的构成相同。
进而，层间绝缘膜80以被覆贯通电极TSV的第1面F1侧构造的方式设置在半导体衬底10的第1面F1上。终止膜77设置在层间绝缘膜80内的上覆膜70之上。
如上所述，多个塞孔90贯通层间绝缘膜80及终止膜77，电连接于贯通电极TSV的栅极电极60。层间绝缘膜80及塞孔90的构成也可与超低电压晶体管VLV、低电压晶体管LV、高电压晶体管HV中它们的构成相同。
此处，对贯通电极TSV中STI20、栅极绝缘膜32、间隔层40及贯通孔BV的形状及位置关系进行说明。
如图1及图2所示，STI20为了元件分离，而从第1面F1设置到半导体衬底10内相对较深的位置。贯通电极TSV的STI20以沿着贯通孔BV的形成区域外缘包围贯通孔BV的方式设置。因此，从第1面F1的上方观察的俯视下，贯通孔BV的外缘重叠于STI20上。因此，形成贯通孔BV时，贯通孔BV的一部分按照STI20的外缘自对准地形成。由此，贯通孔BV内壁的一部分由STI20构成，贯通孔BV内壁的另一部分由半导体衬底10构成。由此，从第1面F1的上方观察的俯视下，STI20自贯通孔BV的外缘或内壁向朝着贯通孔BV中心的径向(图2的A方向)突出。
在贯通电极TSV的由STI20所包围的区域内未设置STI20，沿着STI20的内周设置着栅极绝缘膜32。因此，从第1面F1的上方观察的俯视下，栅极绝缘膜32自STI20的内周向朝着贯通孔BV中心的径向突出或延伸。因此，栅极绝缘膜32沿着贯通孔BV及STI20的内周设置在它们的内侧(参照图3及图4)。另外，该STI20与栅极绝缘膜32相比，从第2面F2向朝着第1面F1的方向更为突出或延伸(参照图1及图2)。
栅极绝缘膜32具有与高电压晶体管HV的栅极绝缘膜32相同的厚度，且比超低电压晶体管VLV及低电压晶体管LV的栅极绝缘膜30、31的厚度更厚。但是，栅极绝缘膜32的厚度，比用于元件分离的STI20的厚度更薄许多。例如，栅极绝缘膜30的厚度约为2～7nm，栅极绝缘膜31的厚度约为5～15nm。另外，栅极绝缘膜32的厚度约为20nm～60nm，STI20的厚度约为300nm以上。
这样一来，因栅极绝缘膜32的厚度比栅极绝缘膜30、31更厚，栅极绝缘膜32能在形成贯通孔BV时发挥作为蚀刻终止层的功能。另一方面，因栅极绝缘膜32的厚度比STI20更薄，而无需将形成贯通孔BV时用作掩模的间隔层40的厚度设得很厚。其原因在于：如果栅极绝缘膜32的厚度较薄，那么即便使用作掩模的间隔层40的厚度变薄，也能通过回蚀将贯通孔BV底部的栅极绝缘膜32充分去除。通过使间隔层40的厚度变薄，能扩大贯通孔BV在第1面F1侧的开口径，这样一来使得金属电极100或障壁金属99与栅极电极60的接触面积增大，贯通电极TSV与栅极电极60的接触电阻减小。此外，之后将对贯通孔BV的形成法更详细地进行说明。
间隔层40设置在贯通孔BV的内壁与金属电极100之间，将半导体衬底10与贯通电极TSV之间电分离。另外，形成贯通孔BV时，间隔层40是在将贯通孔BV底部的栅极绝缘膜32去除期间作为掩模发挥功能。
STI20与栅极绝缘膜32的交界部BD，在第1面F1上位于比贯通孔BV的端部(底面端部)E1更远离贯通孔BV中心的方向。也就是说，交界部BD位于比贯通孔BV的端部E1更靠外侧。间隔层40被覆交界部BD，且设置到贯通孔BV内的栅极绝缘膜32上。这意味着从Z方向观察的俯视下，栅极绝缘膜32自STI20的内周向贯通孔BV的径向内侧突出(延伸)。端部E1是贯通孔BV在第1面F1侧的底面端部。
根据这种构成，在金属电极100与半导体衬底10之间设置STI20及/或间隔层40。在贯通电极TSV的栅极电极(电极垫)60与半导体衬底10之间设置STI20及栅极绝缘膜32。由此，能将贯通电极TSV与半导体衬底10之间的耐受电压、以及栅极电极(电极垫)60与半导体衬底10之间的耐受电压维持得较高。
例如，在未将STI20设置于贯通电极TSV的情况下，在金属电极100与半导体衬底10之间仅介置间隔层40，金属电极100与半导体衬底10之间的耐受电压会下降。或者，在从第1面F1的上方观察的俯视下，贯通孔BV的开口径较小，如果贯通孔BV的端部E2不与STI20重叠的情况下，半导体衬底10会残留在金属电极100与STI20之间。在此情况下，半导体衬底10与栅极电极(电极垫)60之间的耐受电压也会下降。端部E2是贯通孔BV在第2面F2侧的开口端部。
另一方面，在如下情况下半导体衬底10与金属电极100之间的耐受电压及半导体衬底10与栅极电极60之间的耐受电压会变高，即，在由STI20所包含的贯通孔BV的区域内不设置栅极绝缘膜32，而在贯通孔BV的整个区域设置较厚的STI20。但是，如上所述，必须使作为掩模的间隔层40较厚地形成于第2面F2上，这样一来间隔层40的悬突会导致贯通孔BV在第1面F1上的开口径变小。在此情况下，金属电极100与栅极电极60之间的接触电阻将会上升。
对此，根据本实施方式，从第1面F1的上方观察的俯视下，STI20自贯通孔BV的内壁向朝着贯通孔BV中心的径向突出。因此，半导体衬底10不介置在STI20与金属电极100之间，便可将贯通电极TSV与半导体衬底10之间的耐受电压维持相对较高。
另外，从第1面F1的上方俯视观察下，栅极绝缘膜32自与STI20的交界部BD向朝着贯通孔BV中心的径向突出。由此可知，形成贯通孔BV时栅极绝缘膜32设置在贯通孔BV。如上所述，通过栅极绝缘膜32设置在贯通孔BV的区域，可使贯通孔BV的开口径形成较大。由此，能增大金属电极100与栅极电极60之间的接触面积，从而减小它们的接触电阻。另外，栅极绝缘膜32是栅极绝缘膜30～32中相对较厚的高电压晶体管HV的栅极绝缘膜32。因此，栅极绝缘膜32可发挥作为贯通孔BV的蚀刻终止层的功能。
接下来，对贯通电极TSV的平面形状进行说明。
图3及图4是表示贯通电极TSV的构成例的俯视图。图3及图4表示沿图1或图2的2-2线的第1面F1上的贯通电极TSV的平面布局。
图3及图4所示的贯通孔BV的端部E2表示在第2面F2上的开口端，贯通孔BV的端部E1表示贯通孔BV在第1面F1上的开口端。也就是说，贯通孔BV在第2面F2的端部E2的形状(例如大致圆形)与第1面F1的端部E1的形状(例如大致多边形)上不同。端部E1的形状由STI20的形状决定。
STI20沿着贯通孔BV的端部E2设置。在STI20的外侧设置着半导体衬底10。STI20突出(延伸)到贯通孔BV的端部E2的内侧。由此可知，从第1面F1的上方俯视观察下，STI20与贯通孔BV的端部E2重叠。
在STI20的内侧，栅极绝缘膜32朝向贯通孔BV的中心突出(延伸)。栅极绝缘膜32沿着STI20的内端设置在该内端整体。在由栅极绝缘膜32所包围的区域的内侧，金属电极100与栅极电极60接触。也就是说，由栅极绝缘膜32所包围的区域的面积是贯通电极TSV与栅极电极60的接触面积。栅极绝缘膜32的内端与贯通孔BV在第1面F1上的端部E1对应。
图3及图4的虚线表示栅极绝缘膜32的外接圆C1。外接圆C1可扩大到贯通孔BV。但是，考虑到形成贯通孔BV时的光刻步骤的未对准，外接圆C1优选位于贯通孔BV的端部E2的内侧，例如约1μm程度。由此，即便存在未对准，贯通孔BV的端部E2也不会与栅极绝缘膜32重叠。
如果贯通孔BV的端部E2与栅极绝缘膜32重叠，那么如上所述，半导体衬底10会残留在金属电极100与STI20之间，导致金属电极100与半导体衬底10之间的耐受电压下降。由此，通过在外接圆C1与端部E2之间留有余裕，能够抑制金属电极100与半导体衬底10之间的耐受电压下降。
图3中，第1面F1上的贯通电极TSV与栅极电极60的接触区域的形状(端部E1的形状)呈与圆C1内切的阶梯状或凸状。图4中，第1面F1上的贯通电极TSV与栅极电极60的接触区域的形状(端部E1的形状)呈与圆C1内切的多边形。但是，贯通电极TSV与栅极电极60的接触区域的形状不限定于这些。例如接触区域的形状可为大致圆形、大致椭圆形、大致多边形。
如图2及图3所示，从Z方向观察的俯视下，贯通孔BV的开口端部E2与STI20重叠。贯通孔BV的端部E2不向STI20的外侧或内侧伸出，且于STI20的内侧在贯通孔BV的侧壁露出STI20。通过贯通孔BV的端部E2不向STI20的外侧伸出，障壁金属99或金属电极100的材料不会进入半导体衬底10与STI20之间。由此，能够抑制金属电极100与半导体衬底10之间的耐受电压下降。另外，通过贯通孔BV的端部E2不向STI20的内侧伸出，半导体衬底10不会残留在金属电极100与STI20之间。由此，能够抑制金属电极100与半导体衬底10之间的耐受电压下降。
接下来，对半导体装置1的制造方法进行说明。
图5～图13是表示半导体装置1的制造方法的一例的剖视图。首先，在半导体衬底10的第1面F1上形成栅极绝缘膜30～32。栅极绝缘膜30为超低电压晶体管VLV的栅极绝缘膜，栅极绝缘膜31为低电压晶体管LV的栅极绝缘膜，栅极绝缘膜32为高电压晶体管HV的栅极绝缘膜。栅极绝缘膜30～32例如可为使半导体衬底10热氧化而形成的氧化硅膜。
接下来，在第1面F1上的元件分离区域形成STI20。通过形成STI20，工作区域被界定到STI20间。在工作区域形成阱扩散层15。STI20以包围贯通电极TSV的形成区域外周的方式设置，不设置在其中心部。也就是说，俯视时STI20呈环状。STI20包围栅极氧化膜32。此外，此处所谓环状，不仅包括圆环，而且也包括多边形环等形状。STI20的下端部可以位于比栅极绝缘膜32的下端部更靠近第2面侧的方式形成。
因此，在贯通电极TSV中，栅极绝缘膜32形成于由STI20所包围的该贯通电极TSV的中心部。栅极绝缘膜32的厚度比STI20薄。例如，STI20约为300nm～500nm，与此相对，栅极绝缘膜32约为20nm～60nm。形成于贯通电极TSV的形成区域的栅极绝缘膜32比栅极绝缘膜30、31厚，所以形成贯通孔BV时作为蚀刻终止层发挥功能。与此同时，栅极绝缘膜32比STI20薄，所以贯通孔BV的底部开口时可轻易被去除。如此，栅极绝缘膜32在第1面F1上不仅形成于工作区域的高电压晶体管HV的形成区域，而且也形成于贯通孔BV的形成区域。
接下来，将栅极电极60的材料(例如掺杂多晶硅)堆积在栅极绝缘膜30～32上。将金属材料(例如钨)堆积在栅极电极60上，使栅极电极60的上部硅化。由此，在栅极电极60上形成金属膜65(例如钨硅化物)。将上覆膜70的材料(例如氮化硅)堆积在金属膜65上。
接下来，利用光刻技术及RIE(Reactive Ion Etching，反应性离子蚀刻)法等，将上覆膜70的材料加工成超低电压晶体管VLV、低电压晶体管LV及高电压晶体管HV的栅极电极的图案。进而，使用上覆膜70作为掩模，将金属膜65及栅极电极60的材料加工成低电压晶体管VLV、低电压晶体管LV及高电压晶体管HV的栅极电极的图案。由此，形成栅极电极60、金属膜65及上覆膜70。
此时，可在贯通电极TSV的形成区域也同时形成栅极电极60、金属膜65及上覆膜70。也就是说，栅极电极60、金属膜65及上覆膜70以与STI20接触的方式形成于贯通孔BV由STI20所包围的整个区域。贯通电极TSV的栅极电极60及金属膜65作为电极垫发挥功能。从半导体衬底观察时，高电压晶体管HV的栅极氧化膜32与贯通电极TSV的形成区域的栅极氧化膜32可形成为相同高度。从半导体衬底观察时，高电压晶体管HV的栅极电极60与贯通电极TSV的形成区域的栅极电极60可形成为相同高度。
接下来，在栅极电极60、金属膜65及上覆膜70的侧壁形成侧壁膜75。使用上覆膜70及侧壁膜75作为掩模，对栅极绝缘膜30～32进行蚀刻。由此，获得图5所示的构造。
接下来，由衬垫层76被覆侧壁膜75的外侧。衬垫层76例如使用氮化硅膜。接下来，堆积层间绝缘膜80，利用CMP(Chemical Mechanical Polishing，化学机械抛光)法等对层间绝缘膜80进行研磨直到露出上覆膜70。接下来，在上覆膜70及层间绝缘膜80上形成终止膜77，进而将层间绝缘膜80堆积在终止膜77上。
接下来，利用光刻技术及蚀刻技术在层间绝缘膜80形成接触孔。此时，终止膜77及上覆膜70作为蚀刻终止层发挥功能。由此，接触孔的一部分以到达栅极电极60上的金属膜65的方式形成，接触孔的另一部分以到达半导体衬底10的第1面F1上的方式形成。接下来，向接触孔内嵌埋金属材料(例如钨、铜)，而形成塞孔90。由此，获得图6所示的构造。
接下来，如图7所示使半导体衬底10颠倒。接下来，如图8所示利用光刻技术及蚀刻技术，在贯通电极TSV的形成区域形成贯通孔BV。贯通孔BV以从第2面F2到贯通孔BV的形成区域中的栅极绝缘膜32贯通半导体衬底10的方式形成。贯通孔BV形成于其形成区域中的栅极绝缘膜32上及栅极绝缘膜32周围的STI20上。因此，从Z方向观察的俯视下，贯通孔BV的端部E2以重叠于栅极绝缘膜32周围的STI20上的方式形成。由此，在贯通孔BV内壁的一部分显露出STI20的至少一部分，贯通孔BV的内壁由半导体衬底10及STI20构成。在所述俯视下，STI20从贯通孔BV的内壁向朝着贯通孔BV中心的径向突出。STI20遍及贯通孔BV的整个内周地突出。此时，选择性去除半导体衬底(例如硅)10，栅极绝缘膜32作为蚀刻终止层发挥功能。
接下来，如图9所示，将间隔层40堆积在贯通孔BV的内侧面、底面及半导体衬底10的第2面F2上。间隔层40例如使用氧化硅膜(例如TEOS膜)、氢化氧化硅膜、氮化硅、氮氧化硅或其中2种以上的积层膜。间隔层40被覆贯通孔BV的整个内壁，并被覆贯通孔BV内壁的半导体衬底10及STI20。另外，间隔层40在贯通孔BV的底面端部被覆栅极绝缘膜32及STI20该两者，并与该两者接触。
通过控制CVD法的覆盖范围，间隔层40在贯通孔BV的外侧相对较厚地堆积于半导体衬底10的第2面F2上。另一方面，间隔层40仅相对较薄地堆积在贯通孔BV的底面。因此，不利用光刻技术，通过利用RIE法对间隔层40进行回蚀，便能将位于贯通孔BV底面的间隔层40自对准地去除。也就是说，利用RIE法的微负载效应，使位于半导体衬底10的第2面F2及贯通孔BV内侧面上的间隔层40保留，同时将位于贯通孔BV底面的间隔层40去除。由此，获得图10所示的构造。
进而，使用位于半导体衬底10的第2面F2及贯通孔BV内侧面上的间隔层40作为掩模，将位于贯通孔BV底面的栅极绝缘膜32及栅极电极60去除。由此，获得图11所示的构造。或者不去除栅极电极60，只要将栅极绝缘膜32去除即可。此时，栅极绝缘膜32比STI20薄，因此，尽管间隔层40的厚度相对较薄，也能在贯通孔BV的底部轻易被去除。因此，无须使间隔层40形成较厚，能在贯通孔BV的开口端部E2抑制间隔层40的悬突。通过抑制间隔层40的悬突，可将贯通孔BV的端部E2处的开口维持较大。结果能扩大贯通孔BV底部的开口径(端部E1的开口径)，从而能减小贯通电极TSV与栅极电极(电极垫)60的接触电阻。
此处，从Z方向观察的俯视下，STI20与栅极绝缘膜32的交界部BD位于比贯通孔BV的端部E2更靠内侧，且比端部E1更靠外侧。也就是说，STI20从贯通孔BV的内壁朝向贯通孔BV的中心突出。由此，STI20与端部E2相比，向贯通孔BV的中心更为突出。栅极绝缘膜32从STI20向贯通孔BV的中心突出。由此，栅极绝缘膜32与交界部BD相比，向贯通孔BV的中心更为突出。栅极绝缘膜32内侧的端部E1成为贯通电极TSV与栅极电极(电极垫)60的接触区域的外缘。由这种构成可知，STI20以包围贯通孔BV的形成区域周围的方式设置，栅极绝缘膜32设置在由STI20包围的贯通孔BV的形成区域的内部。
接下来，如图12所示，在贯通孔BV的内壁形成障壁金属99的材料(例如Ti、TiN)。进而，在贯通孔BV内的障壁金属99上填充金属电极100的材料(例如铜、钨)。
接下来，利用光刻技术及蚀刻技术，将位于半导体衬底10的第2面F2上的金属电极100及障壁金属99的材料去除。由此，获得图13所示的构造。
之后，在金属电极100上形成凸块110，从而完成图1及图2所示的半导体装置1。
根据本实施方式，在贯通电极TSV的形成区域外周设置着STI20，在其中心部设置着栅极绝缘膜32。栅极绝缘膜32为高电压晶体管HV的栅极绝缘膜32，比其它晶体管VLV、LV的栅极绝缘膜30、31更厚，但比STI20更薄。由此，栅极绝缘膜32作为贯通孔BV的蚀刻终止层发挥功能，并且能抑制间隔层40的厚度而将贯通孔BV的开口径增大。由此，能够减小贯通电极TSV与栅极电极(电极垫)60之间的接触电阻。
另外，通过在贯通孔BV的底面设置比STI20更薄的栅极绝缘膜32，尽管在贯通孔BV的底部与第2面F2上间隔层40的膜厚差较小，也能轻易将贯通孔BV底部的栅极绝缘膜32去除。由此，尽管贯通孔BV的纵横比较小，间隔层40的膜厚差较小，也能在贯通孔BV的底部确实地使栅极电极60露出。结果既能使半导体装置1的封装厚度变薄，又能以低电阻将贯通电极TSV连接于栅极电极(金属垫)，从而能降低半导体芯片间的电阻。
另外，从Z方向观察的俯视下，贯通孔BV的开口端部E2与STI20重叠，在贯通孔BV的侧壁露出STI20。由此，能够抑制障壁金属99或金属电极100的材料进入贯通孔BV与STI20之间、或者半导体衬底10残留在金属电极100与STI20之间。结果能够抑制贯通电极TSV与半导体衬底10之间的耐受电压下降。
另外，STI20从贯通孔BV的侧壁向贯通孔BV的中心突出(延伸)。由此，能够拉开栅极电极60与半导体衬底10之间的距离，从而能将栅极电极60与半导体衬底10之间的耐受电压维持得较高。
(变化例)
图14是表示本实施方式的变化例的半导体装置1的制造步骤中途的剖视图。图14的步骤与图5的步骤对应。在本变化例中，栅极电极60可为第1电极层61与第2电极层62的积层。此时，可在制作STI20之前先形成第1电极层61。也就是说，形成栅极绝缘膜32之后，形成第1电极层61，此后形成STI20。之后，将第2电极层62积层后，积层金属膜65。由此，在形成STI20之前，先形成栅极电极60的一部分。超低电压晶体管VLV、低电压晶体管LV、高电压晶体管HV的栅极电极60也可同样地形成。第1电极层61与第2电极层62可为相同材料，也可为互不相同的材料。
如图14所示，第1电极层61的上表面可比STI20的上表面更靠近第1面F1侧。此时，在STI20之上不形成第1电极层61。
超低电压晶体管VLV、低电压晶体管LV、高电压晶体管HV的栅极电极60也可同样地包含第1电极层61及第2电极层62。此时，高电压晶体管HV的栅极氧化膜32可与TSV形成区域的栅极氧化膜32同时形成。高电压晶体管HV的栅极电极可与TSV形成区域的栅极电极同时形成。
STI20、栅极绝缘膜32、间隔膜40分别包含氧化硅，该氧化硅的膜密度可各不相同。栅极绝缘膜32所包含的氧化硅膜的膜密度可大于STI20所包含的氧化硅膜的膜密度。STI20所包含的氧化硅膜的膜密度可大于间隔膜40所包含的氧化硅膜的膜密度。本变化例的其它构成及制造步骤可与所述实施方式相同。
已对本发明的若干实施方式进行了说明，但这些实施方式是作为例子而提出的，并不意图限定发明范围。这些实施方式能以其它各种方式实施，可在不脱离发明主旨的范围内，进行各种省略、替换、变更。这些实施方式或其变化包含在发明的范围或主旨中，同样包含在权利要求书中所记载的发明及其同等范围内。

Claims (22)

1.一种半导体装置，其特征在于具备：
半导体衬底，具有设置着半导体元件的第1面、及位于与所述第1面相反侧的第2面；
金属电极，设置于在所述第1面与所述第2面之间贯通所述半导体衬底的贯通孔内；
第1绝缘膜，设置在所述半导体衬底的所述第1面侧，且从所述第1面的上方观察时，自所述贯通孔的所述第2面侧开口端部向朝着所述贯通孔中心的径向突出；
第2绝缘膜，从所述第1面的上方观察时自所述第1绝缘膜向所述径向突出，比所述第1绝缘膜的膜厚更薄，且与所述金属电极相接；以及
第3绝缘膜，设置在所述贯通孔的内壁与所述金属电极之间，包含与所述第1绝缘膜接触的第1部分、及与所述贯通孔的内壁相接且比所述第1部分更靠近所述第2面侧的第2部分。
2.根据权利要求1所述的半导体装置，其特征在于还具备设置在所述第1面侧且与所述金属电极电连接的电极垫，且
所述第1绝缘膜设置在所述电极垫与所述半导体衬底之间。
3.一种半导体装置，其特征在于具备：
半导体衬底，具有设置着半导体元件的第1面、及位于与所述第1面相反侧的第2面；
金属电极，设置于在所述第1面与所述第2面之间贯通所述半导体衬底的贯通孔内；
绝缘膜，设置在所述金属电极与所述贯通孔的内壁之间；以及
电极垫，在所述第1面侧与所述金属电极连接；且
所述电极垫具有第1电极面及第2电极面，所述第1电极面朝向所述第1面侧，且形成于所述电极垫的周边部，所述第2电极面位于比所述第1电极面更靠所述贯通孔的径向的内径侧，比所述第1电极面更靠所述第1面侧，且朝向所述第1面侧。
4.根据权利要求3所述的半导体装置，其特征在于所述绝缘膜包含与所述第1电极面接触的第1绝缘膜及与所述第2电极面接触的第2绝缘膜。
5.根据权利要求4所述的半导体装置，其特征在于所述第1绝缘膜的膜厚比所述第2绝缘膜的膜厚更厚。
6.根据权利要求4所述的半导体装置，其特征在于还包含第3绝缘膜，所述第3绝缘膜包含与所述第1绝缘膜接触的第1部分、及与所述贯通孔的侧面接触且比所述第1部分更靠近所述第2面侧的第2部分。
7.根据权利要求1、2、6中任一项所述的半导体装置，其特征在于所述第1绝缘膜、所述第2绝缘膜、以及所述第3绝缘膜各包含氧化硅，
所述氧化硅的膜密度互不相同。
8.根据权利要求1、2、6中任一项所述的半导体装置，其特征在于所述第1绝缘膜是通过CVD法而成膜的膜，
所述第2绝缘膜是将半导体衬底氧化而形成的膜，
所述第3绝缘膜是使用TEOS、氢化氧化硅膜、氮化硅、氮氧化硅或其中2种以上的积层膜形成的膜。
9.根据权利要求1、2、4至6中任一项所述的半导体装置，其特征在于所述半导体元件包含具有第1栅极绝缘膜的第1晶体管、及具有第2栅极绝缘膜的第2晶体管，所述第2栅极绝缘膜的膜厚比第1栅极绝缘膜的膜厚更薄。
10.根据权利要求9所述的半导体装置，其特征在于所述半导体元件包含具有第3栅极绝缘膜的第3晶体管，所述第3栅极绝缘膜的膜厚比所述第2栅极绝缘膜的膜厚更薄。
11.根据权利要求9所述的半导体装置，其特征在于所述第2绝缘膜的膜厚比所述第2栅极绝缘膜的膜厚更厚。
12.根据权利要求2至6中任一项所述的半导体装置，其特征在于所述电极垫包含钨。
13.一种半导体装置的制造方法，其特征在于包括以下步骤：
在具有第1面及位于与所述第1面相反侧的第2面的半导体衬底的所述第1面侧形成第1绝缘膜；
在所述第1面侧形成第2绝缘膜；
在所述第2绝缘膜上形成电极垫；
从所述半导体衬底的第2面侧，以露出所述第1绝缘膜的至少一部分及所述第2绝缘膜的方式形成贯通所述半导体衬底的贯通孔；
在所述半导体衬底的所述第2面、所述贯通孔的内侧面及露出的所述第2绝缘膜上形成第3绝缘膜；
将位于所述第2绝缘膜上的所述第3绝缘膜及所述第2绝缘膜去除；
在所述贯通孔内形成金属膜；且
第1面侧是形成半导体元件的面侧，
从所述第1面侧观察，所述第1绝缘膜包围所述第2绝缘膜，
所述第2绝缘膜的所述第2面侧的端部比所述第1绝缘膜的所述第2面侧的端部更靠近所述第1面侧。
14.根据权利要求13所述的半导体装置的制造方法，其特征在于所述第1绝缘膜、所述第2绝缘膜、以及所述第3绝缘膜各包含氧化硅，
所述氧化硅的膜密度互不相同。
15.根据权利要求13所述的半导体装置的制造方法，其特征在于通过CVD法形成所述第1绝缘膜，
将半导体衬底氧化而形成所述第2绝缘膜，
使用TEOS、氢化氧化硅膜、氮化硅、氮氧化硅或其中2种以上的积层膜形成所述第3绝缘膜。
16.根据权利要求13所述的半导体装置的制造方法，其特征在于所述半导体元件包含具有第1栅极绝缘膜的第1晶体管、及具有第2栅极绝缘膜的第2晶体管，所述第2栅极绝缘膜的膜厚比第1栅极绝缘膜的膜厚更薄。
17.根据权利要求16所述的半导体装置的制造方法，其特征在于所述半导体元件包含具有第3栅极绝缘膜的第3晶体管，所述第3栅极绝缘膜的膜厚比所述第2栅极绝缘膜的膜厚更薄。
18.根据权利要求16所述的半导体装置的制造方法，其特征在于所述第1栅极绝缘膜与所述第2绝缘膜的膜厚相同。
19.根据权利要求13至18中任一项所述的半导体装置的制造方法，其特征在于形成所述第2绝缘膜时，同时形成所述第1栅极绝缘膜。
20.根据权利要求13至18中任一项所述的半导体装置的制造方法，其特征在于先于所述第1绝缘膜形成所述第2绝缘膜。
21.根据权利要求13至18中任一项所述的半导体装置的制造方法，其特征在于先于所述第1绝缘膜形成所述电极垫的一部分。
22.根据权利要求13至18中任一项所述的半导体装置的制造方法，其特征在于所述电极垫包含钨。
CN202110208736.8A 2020-09-11 2021-02-24 半导体装置及其制造方法 Pending CN114171496A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2020-153229 2020-09-11
JP2020153229A JP2022047357A (ja) 2020-09-11 2020-09-11 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
CN114171496A true CN114171496A (zh) 2022-03-11

Family

ID=80476270

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110208736.8A Pending CN114171496A (zh) 2020-09-11 2021-02-24 半导体装置及其制造方法

Country Status (4)

Country Link
US (1) US11587849B2 (zh)
JP (1) JP2022047357A (zh)
CN (1) CN114171496A (zh)
TW (1) TWI801811B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11594459B2 (en) * 2021-02-11 2023-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Passivation layer for a semiconductor device and method for manufacturing the same

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9129032B2 (en) 2002-03-07 2015-09-08 Compete, Inc. System and method for processing a clickstream in a parallel processing architecture
JP4799542B2 (ja) 2007-12-27 2011-10-26 株式会社東芝 半導体パッケージ
US8471367B2 (en) * 2009-11-12 2013-06-25 Panasonic Corporation Semiconductor device and method for manufacturing semiconductor device
JP2013065582A (ja) * 2009-12-28 2013-04-11 Fujikura Ltd 半導体ウエハ及び半導体装置並びに半導体装置の製造方法
US8232626B2 (en) * 2010-06-14 2012-07-31 Hong Kong Applied Science & Technology Research Institute Co. Ltd. Via and method of via forming and method of via filling
US8847400B2 (en) * 2010-09-15 2014-09-30 Ps4 Luxco S.A.R.L. Semiconductor device, method for manufacturing the same, and data processing device
JP2012089566A (ja) * 2010-10-15 2012-05-10 Elpida Memory Inc 半導体装置及びその製造方法、並びにデータ処理システム
JP2012099548A (ja) 2010-10-29 2012-05-24 Fujikura Ltd 貫通配線基板の製造方法及び貫通配線基板
US9275933B2 (en) * 2012-06-19 2016-03-01 United Microelectronics Corp. Semiconductor device
JP6232249B2 (ja) * 2013-02-27 2017-11-15 新光電気工業株式会社 半導体装置及び半導体装置の製造方法
JP2015041691A (ja) * 2013-08-21 2015-03-02 株式会社東芝 半導体装置および半導体装置の製造方法
US10083893B2 (en) * 2014-01-30 2018-09-25 Toshiba Memory Corporation Semiconductor device and semiconductor device manufacturing method
JP6502751B2 (ja) * 2015-05-29 2019-04-17 東芝メモリ株式会社 半導体装置および半導体装置の製造方法
KR102642198B1 (ko) * 2016-04-04 2024-03-05 삼성디스플레이 주식회사 유기발광 디스플레이 장치
JP2018157110A (ja) 2017-03-17 2018-10-04 東芝メモリ株式会社 半導体装置およびその製造方法
JP6697411B2 (ja) 2017-03-29 2020-05-20 キオクシア株式会社 半導体装置の製造方法
JP2018170363A (ja) 2017-03-29 2018-11-01 東芝メモリ株式会社 半導体装置の製造方法及び半導体装置
JP2019057634A (ja) 2017-09-21 2019-04-11 東芝メモリ株式会社 半導体装置の製造方法
US11004733B2 (en) * 2018-06-29 2021-05-11 Taiwan Semiconductor Manufacturing Company, Ltd. Protection structures for bonded wafers
KR20220010852A (ko) * 2020-07-20 2022-01-27 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법

Also Published As

Publication number Publication date
US11587849B2 (en) 2023-02-21
TWI801811B (zh) 2023-05-11
JP2022047357A (ja) 2022-03-24
TW202211420A (zh) 2022-03-16
US20220084907A1 (en) 2022-03-17

Similar Documents

Publication Publication Date Title
CN113506809B (zh) 用于形成具有背面源极触点的三维存储器件的方法
KR100846613B1 (ko) 반도체 장치 및 그 제조 방법
US8294194B2 (en) Nonvolatile semiconductor memory device and manufacturing method of the same
CN112041986B (zh) 用于形成具有用于阶梯区域的支持结构的三维存储器件的方法
US8674431B2 (en) Non-volatile semiconductor memory device and method of manufacturing the same
US8809162B2 (en) Method for manufacturing a semiconductor device comprising a guard ring between a cell region and a peripheral region
US11895823B2 (en) Semiconductor device with capacitor contact surrounded by conductive ring and manufacturing method of the semiconductor device
US11706914B2 (en) Method of forming an array boundary structure to reduce dishing
US10497708B1 (en) Memory structure and forming method thereof
CN112117323B (zh) 半导体器件及半导体器件的制造方法
CN210805772U (zh) 半导体装置
US8134398B2 (en) Device having gate with two buried portions with different widths
CN113540111B (zh) 一种三维存储器件及其制造方法
CN112119497B (zh) 在存储块之间具有稳定结构的三维存储器件以及用于形成其的方法
CN111816606A (zh) 通孔接触结构、存储器装置及形成半导体结构的方法
KR20150104362A (ko) 매립 게이트를 갖는 반도체 장치 및 그 제조 방법
US11587849B2 (en) Semiconductor device and manufacturing method thereof
WO2020019282A1 (zh) 存储器结构及其形成方法
JP4639524B2 (ja) 半導体装置の製造方法
CN115312492A (zh) 半导体结构及其制作方法
JP2014187132A (ja) 半導体装置
US6200850B1 (en) Method for forming a stacked capacitor
EP4311387A1 (en) Semiconductor device
US10825768B2 (en) Semiconductor device including resistor structure
US20230062333A1 (en) Semiconductor device and substrate

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination