CN101000915A - 半导体装置及其制造方法 - Google Patents

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Abstract

在采用倒装片工艺等的安装中，能够稳定地将SOI结构的支持基板的电位固定并形成低电阻的基板接触部。其解决手段是：在形成晶体管(Tr)的晶体管形成区(TR)周围，与最上层布线(13)一起沿着芯片周边部形成连接SOI结构的支持基板(1)和最上层布线(13)的多个导电层和多个布线层。

Description

半导体装置及其制造方法
技术领域
本发明涉及具有SOI结构的半导体装置中的支持基板接触部技术。
背景技术
在SOI结构中，在BOX氧化膜上的SOI层内形成器件。因而，为了固定基板的电位，必须形成到达支持基板的接触部(例如，参照专利文献1：特开2001-28438号公报或专利文献2：特开2001-44441号公报)
另一方面，半导体元件安装技术，正朝着直接将半导体裸芯片安装在基板上的倒装片工艺(FC工艺)方向发展。将这样的FC安装应用于具有SOI结构的半导体芯片时，半导体芯片的背面即SOI结构的支持基板底面，在安装后从表面侧露出(半导体芯片的表面位于背面侧)，产生了将该支持基板的电位重新固定在接地电位的必要性。但是，在现有技术中提出的各种结构都未设想这样的情况，无法适应这样的安装。
而且，在SOI结构中，随着器件的微细化及低热处理化，存在接触部电阻上升的趋向，故须制作电阻较低的支持基板接触部。
发明内容
本发明旨在解决这样的问题，目的在于提供具有可以适用于FC安装的低电阻的支持基板接触部的半导体装置及其制造技术。因此，有必要预先形成可以从半导体芯片本身的表面侧固定背面的电位的结构，以这样的结构来适应FC安装。
本发明是一种包含半导体支持基板、在上述半导体支持基板上形成的绝缘膜层和上述绝缘膜层上形成的半导体层中形成的晶体管的半导体装置，其特征在于设有：在上述半导体层中形成的分离氧化膜；在上述半导体层和上述分离氧化膜上形成的层间绝缘膜；在上述层间绝缘膜上形成的布线层；以及连接上述半导体支持基板和上述布线层、将上述半导体支持基板的电位固定的导电层，并且，在上述晶体管的形成区域的周围形成的上述导电层和上述布线层。
以下根据附图说明其效果和优点，并详述本发明的各种具体方案。
按照本发明，即使采用FC工艺进行安装，即便在半导体裸芯片安装后将SOI结构的支持基板配置在表面侧的情况下，也能确实稳定该地将该支持基板的电位固定在接地电位上。
附图说明
图1是实施例1、2、3共同的半导体芯片平面图；
图2是示意表示透过实施例1、2、3共同的半导体芯片中的护环部看到的半导体芯片的平面图；
图3是表示实施例1、2、3共同的半导体芯片的变形例的平面图；
图4是实施例1的半导体装置的一例纵断面图；
图5是实施例1的变形例的半导体装置的纵断面图；
图6是实施例2的半导体装置的一例纵断面图；
图7是实施例2的变形例的半导体装置的纵断面图；
图8是实施例3的半导体装置的一例纵断面图；
图9是实施例3的变形例的半导体装置的纵断面图；
图10是表示实施例4的半导体装置制造工序的纵断面图；
图11是表示实施例4的半导体装置制造工序的纵断面图；
图12是表示实施例4的半导体装置制造工序的纵断面图；
图13是表示实施例4的半导体装置制造工序的纵断面图；
图14是表示实施例4的半导体装置制造工序的纵断面图；
图15是表示实施例4的半导体装置制造工序的纵断面图；
图16是表示实施例4的半导体装置制造工序的纵断面图；
图17是表示实施例4的半导体装置制造工序的纵断面图；
图18是表示实施例4的半导体装置制造工序的纵断面图；
图19是表示实施例4的半导体装置制造工序的纵断面图；
图20是表示实施例5的半导体装置制造工序的纵断面图；
图21是表示实施例5的半导体装置制造工序的纵断面图；
图22是表示实施例5的半导体装置制造工序的纵断面图；
图23是表示实施例6的半导体装置制造工序的纵断面图；
图24是表示实施例6的半导体装置制造工序的纵断面图；
图25是表示实施例6的半导体装置制造工序的纵断面图；
图26是表示实施例6的半导体装置制造工序的纵断面图；
图27是表示实施例6的半导体装置制造工序的纵断面图；
图28是表示实施例6的半导体装置制造工序的纵断面图；
图29是示意表示用FC工艺将实施例1至3中任何一个的半导体芯片安装在基板上的形态示例的纵断面图；
图30是示意表示用FC工艺将实施例1至3中任何一个的半导体芯片安装在基板上的另一形态示例的纵断面图；
符号说明
1  SOI晶圆的支持基板
2  SOI晶圆的BOX氧化膜
3  SOI层
4  分离氧化膜
5  硅化物层
7  第1开口部
8  第2开口部(接触孔)
9  塞
14    阻挡层金属
11    第1层间绝缘膜
15    高浓度半导体层
16    硅化物层
10、10C、10E、10G    布线
12B、12D、12F    第2布线
12H    第3布线
13    最上层布线
11A、11B、11C、11D、11E、11F、11G、11H    层间绝缘膜
CH    半导体芯片
CHP    周边部
TR    晶体管形成区
具体实施方式
实施例1
图1是示意表示具有本实施例的半导体装置的半导体芯片CH的上面的平面图，后述实施例2及3中也参照该图。半导体芯片CH是从晶体管及各元件等全部形成后的SOI晶圆上切出的。
如图1所示，在半导体芯片CH的中央存在具有形成了SOI结构的SOI层的MOSFET等晶体管的晶体管形成区TR。然后，在比晶体管形成区TR周围部分还靠外侧的部分，存在含有在半导体芯片CH的表面1S上沿着半导体芯片CH的周边部CHP形成的多个焊盘部20的焊盘形成区PR，将晶体管形成区TR的周围整个包围。另外，多个焊盘部20中，焊盘部20G成为将被施加接地电位的接地焊盘。此外，处于焊盘形成区PR外侧的半导体芯片CH的表面1S部分上，例如，形成由铝金属布线组成的最上层布线13，整体地包围晶体管形成区TR及焊盘形成区PR的周围。就是说，最上层布线13在半导体芯片CH的表面1S内，在周边部CHP的接近边缘的部分沿着该周边部CHP整个周边形成，且整个包围形成了多个晶体管的半导体芯片CH内的晶体管形成区TR。另外，该最上层布线13连接到接地焊盘20G。而且，(图1中没有示出)在最上层布线13的正下面，连接到最上层布线13的多个护环朝向与半导体芯片CH的背面相符的该SOI结构支持基板(P型硅基板或N型硅基板)上面而形成，与最上层布线13一起整体包围晶体管形成区TR。就是说，多个护环中各自通过用布线材料(导电层)填充贯穿SOI结构支持基板的上面和最上层布线13之间的孔，使上述支持基板的上面和最上层布线13在电气上相互连接，将上述支持基板的上面和最上层布线13固定在同一电位。图2的平面图示出了一例作为本案核心的护环部结构。图2是透过位于最上层布线13的正下面的、与最上层布线13连接的3个护环100A、100B、100C(参照后述的图4)看到半导体芯片CH的平面图。如图2所示，3个护环100A、100B、100C沿着半导体芯片CH的周边部CHP绕过整圈而形成，整个包围晶体管形成区TR。另外，护环部也可由一个护环构成。
另外，图3的平面图示出了图1的变形示例(实施例2及3也参照图3)。图3中，沿着周边部CHP形成的最上层布线13及其正下面的护环部(图中未示出)中的一部分在中途切断，结果，最上层布线13及其正下面的护环部部分地包围晶体管形成区TR。若考虑图1和图3的这两种情况，则可以说最上层布线13及其正下面的护环部(导电层)配置在晶体管形成区TR的周围。
以下，参照作为沿图1所示的剖面线I-I的纵断面图的图4，详细说明作为本实施例核心部分的护环部的结构。
图4是纵断面图，对比表示具有多个护环100A、100B、100C的护环部100、晶体管形成区TR中的NMOS部(形成N型MOSFET的区域)200和晶体管形成区TR中的PMOS部(形成P型MOSFET的区域)300。这里，作为一例，SOI结构的支持基板1采用P型的硅基板。当然，也可以不用P型硅基板而采用N型硅基板作支持基板1。
图4中，同时设置连接到最上层布线13的3个护环100A、100B、100C。其中，位于最内侧的第1护环100A和其次的第2护环100B具有同一结构，所以只说明第1护环100A的结构。第1护环100A结构的特征在于，在支持基板1上的BOX氧化膜(绝缘层)2及其上的分离氧化膜4开口而形成的第1开口部7的底面即露出的支持基板1上面内形成硅化物层(硅化物部)5，并形成与该硅化物层5连接的接触部。其结构详述如下。
第1护环100A，具有由支持基板1的上面向支持基板1的内部形成的硅化物层5，此外，具有贯穿在支持基板1的上面形成的BOX氧化膜2和在该BOX氧化膜上形成的分离氧化膜4、并将该贯穿形成的开口部分的底部上形成的硅化物层5的上面设置为其底面的第1开口部7。另外，第1护环100A设有：填充第1开口部7且在该开口部7的上方及其周围形成的第1层间绝缘膜11；贯穿第1开口部7内及该开口部7的上方部分的第1层间绝缘膜11、将硅化物层5的上面一部分作为其底面、其开口部分与第1层间绝缘膜11的上面相当的第2开口部或接触孔8；以及完全填充接触孔8的第1布线材料(9，14)。这里，在接触孔8的底面上及侧壁上形成的阻挡层金属14和在其内侧形成的塞9总称并定义为第1布线材料或导电层。此外，接触孔8的开口部分及其开口部分周围的第1层间绝缘膜11的部分和最上层布线13之间，叠层形成多个层间绝缘膜11A、11B、11C、11D、11E、11F、11G、11H。第1护环100A具有在这些多个层间绝缘膜11A、11B、11C、11D、11E、11F、11G、11H中相符的11A、11C、11E、11G内设置的多条布线10、10C、10E、10G，而且具有在多个层间绝缘膜11B、11D、11F内设置的、在多条布线10、10C、10E、10G内相邻且重叠的布线间连接的第2布线材料(导电层)12B、12D、12F。加之，第1护环100A设有在最上的层间绝缘膜11H内设置的、在多条布线10、10C、10E、10G中的最上层布线10G和最上层布线13之间连接的第3布线材料(导电层)12H。而且，重要的是：第1护环100A的各个构成要素，即硅化物层5、第1开口部7、分离氧化膜4、接触孔8、第1布线材料(9+14)、多条布线10、10C、10E、10G，第2布线材料12B、12D、12F及第3布线材料12H都和最上层布线13一起，沿着半导体芯片CH的周边部CHp(沿着第1方向D1、与该方向D1正交的第2方向D2、与该方向D2正交的第3方向D3、与两个方向D1，D3正交的第4方向D4中的各个方向)延长到整个周边，整体地包围晶体管形成区TR(这里，作为一例记载了布线由5层构成的情况，当然不限定于本实施例中的布线数5层)。
另外，第1开口部7的宽度尺寸，最好小于填充第1开口部7的第1层间绝缘膜11的膜厚的2倍。因为，若第1开口部7不设为这样的尺寸，则第1层间绝缘膜11就不能完全填充第1开口部7，在第1开口部7内会产生空间。
位于最外侧的第3护环100C与第1护环100A的不同点在于，第3护环100C的接触孔8的底面是在SOI层3上形成的硅化物部5A的上面，结果第3护环100C不具有固定支持基板1的电位的功能。
另一方面，在NMOS部200中，晶体管Tr具有晶体管Tr的栅极及活性区上的源极/漏极部分上形成的硅化物区域6、栅极绝缘膜、侧壁间隔、用塞9等导电层填充的接触孔8及布线10，在其上方至半导体芯片CH表面1S层叠形成多个层间绝缘膜11A、11B、11C、11D、11E、11F、11G、11H。而且，NMOS部200也一样，在各个层间绝缘膜内导电层及布线交互形成(在表面1S上也形成NMOS部200用的布线)。另外，PMOS部300的结构也和图4所示的一样，与NMOS部200的结构基本上相同。但是，在PMOS部300中，SOI层3P的导电类型为N型。
若使用具有以上记载的本实施例的护环部100的半导体芯片CH，则：(1)半导体芯片CH即使按FC工艺安装，结果也能将表面侧的SOI结构的支持基板1的电位经常稳定地固定在接地电位，同时(2)由于使得在支持基板1的上面形成的硅化物层5和最上层布线13之间在电气上导通，可实现低电阻的支持基板接触部。此外，由于设置多个护环100A、100B，可以使支持基板接触部的电阻稳定化。并已确认：本结构中，由于设置了多个护环100A、100B、100C，通过使用介电常数低的多个层间绝缘膜11A、11B、11C、11D、11E、11F、11G、11G，可以获得能克服切割层间绝缘膜时由铜等构成的布线10、10C、10E、10G脆弱的问题的优点。这也是设置多个护环的意义之所在。
另外，第3护环100C也可更改为具有与第1及第2护环100A、100B相同的结构。
变形例1
如图5的纵断面图所示，也可以使第1护环100A中接触孔8的一部分与构成晶体管形成区TR中的阱的SOI层3相接触。
通过该变形例，也可以通过支持基板的接触部将晶体管形成区TR中阱的电位同时固定在支持基板上。
实施例2
图6是本实施例的半导体装置的图1剖面线I-I纵断面图，是对应于图4的附图。
图6所示的第1护环100A与图4所示的第1护环100A不同之处有以下几点。
本实施例中的第1护环100A，取代图4的硅化物层5而使用在从支持基板1的上面向着支持基板1的内部而形成的、包含与支持基板1同一导电类型的、杂质浓度比支持基板1高的高杂质浓度半导体层15(这里，作为一例，由于将P型的硅基板用于支持基板1，所以高杂质浓度半导体层15变为P+层)，而且具有接触孔8，它贯穿高杂质浓度半导体层15上的BOX氧化膜2、在该BOX氧化膜2上形成的分离氧化膜4和分离氧化膜4上的第1层间绝缘膜11，将高杂质浓度半导体层15的上面的一部分设为其底面，同时第1层间绝缘膜11的上面与其开口部分相当。其他各个构成要素与实施例1中相应的构成要素相同。
这里的要点也在于，高杂质浓度半导体层15、分离氧化膜4、接触孔8、第1布线材料(9+14)、多条布线10、10C、10E、10G、第2布线材料12B、12D、12F及第3布线材料12H都与最上层布线13一起，沿着半导体芯片CH的周边部CHP延伸到整个周边，整体地包围晶体管形成区TR。
按照本实施例的结构的半导体装置，当然也可以得到与实施例1相同的好处。
变形例2
如图7的纵断面图所示，也可以使第1及第2护环100A、100B中的接触孔8的一部分与构成晶体管形成区TR中的阱的SOI层3相接触。
依据该变形例，可通过支持基板的接触部将晶体管形成区TR中阱的电位与支持基板同时固定。
实施例3
图8是本实施例的半导体装置沿图1剖面线I-I的纵断面图，是对应于已描述的图4的附图。
图8所示的第1护环100A在结构上与图4所示的第1护环100A不同之处有以下几点。
本实施例中的第1护环100A设有在支持基板1上面形成的硅化物层16，同时还具有接触孔8，它贯穿硅化物层16上的BOX氧化膜2、在该BOX氧化膜2上形成的分离氧化膜4和分离氧化膜4上的第1层间绝缘膜11，将硅化物层16的上面作为其底面，同时第1层间绝缘膜11的上面与其开口部分相当。换言之，硅化物层16成了支持基板1用的接触孔8的底部。其他各构成要素，与实施例1中相应的构成要素相同。
这里，要点也在于，硅化物层16、分离氧化膜4、接触孔8、第1布线材料(9+14)、多条布线10、10C、10E、10G、第2布线材料12B、12D、12F及第3布线材料12H都与最上层布线13一起，沿着半导体芯片CH的周边部CHP延伸到整个周边，整体地包围晶体管形成区TR。
具有本实施例结构的半导体装置，也可以得到与已描述的实施例1相同的好处。
变形例3
如图9的纵断面图所示，也可以使第1及第2护环100A、100B中的接触孔8的一部分与构成晶体管形成区TR中的阱的SOI层3相接触。
依据该变形例，可通过支持基板的接触部将晶体管形成区TR中阱的电位与支持基板同时固定。
实施例4
本实施例涉及实施例1的半导体装置的制造方法，特别是在实施例1中已描述的护环部的制造方法。以下，用图10(A)～图19(A)、图10(B)～图19(B)、图10(C)～图19(C)的纵断面图以及前述的图4，对各工序进行说明。在这些工序图中，图10(A)～图19(A)是表示实施例1的图4中描述的第1至第3护环100A、100B、100C的制造工序的纵断面图，图10(B)～图19(B)是位于SOI晶圆中央的晶体管形成区TR(图1)中NMOS部的制造工序的纵断面图，图10(C)～图19(C)是表示上述晶体管形成区TR(图1)中PMOS部的制造工序的纵断面图。另外，由于晶体管形成区TR在本发明中不是核心部分，在以下记载中省略对PMOS部工序的说明。但是，在PMOS部各个工序图中，附图标记3P表示SOI层3中形成的N型半导体层。
在图10(A)及图10(B)的工序中，准备SOI晶圆。该SOI晶圆可以自制，也可以从市场购入。此时，SOI晶圆包括支持基板1(例如，P型硅基板)、在其上形成的BOX氧化膜2和在其上形成的SOI层3(在本例中是P型半导体层)。
接着在图11(A)及图11(B)的工序中，在BOX氧化膜2上形成将SOI层3分离为多个部分的多个分离绝缘膜4。
接着在图12(A)及图12(B)的工序中，在SOI层3上形成NMOS部晶体管TR中的MOS结构。晶体管TR具有栅极绝缘膜、栅极电极及侧壁间隔。
接着在图13(A)及图13(B)工序中，在护环部将分离绝缘膜4及BOX氧化膜2开口，贯通支持基板1而形成多个第1开口部7。各个第1开口部7贯穿相应的分离绝缘膜4及其正下面的BOX氧化膜2，直达支持基板1的表面。另外，如在实施例1中已描述的，第1开口部7的宽度尺寸宜小于后述第1层间绝缘膜膜厚的2倍。
接着在图14(A)及图14(B)的工序中，对NMOS部及护环部进行预定导电类型的离子注入，形成源极/漏极区。另外，图12(A)所示的源极/漏极(S/D)形成用的离子注入工序(本例中为P型离子注入)是任意的，不进行图14(A)的工序也可以。另外，在图14(C)的工序中，由于通过向PMOS部注入预定导电类型の离子形成与PMOS部相同的源极/漏极区，其结果是，如图14(A)所示，从支持基板1的表面向其内部形成P+层。
接着在图15(A)及图15(B)的工序中，为了形成硅化物层，对NMOS部及护环部层叠预定的金属，并进行热处理。
结果是，如图15(A)及图15(B)所示，在NMOS部中，在晶体管Tr的栅极电极及源极/漏极区(活性区)内，形成硅化物区6(在图15(C)的PMOS部也一样)。此时，和硅化物区6同时，也在护环部一侧，在第1开口部7的底面上即露出的支持基板1的表面上形成硅化物层5。同时，也在护环部内的露出的SOI层3的表面上形成硅化物层5A。
接着在图16(A)及图16(B)的工序中，对于NMOS部及护环部形成第1层间绝缘膜11，将第1开口部7完全埋入，同时也覆盖晶体管Tr。
接着在图17(A)及图17(B)的工序中，用预定的掩模蚀刻第1层间绝缘膜11，在护环部形成贯穿第1层间绝缘膜11而通达硅化物层5的作为第2开口部的接触孔8。另外，接触孔8开口时，可以兼用在SOI层3上开口通常用的接触孔开口用掩模，也可以使用接触孔8专用的其他掩模。本例是后者。
接着在图18(A)及图18(B)的工序中，首先形成通达NMOS部的硅化物区6的接触孔8及通达护环部的硅化物层5A的接触孔8。其后，在各接触孔8的底部形成阻挡层金属14，其后，用塞9等布线材料(导电层)将各接触孔8完全填埋。
接着在图19(A)及图19(B)的工序中，形成最下层的层间绝缘膜11A时，在最下层的层间绝缘膜11A中形成最下层的布线10(例如，由铜构成)，与存在于护环部及NMOS部接触孔8的开口部分的塞9的表面连接。关于以下的工序参照图4。
如图4所示，在最下层的层间绝缘膜11A上形成第2层间绝缘膜11B，在层间绝缘膜11B内形成将布线10的上面作为底面的开口(通孔)，形成将该开口完全埋没的布线材料(导电层)12B。此外，在层间绝缘膜11B上形成第3层间绝缘膜11C，在层间绝缘膜11C内形成与布线材料12B连接的布线10C(例如，由铜构成)。此外，在层间绝缘膜11C上形成第4层间绝缘膜11D，形成布线材料(导电层)12D。此外，在层间绝缘膜11D上形成第5层间绝缘膜11E，形成布线10E(例如，由铜构成)。此外，在层间绝缘膜11E上形成第6层间绝缘膜11F，形成布线材料(导电层)12F。此外，在层间绝缘膜11F上形成第7层间绝缘膜11G，形成最上层的布线10G(例如，由铜构成)。此外，在层间绝缘膜11G上形成第8层间绝缘膜11H，形成与最上层的布线10G连接的最上的布线材料(导电层)12H。在其上，在第8层间绝缘膜11H上形成与最上的布线材料12H连接的最上层布线13(例如，由铝构成)。在层间绝缘膜11A～11H内，通过这些布线及导电层的结构，支持基板1的电位被固定。
而且，要点在于，沿着第1方向D1、与第1方向D1正交的第2方向D2、与第2方向D2正交的第3方向D3以及与第1及第3方向D1、D3正交的第4方向D4，形成多个硅化物层5、多个分离绝缘膜4、多个开口部7、多个接触孔8、多个第1布线材料9、多条布线10、10C、10E、10G、多个第2布线材料12B、12D、12F、12H及最上层布线13(参照图1)，从而整体地包围晶体管形成区TR。
从设有这样的结构的SOI晶圆切出芯片，得到具有图1例示的上面的半导体芯片CH。
实施例5
本实施例涉及实施例2的半导体装置的制造方法，特别是在实施例2中已描述的护环部的制造方法。下面，就护环部的制造方法进行说明，其中描述了与实施例4不同的工序，省略了关于晶体管形成区中的NMOS部及PMOS部的制造工序的记载。因而，参照图10(A)，图11(A)及图12(A)进行说明。
图20中，在SOI层3上形成护环部中各分离氧化膜4都设置开口40H的抗蚀剂图案40。然后，以抗蚀剂图案40为掩模进行离子注入，从而在各个开口40H正下面的支持基板1的上面部分内，形成具有同一导电类型的杂质，且杂质浓度比支持基板高的高浓度半导体层(在本例中是P+型高浓度半导体层)15。
在图21中，首先，伴随晶体管形成区中硅化物区域6的形成工序，在护环部中也形成硅化物层5A。其后，形成覆盖护环部及NMOS部等的第1层间绝缘膜11。
在图22中，对第1层间绝缘膜11、分离氧化膜4及BOX氧化膜2进行蚀刻，形成通达高浓度半导体层15的接触孔8。另外，还形成通达硅化物层5A的接触孔8。并且，用阻挡层金属14及塞9完全填充各个接触孔8。
关于以下的工序，参照图6并参照与实施例4相应的记载部分。
另外，形成接触孔8时，可兼用SOI层3上通常的接触部用的掩模，或者使用其他专用的掩模。
另外，也可以在通达高浓度半导体层15的接触孔8形成之后，对支持基板1进行离子注入。
通过形成布线12、13等，使支持基板1的电位固定成为可能。
这里，要点也在于，沿着第1方向D1、第2方向D2、第3方向D3及第4方向D4形成护环部中各个构成要素，即多个高浓度半导体层15、多个分离绝缘膜4、多个接触孔8、多个第1布线材料(9+14)、多条布线10、10C、10E、10G、多个第2布线材料12B、12D、12F、12H及最上层布线13，因而整体地包围晶体管形成区TR。
实施例6
本实施例涉及实施例3的半导体装置的制造方法，特别是在实施例3中已描述的护环部的制造方法。下面，就护环部的制造方法与实施例4不同的工序进行说明，其中省略了关于晶体管形成区中NMOS部及PMOS部制造工序的记载。因而，参照图10(A)、图11(A)及图12(A)进行说明。
在图23中，伴随在晶体管形成区中形成NMOS部及PMOS部的硅化物区的形成工序，护环部中也在SOI层3上形成硅化物层5A。
在图24中，不只在护环部还在NMOS部及PMOS部形成的第1层间绝缘膜11，从而整体覆盖分离氧化膜4及硅化物层5A。
在图25中，通过蚀刻而形成贯穿第1层间绝缘膜11、分离氧化膜4及BOX氧化膜2、且其底面相当于支持基板1的上面的接触孔8。
在图26中，在各个接触孔8的底部形成硅化物层16。
在图27中，伴随NMOS部及PMOS部中的接触孔形成工序，在第1层间绝缘膜11内形成通达护环部中硅化物层5A上面的接触孔8。
在图28中，在各个接触孔8内形成阻挡层金属14后，用塞9完全填充各个接触孔8内部。
以下的工序如图8所示，与实施例4中描述的一样。
另外，形成接触孔8时，可以兼用SOI层3上通常接触孔用的掩模，或者也可以使用其他专用掩模。
另外，也可以在通达支持基板1的接触孔8形成后，对支持基板1进行离子注入。
通过形成布线12、13等，使支持基板1的电位固定成为可能。
这里要点也在于，沿着第1方向D1、第2方向D2、第3方向D3及第4方向D4，形成护环部中的各个构成要素，即多个分离绝缘膜4、多个接触孔8、多个硅化物层16、多个第1布线材料(9+14)、多条布线10、10C、10E、10G、多个第2布线材料12B、12D、12F、12H及最上层布线13，从而整体地包围SOI晶圆上的晶体管形成区TR。
附记
图29的纵断面图例示了：用FC工艺在基板上安装具有已描述的实施例1至3中任何一个的SOI结构的半导体芯片CH(参照图1)时的一种形态。图29的半导体装置中，附图标记500是焊块，500C是最外周焊块，500D是最内周焊块，510是BGA基板，511B是叠加绝缘层，511A是芯材，514是环，512是通孔，516是焊球，519是布线，513是绝缘层，518是密封构件。如图所示，半导体芯片CH的位于上侧的背面侧的支持基板，不是特地用金属丝固定其电位，而是通过已描述的结构固定在一定电位(例如接地电位)上。
另外，图30的纵断面图例示了：用FC工艺将具有实施例1至3中任何一个的SOI结构的半导体芯片CH(参照图1)安装在基板上的另一种形态。在图30的半导体装置中，用FC工艺安装在基板上的半导体芯片CH上隔着粘结剂607承载具有与半导体芯片CH结构不同的其他半导体芯片CH1。在图30中，附图标记600是封装基板，603是模塑树脂，604是金凸块，605是布线，606是树脂，608是金属丝，609、613、619都是焊盘。610是电极焊盘，611是焊块，612是绝缘膜。即使在图30的半导体装置中，半导体芯片CH的背面侧的支持基板也不是特地用金属丝来固定其电位，而用已描述的结构固定在一定电位(例如接地电位)上。
以上，详细公开并描述了本发明的实施例，但是以上所述只是举例说明可适用的形态，本发明并不以此为限。就是说，在不脱离本发明精神的范围内可以考虑对上述形态进行修改和变形。
产业上的利用可能性
本发明适用于采用SOI晶圆的半导体装置。

Claims (15)

1.一种半导体装置，包含半导体支持基板、在所述半导体支持基板上形成的绝缘膜层、在所述绝缘膜层上形成的半导体层上形成的晶体管的半导体装置，其特征在于，
设有：在所述半导体层上形成的分离氧化膜；
在所述半导体层和所述分离氧化膜上形成的层间绝缘膜；
在所述层间绝缘膜上形成的布线层；以及
连接所述半导体支持基板和所述布线层并将所述半导体支持基板的电位固定的导电层，
设有在形成所述晶体管的区域的周围形成的所述导电层和所述布线层。
2.权利要求1记载的半导体装置，其特征在于，
设有多个所述层间绝缘膜和所述布线层，并设有连接所述半导体支持基板和最上层布线层的导电层。
3.权利要求2记载的半导体装置，其特征在于，
在形成所述晶体管的区域周围，设有多个所述导电层和所述布线层。
4.权利要求1至3中任何一项记载的半导体装置，其特征在于，
设有围在形成所述晶体管的区域周围的、将所述半导体支持基板和最上层布线层连接的导电层以及所述布线层。
5.权利要求1至3中任何一项记载的的半导体装置，其特征在于，
多层所述导电层和与所述导电层连接的多层所述布线层重叠地形成。
6.权利要求1至3中任何一项记载的半导体装置，其特征在于，设有：
在第1开口部的底部形成的硅化物层，该开口部贯穿所述分离氧化膜、所述半导体层和所述绝缘膜层而到达所述半导体支持基板；
填充第2开口部的导电层，该开口部贯穿所述半导体层和所述分离氧化膜上形成的第1层间绝缘膜而到达所述硅化物层；以及
与所述导电层连接的布线层。
7.权利要求6记载的半导体装置，其特征在于，
所述半导体层与填充所述第2开口部的导电层连接。
8.权利要求7记载的半导体装置，其特征在于，
所述第1开口部的宽度小于填充第1开口部的所述第1层间绝缘膜膜厚的2倍。
9.权利要求1至3中任何一项记载的半导体装置，其特征在于，设有：
在第2开口部下的所述半导体支持基板上形成高浓度半导体层，该开口部贯穿所述分离氧化膜和所述分离氧化膜上形成的第1层间绝缘膜而到达所述半导体支持基板；
填充所述第2开口部的导电层；以及
与所述导电层连接的所述布线层。
10.权利要求9记载的半导体装置，其特征在于，
所述半导体层与填充所述第2开口部的导电层连接。
11.权利要求1至3中任何一项记载的半导体装置，其特征在于，设有：
第2开口部的底部形成的硅化物层，该开口部贯穿所述分离氧化膜和所述分离氧化膜上形成的第1层间绝缘膜而到达所述半导体支持基板；
填充所述第2开口部的导电层；以及
与所述导电层连接的所述布线层。
12.权利要求11记载的半导体装置，其特征在于，
所述半导体层与填充所述第2开口部的导电层连接。
13.一种半导体装置的制造方法，其特征在于，
包括：在所述半导体层上形成晶体管的晶体管形成区的周围，形成将其间隔着绝缘膜层在支持基板上形成的半导体层分离的分离绝缘膜的工序；
形成贯穿所述分离绝缘膜正下面的所述绝缘膜层而到达所述支持基板的第1开口部的工序；
在相当于所述第1开口部底面的所述支持基板上形成硅化物层的工序；
在所述第1开口部内部及其上方形成第1层间绝缘膜层的工序；
形成设在所述第1开口部内的、贯穿所述第1层间绝缘膜层的、以所述硅化物层的表面为底面的第2开口部的工序；
形成填充所述第2开口部直至所述第1层间绝缘膜层的上面的第1导电层的工序；
在连接到所述第1导电层上的第1布线层及其周围形成第2层间绝缘膜层的工序；以及
形成一层或多层连接在所述第1布线层上的导电层、连接在该导电层上的布线层以及其周围的层间绝缘膜层的工序，
在所述晶体管形成区周围形成各自连接的所述第1导电层、所述第1布线层、所述导电层和所述布线层。
14.一种半导体装置制造方法，其特征在于，
包括：在所述半导体层中形成晶体管的晶体管形成区周围，形成将其间隔着绝缘膜层在支持基板上形成的半导体层分离的分离绝缘膜的工序；
在所述分离绝缘膜正下面的所述绝缘膜层的正下面的支持基板上形成高浓度层的工序；
在所述半导体层和所述分离绝缘膜的上方形成第1层间绝缘膜层的工序；
形成贯穿所述第1层间绝缘膜层和所述分离绝缘膜而到达所述支持基板的高浓度层的第2开口部的工序；
形成填充所述第2开口部直至所述第1层间绝缘膜层的上面的第1导电层的工序；
在连接到所述第1导电层的第1布线层及其周围形成第2层间绝缘膜层的工序；以及
形成一层或多层连接在所述第1布线层上的导电层、连接在该导电层上的布线层以及其周围的层间绝缘膜层的工序，
在所述晶体管形成区的周围形成各自连接的所述第1导电层、所述第1布线层以及所述导电层和所述布线层。
15.一种半导体装置的制造方法，其特征在于，
包括：在所述半导体层形成晶体管的晶体管形成区的周围，形成将其间隔着绝缘膜层在支持基板上形成的半导体层分离的分离绝缘膜的工序；
在所述半导体层和所述分离绝缘膜的上方形成第1层间绝缘膜层的工序；
形成贯穿所述第1层间绝缘膜层和所述分离绝缘膜而到达所述支持基板的第2开口部的工序；
在相当于所述第2开口部的底面的所述支持基板上形成硅化物层的工序；
形成填充所述第2开口部直至所述第1层间绝缘膜层的上面的第1导电层的工序；
在连接所述第1导电层的第1布线层及其周围形成第2层间绝缘膜层的工序；
形成一层或多层连接在所述第1布线层上的导电层、连接在该导电层上的布线层以及其周围的层间绝缘膜层的工序，
在所述晶体管形成区的周围形成各自连接的所述第1导电层、所述第1布线层、所述导电层和所述布线层。
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