KR20190137694A - 반도체 장치 - Google Patents

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KR20190137694A
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히로유키 우쓰노미야
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에이블릭 가부시키가이샤
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Abstract

반도체 장치는, 회로 영역(CR)과 이것에 인접해서 설치된 칩 외주 영역(PR)을 포함하는 반도체 기판(101)과, 반도체 기판(101) 상에 설치된 제1 층간 절연막(102)과, 제1 층간 절연막(102) 상에 설치된 제2 층간 절연막(104)과, 칩 외주 영역(PR)에 있어서, 칩 외주 영역(PR)측이 회로 영역(CR)측보다 낮아지도록 반도체 기판(101)과 제1 층간 절연막(102) 사이에 설치된 제1 단차(ST1)와, 칩 외주 영역(PR)에 있어서, 제1 단차(ST1)보다 회로 영역(CR)측에 위치하고, 제2 층간 절연막(104)에 설치된 제2 단차(ST2)를 구비한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치에 관한 것이다.
반도체 장치가 형성된 반도체 기판(반도체 웨이퍼)은, 일반적으로, 복수의 칩 영역과, 복수의 칩 영역을 다이싱에 의해 각 반도체 칩으로 개편화(個片化)하기 위한 영역(이하, 스크라이브 라인이라고도 한다)을 구비하고 있다. 블레이드를 이용하여 반도체 기판을 다이싱하는 경우, 다이싱면으로부터 크랙이 들어가는 것이 알려져 있다. 그 때문에, 스크라이브 라인의 폭은, 커프(블레이드) 폭에 더하여, 크랙이 진행되는 폭도 고려하여 설정할 필요가 있다. 그러나, 크랙이 진행되는 폭은 크고, 커프 폭에 그 값을 가산하면 스크라이브 라인이 넓어져, 칩 사이즈가 커져 버린다는 문제가 있다.
그래서, 회로 영역과 스크라이브 라인의 경계 부근에, 다이싱에 의해 스크라이브 라인으로부터 진행되어 온 크랙이 회로 영역에 진행되는 것을 억제하는 구조를 설치하는 수법이 각종 제안되고 있다.
그 하나로서, 특허 문헌 1(특히 도 4 참조)에서는, STI 분리 영역과 동시에 칩 영역과 스크라이브 라인을 걸치도록 형성된 크랙 방어 절연막과, 이 위에 금속으로 이루어지는 컨택트층과 배선층이 적층되어 형성된 크랙 방어 링을 설치하고 있다. 이것에 의해, 스크라이브 라인으로부터 반도체 기판 내를 지나 크랙(이하, 기판 크랙이라고도 한다)이 전파되어 온 경우에, 이 기판 크랙을 크랙 방어 절연막의 측면에서 크랙 방어 링의 측면을 따른 경로로 전파시켜 상방으로 유도시키도록 하고 있다.
일본국 특허 제5830843호 명세서
그러나, 크랙이 전파되어 크랙 방어 링의 측면을 따라 진행되면, 크랙 방어 링을 구성하고 있는 금속층이 노출되게 된다. 이것에 의해, 금속층이 산화 팽창을 일으켜, 새로운 크랙의 기점이 되어 버려, 신뢰성의 저하로 연결된다.
따라서, 본 발명은, 신뢰성을 유지하면서, 다이싱에 의한 크랙이 반도체 칩의 회로 영역에 도달하는 것을 방지하는 것이 가능한 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명의 반도체 장치는, 회로 영역과 상기 회로 영역에 인접해서 설치된 칩 외주 영역을 포함하는 반도체 기판과, 상기 반도체 기판 상에 설치된 제1 층간 절연막과, 상기 제1 층간 절연막 상에 설치된 제2 층간 절연막과, 상기 칩 외주 영역에 있어서, 상기 칩 외주 영역측이 상기 회로 영역측보다 낮아지도록 상기 반도체 기판과 상기 제1 층간 절연막의 경계부에 설치된 제1 단차와, 상기 칩 외주 영역에 있어서, 상기 제1 단차보다 상기 회로 영역측에 위치하고, 상기 제2 층간 절연막에 설치된 제2 단차를 구비하는 것을 특징으로 한다.
본 발명에 의하면, 다이싱에 의해 발생한 크랙이 회로 영역에 도달하는 것을 방지할 수 있다.
도 1의 (a)는, 본 발명의 실시 형태에 의한 웨이퍼 상태의 반도체 장치를 나타내는 평면도이며, (b)는, (a)에 나타내는 웨이퍼 상태의 반도체 장치가 복수의 반도체 칩으로 개편화된 상태를 나타내는 평면도이다.
도 2는 도 1(b)의 C-C선을 따른 단면도이다.
도 3의 (a)는, 반도체 기판과 층간 절연막의 경계부에 설치되는 단차의 예를 나타내는 단면도이며, (b)는, 반도체 기판과 층간 절연막의 경계부에 설치되는 단차의 또 다른 예를 나타내는 단면도이다.
도 4는 반도체 기판과 층간 절연막의 경계부에 설치된 단차와, 상층의 층간 절연막에 설치된 단차와, 시일 링의 위치 관계를 설명하기 위한 단면도이다.
도 5는 다이싱의 절단 깊이와 기판 크랙의 기점의 최대 깊이의 관계를 나타내는 도이다.
도 6은 기판 크랙의 기점의 깊이와 기판 크랙이 진행된 폭의 관계를 나타내는 도이다.
도 7은 본 발명의 실시 형태의 반도체 장치에 있어서 상층의 층간 절연막에 설치되는 단차의 제1 변형예를 나타내는 도이다.
도 8은 본 발명의 실시 형태의 반도체 장치에 있어서 상층의 층간 절연막에 설치되는 단차의 제2 변형예를 나타내는 도이다.
도 9는 본 발명의 실시 형태의 반도체 장치의 변형예를 나타내는 도이다.
이하, 도면을 참조하면서 본 발명을 실시하기 위한 형태에 대해서 상세하게 설명한다.
도 1(a)는, 본 발명의 실시 형태에 의한 웨이퍼 상태의 반도체 장치를 나타내는 평면도이며, 도 1(b)는, 도 1(a)에 나타내는 웨이퍼 상태의 반도체 장치가 복수의 반도체 칩(100)으로 개편화된 상태를 나타내는 평면도이다.
도 1(a)에 나타내는 바와 같이, 본 실시 형태의 반도체 장치는, 웨이퍼 상태에 있어서, 파선으로 나타낸 복수의 칩 영역(100c)을 구비하고 있으며, 각 칩 영역(100c)에는, 시일 링(110)이 설치되어 있다. 각 시일 링(110)의 외측에는, 스크라이브 라인(120)이 설치되어 있다. 도 1(a)에 나타내는 웨이퍼 상태의 반도체 장치는, 스크라이브 라인(120)을 따라 다이싱 블레이드에 의해 절단되어, 도 1(b)에 나타내는 바와 같이, 다이싱 라인(DL)에 의해 분할되어 복수의 반도체 칩(100)으로 개편화된다. 개편화된 반도체 칩(100)은, 각각, 시일 링(110)을 포함하는 회로 영역(CR)과, 회로 영역(CR)에 인접하여, 회로 영역(CR)을 둘러싸도록 설치된 칩 외주 영역(PR)을 가지고 있다.
도 2는, 본 실시 형태의 반도체 장치의 구조를 나타내는 도이며, 도 1(b)의 C-C선을 따른 단면도이다.
도 2에 나타내는 바와 같이, 본 실시 형태의 반도체 장치는, 반도체 기판(101)과, 반도체 기판(101)에 있어서의 회로 영역(CR)에 설치된 시일 링(110)과, 반도체 기판(101) 상에 적층된 층간 절연막(102, 103, 및 104)과, 층간 절연막(104) 상에 형성된 실리콘 질화막 등으로 이루어지는 패시베이션막(105)과, 패시베이션막(105) 상에 형성된 폴리이미드 등으로 이루어지는 유기 절연막(106)을 구비하고 있다.
시일 링(110)은, 반도체 기판(101)에 접속되어 층간 절연막(102)에 설치된 금속 플러그(111)와, 금속 플러그(111)에 접속되어 층간 절연막(102) 상에 설치된 금속막(112)과, 금속막(112)에 접속되어 층간 절연막(103)에 설치된 금속 플러그(113)와, 금속 플러그(113)에 접속되어 층간 절연막(103) 상에 설치된 금속막(114)과, 금속막(114)에 접속되어 층간 절연막(104)에 설치된 금속 플러그(115)와, 금속 플러그(115)에 접속되어 층간 절연막(104) 상에 설치된 금속막(116)에 의해 구성되어 있다. 최상층의 금속막(116)은, 패시베이션막(105)으로 덮여 있다.
또한, 반도체 장치는, 칩 외주 영역(PR)에 있어서, 칩 외주 영역(PR)측이 회로 영역(CR)측보다 낮아지도록 반도체 기판(101)과 층간 절연막(102)(제1 층간 절연막이라고도 한다)의 경계부에 설치된 단차(ST1)와, 칩 외주 영역(PR)에 있어서, 단차(ST1)보다 회로 영역(CR)측에 위치하고, 층간 절연막(104)(제2 층간 절연막이라고도 한다)에 설치된 단차(ST2)를 구비하고 있다. 여기서, 단차(ST1)는, 반도체 기판(101)의 표면에 설치된 LOCOS막(130)의 반도체 기판(101)의 표면으로부터 돌출한 부분에 있어서의 칩 외주 영역(PR)측의 경사부에 의해 구성되어 있다.
이상과 같이 구성된 본 실시 형태의 반도체 장치에 의하면, 도 1(a)에 나타내는 웨이퍼 상태의 반도체 장치를 도 1(b)에 나타내는 바와 같이 다이싱 라인(DL)을 따라 절단한 경우, 이하와 같은 효과를 얻을 수 있다.
도 2에 있어서, 칩 외주 영역(PR)에 있어서의 회로 영역(CR)과 반대측의 단부가 다이싱면(DS)이다. 다이싱을 행하여, 다이싱면(DS)에 있어서 반도체 기판(101)에 기판 크랙이 발생하면, 당해 기판 크랙은, 거기로부터 상방으로 진행되어, 반도체 기판(101)과 층간 절연막(102)의 계면에 도달한다. 그러면, 반도체 기판(101)과 층간 절연막(102)의 계면은, 밀착력이 약한 개소이기 때문에, 크랙은, 거기로부터는 상방이 아니라, 이 계면을 회로 영역(CR)을 향해 진행되어 간다. 또, 다이싱면(DS)에 있어서 반도체 기판(101)과 층간 절연막(102)의 계면에 발생한 크랙도, 동일한 이유에 의해 이 계면을 그대로 회로 영역(CR)을 향해 진행되어 간다. 이들 크랙이 단차(ST1)에 도달하면, 이것을 계기로 크랙의 진행 방향이 상방으로 변화한다. 또, 단차(ST2)는, 특히 응력이 집중하는 개소가 되어 있기 때문에, 크랙은, 층간 절연막(104)에 설치된 단차(ST2)로 유도되어, 층간 절연막(104)의 표면에 도달하게 된다. 따라서, 크랙이 회로 영역(CR)에 도달하는 것을 방지할 수 있다.
도 2에는, 반도체 기판(101)의 표면에 설치된 LOCOS막(130)의 반도체 기판(101)의 표면으로부터 돌출한 부분에 있어서의 칩 외주 영역(PR)측의 경사부를 단차(ST1)로서 사용한 예를 나타냈지만, 단차(ST1)의 구성은, 이것에는 한정되지 않는다.
단차(ST1)는, 예를 들면, 도 3(a) 및 (b)에 나타내는 구조에 의해서도 실현할 수 있다.
도 3(a)는, 도 2에 나타내는 단차(ST1) 부분을 확대한 도에 대응하는 도이며, 단차(ST1)의 다른 예를 나타낸 것이다. 본 예에서는, 반도체 기판(101)의 표면이, 칩 외주 영역(PR)측이 회로 영역(CR)측보다 낮아지도록 파내어져 있으며, 이 파내어진 부분이 단차(ST1)로 되어 있다.
도 3(b)는, 도 2에 나타내는 단차(ST1) 부분을 확대한 도에 대응하는 도이며, 단차(ST1)의 또 다른 예를 나타내는 도이다. 본 예에서는, 반도체 기판(101)에 매입(埋入)됨과 함께 그 상부가 반도체 기판(101)의 표면으로부터 돌출하도록 형성된 STI막(140)의 반도체 기판(101)의 표면으로부터 돌출한 부분에 있어서의 칩 외주 영역측의 측면부를 단차(ST1)로 하고 있다. 이 예의 경우, STI막(140)과 반도체 기판(101)의 계면의 밀착력보다 STI막(140)과 층간 절연막(102)의 계면의 밀착력이 약하기 때문에, 도 3(a)에 나타내는 예와 비교해, 더욱 크랙의 진행 방향이 상방으로 변화하기 쉽다. 또한, 도 2에 나타내는 LOCOS막(130)을 이용하여 단차(ST1)를 구성한 예에 대해서도, 마찬가지이다.
이와 같이, 단차(ST1)는, 각종의 구성에 의해 실현 가능하며, 도 2, 도 3(a), 및 도 3(b)에 나타낸 구성에 한정되는 것은 아니다.
다음에, 도 4를 이용하여, 단차(ST1)와 단차(ST2)와 시일 링(110)의 바람직한 위치 관계에 대해서 설명한다.
도 4에 나타내는 바와 같이, 본 실시 형태의 반도체 장치는, 회로 영역(CR)에 있어서의 칩 외주 영역(PR)과 인접하는 영역에 있어서, 반도체 기판(101) 상에, 방습을 위한 시일 링(110)을 구비하고 있다. 그러나, 시일 링(110)은, 상술한 대로, 금속 플러그와 금속막의 적층으로 이루어져 있으며, 응력이 집중하는 개소가 될 수 있기 때문에, 크랙의 도달점도 될 수 있다. 다이싱면(DS)으로부터 들어간 크랙이 시일 링(110)에 도달하여, 시일 링(110)을 구성하고 있는 금속막이나 금속 플러그가 노출되는 일이 있으면, 거기로부터 새로운 크랙이 발생할 우려가 있어 바람직하지 않다.
따라서, 본 실시 형태에서는, 단차(ST1)의 기점(PO1)으로부터 단차(ST2)의 기점(PO2)까지의 거리(A)가 단차(ST1)의 기점(PO1)으로부터 시일 링(110)까지의 최소 거리(B)보다 짧아지(A＜B)도록, 단차(ST1) 및 단차(ST2)를 배치하고 있다. 이것에 의해, 응력을 시일 링(110)보다 단차(ST2)에 집중시키는 것이 가능해져, 크랙을 층간 절연막(104) 표면의 단차(ST2)로 유도할 수 있다.
여기서, 단차(ST1)와 단차(ST2) 사이의 거리(A)의 조정은, X방향 만이 아니라, Y방향으로 조정하는 것도 가능하다. 즉, 예를 들면, 단차(ST2)를 층간 절연막(103)까지 파냄으로써, 거리(A)를 짧게 하도록 해도 된다.
다음에, 도 5 및 6을 이용하여, 단차(ST1)의 바람직한 위치에 대해서 설명한다.
도 5는, 다이싱의 절단 깊이를 변화시켰을 때의 기판 크랙의 기점의 최대 깊이를 측정한 결과를 나타내는 도이다. 도 5로부터, 기판 크랙의 기점의 최대 깊이는, 다이싱의 절단 깊이를 변화시켜도, 불균형은 있지만 거의 일정값을 취하는 것을 알 수 있었다.
도 6은, 기판 크랙의 기점의 깊이와 각각의 깊이에 있어서 기판 크랙이 진행된 폭을 측정한 결과를 나타내는 도이다. 도 6으로부터, 기판 크랙의 기점의 깊이와 기판 크랙이 진행되는 폭의 비율은, 대략 1：1(각도 45도)이 되어 있으며, 기판 크랙의 기점의 깊이를 x, 기판 크랙이 진행된 폭을 y로 하고, 도 6의 플롯을 선형 근사하면, x와 y의 관계는, 대략, y=1.06x+1.8이 되어 있는 것을 알 수 있었다.
도 5로부터, 기판 크랙의 기점의 최대 깊이의 최대값이 대략 12μm였기 때문에, 상기 식으로부터, 다이싱면으로부터 기판 크랙이 진행되는 폭은 최대 14.52μm가 된다고 추측되기 때문에, 단차(ST1)를 보다 효과적으로 기능시키기 위해서는, 다이싱면(DS)으로부터 단차(ST1)까지의 수평 거리(D)(도 2 참조)를 15μm 이상으로 하는 것이 바람직하다.
다음에, 본 실시 형태의 반도체 장치에 있어서, 상층의 층간 절연막에 설치되는 단차(ST2)의 제1 및 제2 변형예에 대해서, 도 7 및 도 8을 이용하여 설명한다.
제1 변형예에서는, 도 7에 나타내는 바와 같이, 도 2에 나타내는 예에 대해, 패시베이션막(105)이 칩 외주 영역(PR)에 있어서도 층간 절연막(104)을 덮고 있으며, 칩 외주 영역(PR)에 있어서, 패시베이션막(105) 표면으로부터 층간 절연막(104)에 이르는 홈(TR)이 형성되어 있다. 이것에 의해, 본 변형예에서는, 홈(TR)의 칩 외주 영역(PR)측의 내측면이 단차(ST2)로서 기능한다. 이와 같은 구성, 즉, 칩 외주 영역(PR)측이 회로 영역(CR)측보다 높아지도록 형성된 단차(ST2)여도, 도 2에 나타내는 예와 동일하게, 단차(ST2)는, 특히 응력이 집중하는 개소가 되어, 도 2에 나타내는 단차(ST2)와 동일하게 기능한다. 따라서, 칩 외주 영역(PR)에 있어서도 패시베이션막(105)이 층간 절연막(104)을 덮을 필요가 있는 경우 등은, 단차(ST2)를 이와 같이 구성해도 된다.
제2 변형예에서는, 도 8에 나타내는 바와 같이, 도 7에 나타내는 변형예의 홈(TR) 대신에, 패시베이션막(105)에 형성된 홈(TR1)과, 홈(TR1)의 아래에 있어서, 층간 절연막(104)에 설치된 홈(TR1)보다 좁은 폭을 가지는 홈(TR2)을 구비하고 있다. 이것에 의해, 본 변형예에서는, 홈(TR2)의 칩 외주 영역(PR)측의 내측면이 단차(ST2)로서 기능한다. 본 실시 형태에서는 시일 링(110)을 구성하는 금속막이 3층(112, 114, 116)이기 때문에 회로 영역(CR)에 형성되는 금속 배선층(도시하지 않음)도 3층이지만, 예를 들면, 회로 영역(CR)에 형성되는 금속 배선층이 보다 다층이 되며, 이에 수반하여, 층간 절연막도 보다 다층이 됨으로써, 도 4에 나타내는 단차(ST1)의 기점(PO1)으로부터 단차(ST2)의 기점(PO2)까지의 거리(A)를 짧게 하기 위해, 최상층의 층간 절연막으로부터 한 번에 깊은 홈을 파는 것이 곤란한 경우, 본 변형예에 의하면, 상층의 층간 절연막으로부터 순차 단계적으로 홈을 형성함으로써, 거리(A)를 용이하게 짧게 할 수 있다.
도 9는, 본 발명의 실시 형태의 반도체 장치의 변형예를 나타내는 도이다.
본 변형예의 반도체 장치는, 도 9에 나타내는 바와 같이, 도 2에 나타내는 반도체 장치의 칩 외주 영역(PR)에 있어서, 단차(ST2)와 시일 링(110) 사이에 금속 구조체(150)를 더 구비하여 구성되어 있다.
금속 구조체(150)는, 반도체 기판(101)에 접속되어 층간 절연막(102)에 설치된 금속 플러그(151)와, 금속 플러그(151)에 접속되어 층간 절연막(102) 상에 설치된 금속막(152)과, 금속막(152)에 접속되어 층간 절연막(103)에 설치된 금속 플러그(153)와, 금속 플러그(153)에 접속되어 층간 절연막(103) 상에 설치된 금속막(154)과, 금속막(154)에 접속되어 층간 절연막(104)에 설치된 금속 플러그(155)와, 금속 플러그(155)에 접속되어 층간 절연막(104) 상에 설치된 금속막(156)에 의해 구성되어 있다. 최상층의 금속막(156)은, 패시베이션막(105)으로 덮여 있다.
본 변형예에 의하면, 금속 구조체(150)의 존재에 의해, 층간 절연막(102, 103, 104), 및 패시베이션막(105)이 벗겨지기 어려워진다. 따라서, 단차(ST2)에, 보다 응력을 집중시키는 것이 가능해진다.
이상, 본 발명의 실시 형태에 대해서 설명했지만, 본 발명은 상기 실시 형태로 한정되지 않고, 본 발명의 취지를 일탈하지 않는 범위에 있어서 다양한 변경이 가능한 것은 말할 필요도 없다.
100 반도체 칩 100c 칩 영역
101 반도체 기판 102, 103, 104 층간 절연막
105 패시베이션막 106 유기 절연막
110 시일 링
111, 113, 115, 151, 153, 155 금속 플러그
112, 114, 116, 152, 154, 156 금속막
120 스크라이브 라인 130 LOCOS막
140 STI막 150 금속 구조체
215 금속막 CR 회로 영역
DL 다이싱라인 DS 다이싱면
PO1 단차(ST1)의 기점 PO2 단차(ST2)의 기점
PR 칩 외주 영역 ST1, ST2 단차
TR, TR1, TR2 홈

Claims (11)

  1. 회로 영역과 상기 회로 영역에 인접해서 설치된 칩 외주 영역을 포함하는 반도체 기판과,
    상기 반도체 기판 상에 설치된 제1 층간 절연막과,
    상기 제1 층간 절연막 상에 설치된 제2 층간 절연막과,
    상기 칩 외주 영역에 있어서, 상기 칩 외주 영역측이 상기 회로 영역측보다 낮아지도록 상기 반도체 기판과 상기 제1 층간 절연막의 경계부에 설치된 제1 단차와,
    상기 칩 외주 영역에 있어서, 상기 제1 단차보다 상기 회로 영역측에 위치하고, 상기 제2 층간 절연막에 설치된 제2 단차를 구비하는 것을 특징으로 하는 반도체 장치.
  2. 청구항 1에 있어서,
    상기 제1 단차는, 상기 반도체 기판의 표면에 설치된 LOCOS막의 상기 반도체 기판의 표면으로부터 돌출한 부분에 있어서의 칩 외주 영역측의 경사부인 것을 특징으로 하는 반도체 장치.
  3. 청구항 1에 있어서,
    상기 제1 단차는, 상기 반도체 기판이 파내어진 부분인 것을 특징으로 하는 반도체 장치.
  4. 청구항 1에 있어서,
    상기 제1 단차는, 상기 반도체 기판에 매입(埋入)됨과 함께 상부가 상기 반도체 기판의 표면으로부터 돌출하도록 형성된 STI막의 상기 반도체 기판의 표면으로부터 돌출한 부분에 있어서의 칩 외주 영역측의 측면부인 것을 특징으로 하는 반도체 장치.
  5. 청구항 1 내지 청구항 4 중 어느 한 항에 있어서,
    상기 제2 단차는, 상기 칩 외주 영역측이 상기 회로 영역측보다 낮아지도록 설치되어 있는 것을 특징으로 하는 반도체 장치.
  6. 청구항 1 내지 청구항 4 중 어느 한 항에 있어서,
    상기 제2 단차는, 상기 칩 외주 영역측이 상기 회로 영역측보다 높아지도록 설치되어 있는 것을 특징으로 하는 반도체 장치.
  7. 청구항 1 내지 청구항 4 중 어느 한 항에 있어서,
    상기 제2 층간 절연막에 설치된 제1 홈을 더 구비하고,
    상기 제2 단차는, 상기 제1 홈의 상기 칩 외주 영역측에 형성된 단차부인 것을 특징으로 하는 반도체 장치.
  8. 청구항 1 내지 청구항 4 중 어느 한 항에 있어서,
    상기 제2 층간 절연막에 설치된 제1 홈과,
    상기 제2 층간 절연막에 있어서 상기 제1 홈의 아래에 설치되며 상기 제1 홈보다 좁은 폭을 가지는 제2 홈을 더 구비하고,
    상기 제2 단차는, 상기 제2 홈의 상기 칩 외주 영역측에 형성된 단차부인 것을 특징으로 하는 반도체 장치.
  9. 청구항 1 내지 청구항 4 중 어느 한 항에 있어서,
    상기 회로 영역에 있어서의 상기 칩 외주 영역과 인접하는 영역에 있어서, 상기 반도체 기판 상에 설치된 시일 링을 더 가지며,
    상기 제1 단차의 기점으로부터 상기 제2 단차의 기점까지의 거리가 상기 제1 단차의 기점으로부터 상기 시일 링까지의 최소 거리보다 짧은 것을 특징으로 하는 반도체 장치.
  10. 청구항 1 내지 청구항 4 중 어느 한 항에 있어서,
    상기 칩 외주 영역의 상기 회로 영역과 반대측의 단부가 다이싱면이며, 상기 다이싱면으로부터 상기 제1 단차까지의 수평 거리가 15μm 이상인 것을 특징으로 하는 반도체 장치.
  11. 청구항 1 내지 청구항 4 중 어느 한 항에 있어서,
    상기 칩 외주 영역에 있어서, 상기 제2 단차보다 칩 영역측에, 상기 제1및 상기 제2 층간 절연막 중에 설치된 금속 구조체를 더 구비하는 것을 특징으로 하는 반도체 장치.
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