WO2016079969A1 - 半導体ウェハおよび半導体装置の製造方法 - Google Patents

半導体ウェハおよび半導体装置の製造方法 Download PDF

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pad
dicing
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via hole
pads
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浩次 江口
中野 敬志
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株式会社デンソー
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Definitions

  • the present disclosure relates to a semiconductor wafer and a semiconductor device manufacturing method for manufacturing a semiconductor device by dicing the semiconductor wafer along a dicing line.
  • a predetermined semiconductor element is formed in a chip formation region of a semiconductor wafer, and an inspection element (TEG element) for inspecting the characteristics of the semiconductor element is formed on a dicing line, and the inspection element is inspected to form a semiconductor.
  • TAG element inspection element
  • a manufacturing method for manufacturing a semiconductor device by inspecting element characteristics and then dicing a semiconductor wafer along a dicing line is known.
  • the dicing line is also formed with a pad made of a metal film that is electrically connected to the inspection element as well as a probe needle of the inspection device.
  • Patent Document 1 in a dicing line, a semiconductor wafer with a pad approaching one chip formation region side of an adjacent chip formation region is prepared, and when dicing, It is disclosed that the part on the other chip forming region side is not brought into contact with the pad. According to this, when the semiconductor wafer is diced with the dicing blade, the portion on the other chip forming region side of the dicing blade does not contact the pad, so that the metal particles can be prevented from adhering to the portion. That is, the total amount of metal particles adhering to the dicing blade can be reduced. For this reason, it can suppress that a chipping and a crack generate
  • the present disclosure aims to provide a semiconductor wafer capable of suppressing the occurrence of chipping and cracks in a dicing line without complicating the manufacturing process, and a method of manufacturing a semiconductor device using the semiconductor wafer.
  • a plurality of chip formation regions are partitioned by a dicing line, a semiconductor element is formed in each of the plurality of chip formation regions, and the dicing line has the same characteristics as the semiconductor element.
  • a method of manufacturing a semiconductor device comprising: a step of dicing a wafer along a dicing line with a dicing blade, wherein the width of the dicing line is wider than a cut region diced by the dicing blade in the step of preparing the semiconductor wafer.
  • a plurality of pads are adjacent to each other with a dicing line between them.
  • the chip is formed on one chip forming area side and the remaining portions of the plurality of pads are formed on the other chip forming area side of the adjacent chip forming area across the dicing line.
  • the part on the other chip forming area side of the dicing blade is not in contact with the pad and formed on the other chip forming area side.
  • the semiconductor wafer is diced with a dicing blade so that a portion of one of the dicing blades on the chip forming region side does not come into contact with the pad.
  • a pad formed on a dicing line is partially formed on one chip forming region side of an adjacent chip forming region, and the remaining portion is formed on the other chip forming region side. Yes. For this reason, when dicing, it can suppress that a big stress is applied only to the one chip formation area side.
  • an inspection device having a probe needle similar to the conventional one can be used. That is, according to the manufacturing method of the semiconductor device described above, it is possible to suppress the introduction of chipping and cracks into the dicing line without complicating the manufacturing process.
  • a semiconductor wafer includes a plurality of chip formation regions partitioned by dicing lines and a plurality of semiconductor elements formed in the dicing lines and having the same characteristics as the semiconductor elements formed in each of the plurality of chip formation regions. And a plurality of pads formed on the dicing line and electrically connected to the respective inspection elements, wherein the dicing line has a width that is smaller than a cut region diced by a dicing blade.
  • the plurality of pads are partly formed on one chip forming region side of the adjacent chip forming region across the dicing line, and the remaining part is the other of the adjacent chip forming region across the dicing line It is formed on the chip formation region side.
  • a part of the pad formed on the dicing line is formed on one chip forming region side of the adjacent chip forming region, and the remaining part is formed on the other chip forming region side. For this reason, when dicing this semiconductor wafer, it can suppress that a big stress is applied only to the one chip formation area side.
  • the other chip forming area side of the dicing blade is the pad.
  • the remaining pad formed on the other chip forming region side without making contact with the chip forming region side part of the dicing blade by not contacting the pad It is possible to suppress the metal particles from adhering to the portion of the dicing blade that does not contact the pad. Therefore, it is possible to suppress occurrence of chipping and cracks in the dicing line.
  • an inspection device having a probe needle similar to the conventional one can be used. That is, when the semiconductor wafer is diced along the dicing line, chipping and cracks can be prevented from being introduced into the dicing line without complicating the manufacturing process.
  • FIG. 1 is a plan view of a semiconductor wafer according to the first embodiment.
  • FIG. 2 is a schematic plan view of the dicing line in FIG.
  • FIG. 3 is a sectional view taken along line III-III in FIG.
  • FIG. 4 is a schematic diagram showing the relationship between pads formed on the dicing line and adjacent chip formation regions.
  • FIG. 5 is a cross-sectional view of a portion including a pad of a dicing line in the second embodiment.
  • FIG. 6 is a plan view showing the vicinity of the pad shown in FIG. FIG.
  • FIG. 7 is a cross-sectional view of a portion including a pad of a dicing line in the third embodiment.
  • FIG. 8 is a plan view of a portion including a pad of a dicing line in the fourth embodiment.
  • FIG. 9 is a plan view of a portion including a pad of a dicing line in the fifth embodiment.
  • FIG. 10 is a cross-sectional view of a portion including a pad of a dicing line in the sixth embodiment.
  • FIG. 11 is a cross-sectional view of a portion including a pad of a dicing line in the seventh embodiment.
  • FIG. 12 is a plan view showing the vicinity of the pad shown in FIG. FIG.
  • FIG. 13 is a cross-sectional view of a portion including a pad of a dicing line in the eighth embodiment.
  • FIG. 14 is a schematic diagram showing a relationship between pads formed on the dicing line and adjacent chip formation regions in the ninth embodiment.
  • FIG. 15 is a schematic diagram showing the relationship between pads formed on a dicing line and adjacent chip formation regions in a modification of the ninth embodiment.
  • a semiconductor wafer 1 having a plurality of chip formation regions 10 and each chip formation region 10 partitioned by a dicing line 20 is prepared.
  • the semiconductor wafer 1 having the dicing line 20 between the chip formation regions 10 is prepared.
  • the width of the dicing line 20 is wider than the thickness of a dicing blade 30 described later (the cut region 20a that is actually diced by the dicing blade 30).
  • the structure of the semiconductor wafer 1 prepared in the present embodiment will be specifically described.
  • the semiconductor wafer 1 has a wafer such as a silicon wafer, and semiconductor elements such as MOSFET elements and diode elements are formed in each chip formation region 10. In addition, an interlayer insulating film, a wiring layer, a pad, and the like are appropriately formed on the wafer.
  • the dicing line 20 is electrically connected to a plurality of inspection elements (TEG elements) 21 having the same characteristics as the semiconductor elements formed in the chip formation region 10 and the inspection elements 21.
  • TSG elements inspection elements
  • pads 22 are formed on which probe needles provided in the inspection device are brought into contact in the inspection process.
  • an interlayer insulating film 23 composed of TEOS (Tetra Ethyl Ortho Silicate) or the like is formed on the wafer 1a, and the interior of the interlayer insulating film 23 is also formed. Further, a wiring layer 24 made of aluminum (Al) or the like and electrically connected to the test element 21 is formed.
  • TEOS Tetra Ethyl Ortho Silicate
  • FIG. 2 is a schematic plan view of the dicing line 20 and shows the positional relationship between the inspection element 21, the pad 22, and the wiring layer 24.
  • the inspection element 21, the pad 22, and the wiring layer 24 are actually different. It is formed at a place (height).
  • a nitride film 25 having a lower permeability of moisture (water droplets or water vapor) than the interlayer insulating film 23 is disposed on the interlayer insulating film 23.
  • a protective insulating film 26 having a lower hardness than the nitride film 25 and a higher adhesion to the metal than the nitride film 25 is disposed on the nitride film 25.
  • the protective insulating film 26 is made of TEOS or the like, like the interlayer insulating film 23.
  • a via hole 27 is formed through the protective insulating film 26, the nitride film 25, and the interlayer insulating film 23 to expose the wiring layer 24.
  • the via hole 27 is made of a metal such as Al or AlCu, and is embedded with a pad 22 electrically and mechanically connected to the wiring layer 24 and electrically connected to an external circuit.
  • the pad 22 is manufactured as follows. That is, after forming a via hole 27 that penetrates the protective insulating film 26, the nitride film 25, and the interlayer insulating film 23, a metal film is formed by a PVD (Physical Vapor Deposition) method or the like so that the via hole 27 is embedded. Then, the metal film deposited on the protective insulating film 26 is manufactured by patterning. For this reason, the pad 22 has a shape in which the inner edge (portion disposed in the via hole 27) is recessed. That is, in the pad 22 in FIG. 2, the line forming the inner rectangular shape indicates the boundary between the recessed inner edge portion and the not recessed outer edge portion.
  • PVD Physical Vapor Deposition
  • the plurality of pads 22 formed on the dicing line 20 is one of the chip formation regions 10 of the adjacent chip formation regions 10 (FIG. 2 and FIG. 2). 4 is formed close to the chip forming area 10 on the right side of the paper surface, and the remainder is formed close to the other chip forming area 10 (the chip forming area 10 on the left side of the paper surface in FIGS. 2 and 4).
  • the pad 22 formed on one chip forming region 10 side and the pad 22 formed on the other chip forming region 10 side are extending directions of the dicing line 20 (up and down direction on the paper surface in FIGS. 2 and 4). Are formed alternately.
  • the width of the dicing line 20 is wider than the thickness of the dicing blade 30, and in the process of dicing the semiconductor wafer 1 described later, the dicing blade 30 dices the central portion of the dicing line 20. . That is, the center portion of the dicing line 20 becomes a cut region 20 a that is actually cut by the dicing blade 30.
  • the pad 22 arranged on the one chip forming region 10 side protrudes from the cut region 20a on the one chip forming region 10 side, and the pad 22 arranged on the other chip forming region 10 side corresponds to the other chip forming region 10 side.
  • the portion on the chip forming region 10 side is formed so as to protrude from the cut region 20a.
  • the semiconductor wafer 1 as described above is prepared.
  • the characteristic inspection of the semiconductor element formed in each chip formation region 10 is performed.
  • the inspection element 21 formed in the dicing line 20 is configured to have the same characteristics as the semiconductor element formed in each chip formation region 10. For this reason, the probe needle of the inspection device is brought into contact with the pad 22 electrically connected to the inspection element 21 formed on the dicing line 20 and the characteristics of the inspection element 21 are inspected to form each chip formation region 10. Inspect the characteristics of semiconductor devices.
  • the semiconductor wafer 1 is diced along a dicing line 20 with a dicing blade 30 to divide the semiconductor wafer 1 into chips.
  • a dicing blade 30 having a diamond abrasive layer is used, and a dicing blade 20 is diced at a substantially central portion thereof to divide each chip forming region 10 into chips, thereby providing a semiconductor device. To manufacture.
  • the pad 22 formed on the dicing line 20 includes a pad 22 formed on one chip forming region 10 side of an adjacent chip forming region 10 and a pad 22 formed on the other chip forming region 10 side. Are formed alternately. Then, when dicing the pad 22 formed on one chip formation region 10 side, the other chip formation region 10 side portion of the dicing blade 30 does not contact the pad 22 and the other chip formation is performed. When dicing the pad 22 formed on the region 10 side, the pad 22 is diced so that the portion on the one chip forming region 10 side does not contact the pad 22.
  • the pads 22 formed on the dicing line 20 are formed on one chip forming region 10 side and the other chip forming region 10 side. For this reason, when dicing, it can suppress that a big stress is applied only to the one chip formation area 10 side. Therefore, it is possible to suppress occurrence of chipping and cracks in the dicing line 20.
  • the pad 22 formed on the dicing line 20 is partially formed on one chip forming region 10 side of the adjacent chip forming region 10 and the remaining part is the other chip forming region. It is formed on the 10 side. For this reason, when dicing, it can suppress that a big stress is applied only to the one chip formation area 10 side.
  • an inspection device having a probe needle similar to the conventional one can be used. For this reason, it can suppress that a chipping and a crack are introduce
  • a wafer in which a via hole 27 is formed in a region different from the cut region 20 a in the dicing line 20 is prepared. That is, a portion of the pad 22 embedded in the via hole 27 is prepared in a region different from the cut region 20 a of the dicing line 20.
  • FIG. 5 corresponds to a cross section taken along line VV in FIG. 5 is a cross-sectional view of a portion including a pad 22 formed on one chip formation region 10 side
  • FIG. 6 is a schematic view of a portion including a pad 22 formed on one chip formation region 10 side.
  • the via holes 27 are arranged in a region different from the cut region 20a by being arranged on the one chip forming region 10 side.
  • the via hole 27 is cut by being arranged on the other chip forming region 10 side. Arranged in a region different from the region 20a.
  • the via hole 27 has a rectangular shape in which the opening portion has the longitudinal direction in the direction along the dicing line 20 (the vertical direction in the drawing in FIG. 6). Therefore, the recessed portion of the pad 22 has a rectangular shape whose longitudinal direction is the direction along the dicing line 20.
  • the line forming the inner rectangular shape indicates the boundary between the recessed inner edge portion and the not recessed outer edge portion.
  • a portion facing the pad 22 in the wiring layer 24 is formed only in a region different from the cut region 20 a in the dicing line 20.
  • the wiring layer 24 of the part is formed on the one chip formation region 10 side with respect to the cut region 20a.
  • FIG. 7 corresponds to a cross section taken along line VV in FIG.
  • FIG. 7 is a cross-sectional view of a portion including the pad 22 formed on the one chip forming region 10 side, and a portion of the wiring layer 24 facing the pad 22 is disposed on the one chip forming region 10 side. As a result, it is arranged in a region different from the cut region 20a.
  • the wiring layer 24 of the portion facing the pad 22 is disposed on the other chip forming region 10 side. By doing so, it is arranged in a region different from the cut region 20a.
  • the wiring layer 24 in the portion facing the pad 22 is not diced, so that the metal film to be diced is further reduced and the same as in the second embodiment. The effect of can be obtained.
  • a plurality of via holes 27 are prepared.
  • the via hole 27 is formed in a region different from the cut region 20a in the dicing line 20, so that the same effect as in the third embodiment can be obtained. it can.
  • FIG. 8 is a schematic view of a portion including the pad 22 formed on the one chip forming region 10 side, and the region different from the cut region 20a by the via hole 27 being arranged on the one chip forming region 10 side. Is arranged.
  • the inspection device of the pad 22 is provided.
  • a device is prepared in which a via hole 27 is formed below a portion different from the portion where the probe needle can come into contact. That is, a portion of the pad 22 that is recessed (a line that forms a rectangular shape in the pad 22 in FIG. 9) is a portion that is different from a portion of the pad 22 that can be contacted by a probe needle provided in an inspection device. Prepare what is located in. For example, when the probe needle is brought into contact with a circle having a predetermined radius including the center of the pad 22 (dotted line in the pad 22 in FIG.
  • FIG. 9 is a schematic view of a portion including the pad 22 formed on one chip formation region 10 side.
  • the pad 22 has a recessed shape in the portion embedded in the via hole 27, but the recessed shape is a region different from the region where the probe needle can be contacted. For this reason, when the probe needle is brought into contact with the pad 22, the probe needle is brought into contact with the flat surface of the pad 22, so that the stress applied by the contact with the probe needle is concentrated at a specific location. While suppressing the above, the same effect as in the fourth embodiment can be obtained.
  • FIG. 10 is a cross-sectional view of a portion including the pad 22 formed on one chip formation region 10 side.
  • the wiring layer 24 in the part facing the pad 22 is all removed, and therefore, after the wiring layer 24 in the part is removed, There is no portion for mechanically fixing the non-diced portion. For this reason, when dicing, the part of the pad 22 which is not diced can be peeled off and scattered. For example, in FIG. 10, the portion of the pad 22 on the one chip formation region 10 side is not diced, but the pad 22 is not mechanically connected to the wiring layer 24 and is easily peeled off.
  • the pads 22 formed on the dicing line 20 are all removed (separated) in advance when the divided semiconductor device is mounted on a member to be mounted. Therefore, it is possible to suppress the remaining portion (metal film) of the pad 22 from adhering to the mounted member.
  • connection via made of a metal different from the pad 22 is arranged in the via hole 27 with respect to the first embodiment, and the other parts are the same as those in the first embodiment. Omitted.
  • connection via 28 metal member made of a metal different from the pad 22 is embedded in the via hole 27, and the pad 22 A wiring layer that is electrically and mechanically connected to the wiring layer 24 via a connection via 28 is prepared.
  • FIG. 11 corresponds to a cross section taken along line XI-XI in FIG.
  • FIG. 11 is a cross-sectional view of a portion including the pad 22 formed on the one chip forming region 10 side
  • FIG. 12 is a schematic diagram of a portion including the pad 22 formed on the one chip forming region 10 side.
  • the opening of the via hole 27 has a square shape with a side length of 0.15 ⁇ m or less, and the connection via 28 is made of a metal containing tungsten. This is due to the following reason.
  • the connection via 28 is made of a metal containing tungsten in order to form a metal containing tungsten by a CVD method so that the metal film is completely embedded in the via hole 27.
  • a metal film is also formed on the interlayer insulating film 23, so that the interlayer insulating film 23 is formed by the CMP method or the like. After removing the metal film formed thereon, the pad 22 is formed.
  • the connection via 28 is embedded in the via hole 27, the portion of the pad 22 opposite to the interlayer insulating film 23 is a flat surface.
  • the nitride film 25 and the protective insulating film 26 are not formed on the interlayer insulating film 23, and the pad 22 is formed directly on the interlayer insulating film 23.
  • the pad 22 and the wiring layer 24 are mechanically connected via the connection via 28 made of a metal different from that of the pad 22 and the wiring layer 24.
  • the mechanical connection strength may be reduced. Therefore, on the interlayer insulating film 23, an opening 29a that exposes the inner edge portion of the pad 22 on the side opposite to the interlayer insulating film 23 side is provided so that a portion of the pad 22 that is not diced is not scattered during dicing.
  • a reinforcement film 29 that is formed and covers the outer edge is formed.
  • the inner edge part of the pad 22 is a part where the probe needle of the inspection device is in contact in the inspection process.
  • the reinforcing film 29 is composed of a nitride film or the like.
  • the same effect as in the first embodiment can be obtained.
  • the example in which the reinforcing film 29 is disposed has been described. However, the reinforcing film 29 may not be provided.
  • FIG. 13 is a cross-sectional view of a portion including a pad 22 formed on one chip formation region 10 side. Since the wiring layer 24 is not formed below the pad 22, the via hole 27 is not formed in the protective insulating film 26, the nitride film 25, and the interlayer insulating film 23. In the present embodiment, the wiring layer 24 is electrically connected to the pad 22 on the protective insulating film 26 in a cross section different from that in FIG.
  • an opening 29a that exposes the inner edge of the pad 22 on the side opposite to the interlayer insulating film 23 is formed.
  • a reinforcing film 29 is formed to cover the surface.
  • three probe needles are provided as the inspection device, and the imaginary line connecting the tip portions that come into contact with the pads 22 of the probe needles is linear, and the distance between the tip portions is the same. Use the same one. That is, as the inspection device, one in which the tip portions of the three probe needles are arranged evenly and linearly is used. Then, as shown in FIG. 14, when preparing the semiconductor wafer 1, a plurality of pads 22 formed on the dicing line 20 are formed in either one of the three pads 22 in the adjacent chip forming region 10. What is formed on the region 10 side is prepared. In other words, the pads 22 having the same number as the number of probe needles are prepared alternately on either one of the chip formation regions 10 side.
  • a plurality of pads 22 are formed into sets 22a for each of the same number of probe needles, and a set formed on either one of the chip formation regions 10 is prepared for each set 22a.
  • the imaginary line connecting them is linear, and the distance between them is equal to the distance between the probe needles. That is, the pads 22 in the set 22a are arranged corresponding to the arrangement shape of the probe needles.
  • the plurality of pads 22 formed on the dicing line 20 may not be formed alternately along the extending direction of the dicing line 20.
  • the inspection element 21 is inspected by bringing a plurality of probe needles provided in the inspection device into contact with the plurality of pads 22 simultaneously. Therefore, as in the present embodiment, a plurality of pads 22 formed on the dicing line 20 are set to a set 22a for each of the same number of probe needles, and the pads 22 in the set 22a are made to correspond to the arrangement shape of the probe needles.
  • the probe needle can be brought into contact with the pad 22 as it is in the inspection process. Therefore, the inspection process can be simplified.
  • the interval between adjacent sets 22a is longer than the interval between adjacent pads 22 in the set 22a so that the configuration of the set 22a can be easily understood.
  • the interval between adjacent pairs 22a may be equal to the interval between adjacent pads 22 in the set 22a, or may be shorter than the interval between adjacent pads 22 in the set 22a.
  • an inspection device in which the virtual line connecting the tip of the probe needle is not linear may be used.
  • an inspection device in which the virtual line connecting the tip of the probe needle is uneven is used. You may do it.
  • the pads 22 are arranged in an uneven shape corresponding to the arrangement shape of the probe needle for each set 22a, thereby Effects similar to those of the ninth embodiment can be obtained.
  • the pad 22 formed on one chip formation region 10 side and the pad 22 formed on the other chip formation region 10 side are in the extending direction of the dicing line 20. It does not need to be formed alternately along. For example, only one pad 22 may be formed on one chip forming region 10 side along the extending direction of the dicing line 20 and the remaining pads 22 may be formed on the other chip forming region 10 side.
  • the number of probe needles provided in the inspection device is not three, but may be two or four or more. Further, the distance between the tip portions in contact with the pad 22 of the probe needle may be different. Even when such an inspection device is used, the same effect as that of the ninth embodiment can be obtained by arranging the pad 22 in correspondence with the arrangement shape of the probe needle.
  • the seventh embodiment may be combined with the second to sixth embodiments and the ninth embodiment, and the connection via 28 made of a metal different from the wiring layer 24 and the pad 22 may be embedded in the via hole 27. Further, the reinforcing film 29 may be disposed on the protective insulating film 26. Then, the ninth embodiment is combined with the second to eighth embodiments, and a set 22a is formed for each number corresponding to the number of probe needles of the inspection device, and the pads 22 in the set 22a correspond to the arrangement shape of the probe needles. You may make it arrange

Landscapes

  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

 半導体装置の製造方法を提供する。半導体ウェハ1を用意する工程では、ダイシングライン(20)の幅がダイシングブレード(30)でダイシングされるカット領域(20a)よりも広くされ、複数のパッド(22)の一部がダイシングラインを挟んで隣接するチップ形成領域(10)の一方のチップ形成領域側に形成されていると共に残部が他方のチップ形成領域側に形成されたものを用意する。そして、ダイシングする工程では、一部のパッドをダイシングする際にはダイシングブレードのうちの他方のチップ形成領域側の部分が当該パッドと当接せず、残部のパッドをダイシングする際にはダイシングブレードのうちの一方のチップ形成領域側の部分が当該パッドと当接しないように、半導体ウェハ1をダイシングブレードでダイシングする。

Description

半導体ウェハおよび半導体装置の製造方法 関連出願の相互参照
 本出願は、2014年11月19日に出願された日本国特許出願2014-234574号および2015年10月27日に出願された日本国特許出願2015-210988号に基づくものであり、それらの開示をここに参照により援用する。
 本開示は、半導体ウェハ、および当該半導体ウェハをダイシングラインに沿ってダイシングすることで半導体装置を製造する半導体装置の製造方法に関するものである。
 従来より、半導体ウェハのチップ形成領域に所定の半導体素子を形成すると共に、ダイシングラインに当該半導体素子の特性を検査するための検査素子(TEG素子)を形成し、検査素子を検査することによって半導体素子の特性を検査した後、半導体ウェハをダイシングラインに沿ってダイシングすることで半導体装置を製造する製造方法が知られている。なお、ダイシングラインには、検査素子と共に、当該検査素子と電気的に接続されると共に、検査機器のプローブ針が当接される金属膜で構成されたパッドも形成されている。
 しかしながら、半導体ウェハをダイシンラインに沿ってダイシングブレードでダイシングする際、検査素子と接続されるパッド(金属膜)をダイシングするときにパッドを構成する金属粒子がダイシングブレードに付着する。このため、金属粒子が付着することによってダイシングブレードからダイシングライン(半導体ウェハ)に不規則な応力が印加され易くなり、ダイシングラインにチッピングやクラックが発生することがある。そして、当該チッピングやクラックがチップ形成領域に伝播されると、半導体装置の特性が変化してしまうことになる。
 この問題を解決するため、例えば、特許文献1には、ダイシングラインにおいて、隣接するチップ形成領域の一方のチップ形成領域側にパッドを寄せた半導体ウェハを用意し、ダイシングする際、ダイシングブレードのうちの他方のチップ形成領域側の部分をパッドに当接させないようにすることが開示されている。これによれば、半導体ウェハをダイシングブレードでダイシングする際、ダイシングブレードのうちの他方のチップ形成領域側の部分がパッドと接触しないため、当該部分に金属粒子が付着することを抑制できる。つまり、ダイシングブレードに付着する金属粒子の総量を低減できる。このため、ダイシングラインにチッピングやクラックが発生することを抑制できる。
特開2012-256787号公報
 しかしながら、上記半導体装置の製造方法では、ダイシングラインにおいて、全てのパッドを一方のチップ形成領域側に寄せて配置しているため、当該一方のチップ形成領域側に大きな応力が発生する可能性がある。このため、当該応力によってチッピングやクラック等が発生する可能性がある。
 また、パッドを極めて小さくすることにより、ダイシングブレードでダイシングされる金属膜(パッド)を減らすことも考えられる。しかしながら、パッドを極めて小さくした場合、プローブ針をパッドに当接させるために高度な位置精度が必要になり、製造工程が複雑化するおそれがある。さらに、パッドに整合するプローブ針を新たに用意しなければならない。
 本開示は上記点に鑑みて、製造工程を複雑化することなく、ダイシングラインにチッピングやクラックが発生することを抑制できる半導体ウェハおよびそれを用いた半導体装置の製造方法を提供することを目的の一つとする。
 本開示の一観点の半導体装置の製造方法は、複数のチップ形成領域がダイシングラインにて区画されており、複数のチップ形成領域それぞれに半導体素子が形成され、ダイシングラインに半導体素子と同じ特性を有する複数の検査素子および検査素子と電気的に接続される複数のパッドが形成された半導体ウェハを用意する工程と、検査素子の特性を検査することによって半導体素子の特性を検査する工程と、半導体ウェハをダイシングラインに沿ってダイシングブレードでダイシングする工程と、を行う半導体装置の製造方法であって、半導体ウェハを用意する工程では、ダイシングラインの幅がダイシングブレードでダイシングされるカット領域よりも広くされ、複数のパッドの一部がダイシングラインを挟んで隣接するチップ形成領域の一方のチップ形成領域側に形成されていると共に複数のパッドの残部がダイシングラインを挟んで隣接するチップ形成領域の他方のチップ形成領域側に形成されたものを用意し、ダイシングする工程では、一方のチップ形成領域側に形成された一部のパッドをダイシングする際にはダイシングブレードのうちの他方のチップ形成領域側の部分が当該パッドと当接せず、他方のチップ形成領域側に形成された残部のパッドをダイシングする際にはダイシングブレードのうちの一方のチップ形成領域側の部分が当該パッドと当接しないように、半導体ウェハをダイシングブレードでダイシングする。
 この半導体装置の製造方法によれば、ダイシングラインに形成されたパッドは、一部が隣接するチップ形成領域の一方のチップ形成領域側に形成され、残部が他方のチップ形成領域側に形成されている。このため、ダイシングする際、片方のチップ形成領域側のみに大きな応力が印加されることを抑制できる。
 また、ダイシングラインをダイシングする際、一方のチップ形成領域側に形成された一部のパッドをダイシングする際にはダイシングブレードのうちの他方のチップ形成領域側の部分が当該パッドと当接せず、他方のチップ形成領域側に形成された残部のパッドをダイシングする際にはダイシングブレードのうちの一方のチップ形成領域側の部分がパッドと当接しないようにしている。このため、ダイシングブレードのうちのパッドと当接しない部分に金属粒子が付着することを抑制でき、ダイシングラインにチッピングやクラックが発生することを抑制できる。
 さらに、パッドを極めて小さくする必要もないため、従来と同様のプローブ針を備える検査機器を用いることができる。つまり、上述の半導体装置の製造方法によれば、製造工程を複雑化することなく、ダイシングラインにチッピングやクラックが導入されることを抑制できる。
 また、本開示の一観点の半導体ウェハは、ダイシングラインにて区画された複数のチップ形成領域と、ダイシングラインに形成され、複数のチップ形成領域それぞれに形成された半導体素子と同じ特性を有する複数の検査素子と、ダイシングラインに形成され、それぞれの検査素子と電気的に接続される複数のパッドと、を備える半導体ウェハであって、ダイシングラインは、幅がダイシングブレードでダイシングされるカット領域よりも広くされ、複数のパッドは、一部がダイシングラインを挟んで隣接するチップ形成領域の一方のチップ形成領域側に形成されていると共に残部がダイシングラインを挟んで隣接するチップ形成領域の他方のチップ形成領域側に形成されている。
 この半導体ウェハによれば、ダイシングラインに形成されたパッドは、一部が隣接するチップ形成領域の一方のチップ形成領域側に形成され、残部が他方のチップ形成領域側に形成されている。このため、この半導体ウェハをダイシングする際、片方のチップ形成領域側のみに大きな応力が印加されることを抑制できる。
 また、半導体ウェハをダイシングラインに沿ってダイシングする際、一方のチップ形成領域側に形成された一部のパッドをダイシングする際にはダイシングブレードのうちの他方のチップ形成領域側の部分が当該パッドと当接せず、他方のチップ形成領域側に形成された残部のパッドをダイシングする際にはダイシングブレードのうちの一方のチップ形成領域側の部分がパッドと当接しないようにすることにより、ダイシングブレードのうちのパッドと当接しない部分に金属粒子が付着することを抑制できる。したがって、ダイシングラインにチッピングやクラックが発生することを抑制できる。
 さらに、この半導体ウェハでは、パッドを極めて小さくする必要もないため、従来と同様のプローブ針を備える検査機器を用いることができる。つまり、上述の半導体ウェハは、半導体ウェハをダイシングラインに沿ってダイシングする際、製造工程を複雑化することなく、ダイシングラインにチッピングやクラックが導入されることを抑制できる。
 本開示についての上記および他の目的、特徴や利点は、添付の図面を参照した下記の詳細な説明から、より明確になる。添付図面において
図1は、第1実施形態における半導体ウェハの平面図である。 図2は、図1中のダイシングラインの平面模式図である。 図3は、図2中のIII-III線に沿った断面図である。 図4は、ダイシングラインに形成されるパッドと隣接するチップ形成領域との関係を示す模式図である。 図5は、第2実施形態におけるダイシングラインのパッドを含む部分の断面図である。 図6は、図5に示すパッド近傍を示す平面図である。 図7は、第3実施形態におけるダイシングラインのパッドを含む部分の断面図である。 図8は、第4実施形態におけるダイシングラインのパッドを含む部分の平面図である。 図9は、第5実施形態におけるダイシングラインのパッドを含む部分の平面図である。 図10は、第6実施形態におけるダイシングラインのパッドを含む部分の断面図である。 図11は、第7実施形態におけるダイシングラインのパッドを含む部分の断面図である。 図12は、図11に示すパッド近傍を示す平面図である。 図13は、第8実施形態におけるダイシングラインのパッドを含む部分の断面図である。 図14は、第9実施形態におけるダイシングラインに形成されるパッドと隣接するチップ形成領域との関係を示す模式図である。 図15は、第9実施形態の変形例におけるダイシングラインに形成されるパッドと隣接するチップ形成領域との関係を示す模式図である。
 以下、複数の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに略同一である部分には、同一符号を付して説明を行う。
 (第1実施形態)
 第1実施形態について図面を参照しつつ説明する。
 まず、図1に示されるように、複数のチップ形成領域10を有し、各チップ形成領域10がダイシングライン20にて区画されている半導体ウェハ1を用意する。言い換えると、各チップ形成領域10の間にダイシングライン20を有する半導体ウェハ1を用意する。なお、ダイシングライン20の幅は、後述するダイシングブレード30の厚み(ダイシングブレード30で実際にダイシングされるカット領域20a)よりも広くされている。以下に、本実施形態で用意する半導体ウェハ1の構造について具体的に説明する。
 半導体ウェハ1は、シリコンウェハ等のウェハを有し、各チップ形成領域10には、MOSFET素子やダイオード素子等の半導体素子が形成されている。また、ウェハ上には、層間絶縁膜、配線層、パッド等が適宜形成されている。
 また、ダイシングライン20には、図2に示されるように、チップ形成領域10に形成された半導体素子と同じ特性を有する複数の検査素子(TEG素子)21、および検査素子21と電気的に接続されると共に、検査工程において検査機器に備えられているプローブ針が当接される複数のパッド22が形成されている。
 ここで、パッド22が形成される部分の構成について説明する。図3に示されるように、パッド22が形成される部分では、ウェハ1a上にTEOS(Tetra Ethyl Ortho Silicate)等で構成される層間絶縁膜23が形成されていると共に、層間絶縁膜23の内部にアルミニウム(Al)等で構成され、検査素子21と電気的に接続される配線層24が形成されている。
 なお、層間絶縁膜23は、実際には、複数の層が積層されて構成されており、配線層24は、図3とは別断面において適宜各層に形成されることによって検査素子21とも電気的に接続されている。また、図2は、ダイシングライン20の平面模式図であって、検査素子21、パッド22、配線層24の位置関係を示しており、検査素子21、パッド22、配線層24は実際には異なる場所(高さ)に形成されている。
 そして、層間絶縁膜23上には、当該層間絶縁膜23より水分(水滴や水蒸気)の透過性が低い窒化膜25が配置されている。また、窒化膜25上には、当該窒化膜25より硬度が低く、かつ、窒化膜25より金属との密着性が高い保護絶縁膜26が配置されている。本実施形態では、この保護絶縁膜26は、層間絶縁膜23と同様に、TEOS等で構成されている。
 保護絶縁膜26、窒化膜25、層間絶縁膜23には、当該保護絶縁膜26、窒化膜25、層間絶縁膜23を貫通して配線層24を露出させるビアホール27が形成されている。そして、当該ビアホール27にAlやAlCu等の金属で構成され、配線層24と電気的、機械的に接続されると共に、外部回路と電気的に接続されるパッド22が埋め込まれている。
 本実施形態では、パッド22は、次のように製造される。すなわち、保護絶縁膜26、窒化膜25、層間絶縁膜23を貫通するビアホール27を形成した後、ビアホール27が埋め込まれるように、金属膜をPVD(Physical Vapor Deposition)法等によって成膜
する。そして、保護絶縁膜26上に堆積した金属膜をパターニングすることによって製造される。このため、パッド22は、内縁部(ビアホール27内に配置される部分)が窪んだ形状となっている。すなわち、図2中のパッド22において、内側の矩形状を形造る線は、窪んだ内縁部と窪んでいない外縁部との境界を示している。
 次に、本実施形態のパッド22の配置順について説明する。本実施形態では、ダイシングライン20に形成される複数のパッド22は、図2および図4に示されるように、一部が隣接するチップ形成領域10の一方のチップ形成領域10(図2および図4中紙面右側のチップ形成領域10)側に寄せて形成され、残部が他方のチップ形成領域10(図2および図4中紙面左側のチップ形成領域10)側に寄せて形成されている。そして、一方のチップ形成領域10側に形成されたパッド22と他方のチップ形成領域10側に形成されたパッド22とは、ダイシングライン20の延設方向(図2および図4中紙面上下方向)に沿って交互に形成されている。
 さらに、詳述すると、ダイシングライン20の幅は、ダイシングブレード30の厚みよりも広くされており、後述する半導体ウェハ1をダイシングする工程では、ダイシングブレード30は、ダイシングライン20の中央部をダイシングする。つまり、ダイシングライン20の中央部がダイシングブレード30によって実際にカットされるカット領域20aとなる。そして、一方のチップ形成領域10側に配置されたパッド22は、当該一方のチップ形成領域10側の部分がカット領域20aから突出し、他方のチップ形成領域10側に配置されたパッド22は当該他方のチップ形成領域10側の部分がカット領域20aから突出するように形成されている。
 本実施形態では、以上説明したような半導体ウェハ1を用意する。次に、各チップ形成領域10に形成された半導体素子の特性検査を行う。具体的には、ダイシングライン20に形成された検査素子21は、各チップ形成領域10に形成された半導体素子と同じ特性を有する構成とされている。このため、ダイシングライン20に形成された検査素子21と電気的に接続されるパッド22に検査機器のプローブ針を当接し、検査素子21の特性検査を行うことによって各チップ形成領域10に形成された半導体素子の特性検査を行う。
 続いて、図3に示されるように、半導体ウェハ1をダイシングライン20に沿ってダイシングブレード30でダイシングすることにより、半導体ウェハ1をチップ単位に分割する。本実施形態では、ダイヤモンド砥粒層を有するダイシングブレード30を用い、ダイシングライン20の略中央部を当該ダイシングブレード30によってダイシングすることにより、各チップ形成領域10をチップ単位に分割して半導体装置を製造する。
 このとき、ダイシングライン20に形成されたパッド22は、隣接するチップ形成領域10の一方のチップ形成領域10側に形成されたパッド22と、他方のチップ形成領域10側に形成されたパッド22とが交互に形成されている。そして、一方のチップ形成領域10側に形成されたパッド22をダイシングする際には、ダイシングブレード30のうちの他方のチップ形成領域10側の部分がパッド22と当接せず、他方のチップ形成領域10側に形成されたパッド22をダイシングする際には、一方のチップ形成領域10側の部分が当該パッド22と当接しないように、パッド22をダイシングする。
 このようにパッド22をダイシングすることにより、ダイシングブレード30のうちのパッド22と当接しない部分では、金属膜が付着し難くなると共に半導体ウェハ1に応力を印加し難くなる。また、ダイシングライン20に形成されたパッド22は、一方のチップ形成領域10側と他方のチップ形成領域10側に形成されている。このため、ダイシングする際、片方のチップ形成領域10側のみに大きな応力が印加されることを抑制できる。したがって、ダイシングライン20にチッピングやクラックが発生することを抑制できる。
 以上説明したように、本実施形態では、ダイシングライン20に形成されたパッド22は、一部が隣接するチップ形成領域10の一方のチップ形成領域10側に形成され、残部が他方のチップ形成領域10側に形成されている。このため、ダイシングする際、片方のチップ形成領域10側のみに大きな応力が印加されることを抑制できる。
 また、ダイシングライン20をダイシングする際、一方のチップ形成領域10側に形成された一部のパッド22をダイシングする際にはダイシングブレード30のうちの他方のチップ形成領域10側の部分が当該パッド22と当接せず、他方のチップ形成領域10側に形成された残部のパッド22をダイシングする際にはダイシングブレード30のうちの一方のチップ形成領域10側の部分がパッド22と当接しないようにしている。このため、ダイシングブレード30のうちのパッド22と当接しない部分に金属粒子が付着することを抑制でき、ダイシングライン20にチッピングやクラックが発生することを抑制できる。
 さらに、パッド22を極めて小さくする必要もないため、従来と同様のプローブ針を備える検査機器を用いることができる。このため、製造工程を複雑化することなく、ダイシングライン20にチッピングやクラックが導入されることを抑制できる。
 (第2実施形態)
 第2実施形態について説明する。本実施形態は、第1実施形態に対してビアホール27を形成する場所を変更したものであり、その他に関しては第1実施形態と同様であるため、ここでは説明を省略する。
 本実施形態では、半導体ウェハ1を用意する際、図5および図6に示されるように、ダイシングライン20のうちのカット領域20aと異なる領域にビアホール27が形成されたものを用意する。つまり、パッド22のうちのビアホール27に埋め込まれた部分がダイシングライン20のうちのカット領域20aと異なる領域に位置するものを用意する。
 なお、図5は、図6中のV-V線に沿った断面に相当している。また、図5は、一方のチップ形成領域10側に形成されたパッド22を含む部分の断面図、図6は一方のチップ形成領域10側に形成されたパッド22を含む部分の模式図であり、ビアホール27が一方のチップ形成領域10側に配置されることによってカット領域20aと異なる領域に配置されている。これに対し、特に図示しないが、他方のチップ形成領域10側に形成されたパッド22を含む部分の断面図および模式図では、ビアホール27が他方のチップ形成領域10側に配置されることによってカット領域20aと異なる領域に配置される。
 また、本実施形態では、ビアホール27は、開口部がダイシングライン20に沿った方向(図6中紙面上下方向)を長手方向とする矩形状とされている。このため、パッド22のうちの窪んだ部分は、ダイシングライン20に沿った方向を長手方向とする矩形状となる。なお、図6中のパッド22において、内側の矩形状を形造る線は、窪んだ内縁部と窪んでいない外縁部との境界を示している。
 これによれば、半導体ウェハ1をダイシングブレード30でダイシングする際、パッド22のうちのビアホール27に埋め込まれた部分がダイシングされないため、ダイシングされる金属膜を削減しつつ、上記第1実施形態と同様の効果を得ることができる。
 (第3実施形態)
 第3実施形態について説明する。本実施形態は、第2実施形態に対して配線層24の形状を変更したものであり、その他に関しては第2実施形態と同様であるため、ここでは説明を省略する。
 本実施形態では、半導体ウェハ1を用意する際、図7に示されるように、ダイシングライン20のうちのカット領域20aと異なる領域のみに配線層24のうちのパッド22と対向する部分が形成されたものを用意する。具体的には、当該部分の配線層24は、カット領域20aよりも一方のチップ形成領域10側に形成されている。
 なお、図7は、図6中のV-V線に沿った断面に相当している。また、図7は、一方のチップ形成領域10側に形成されたパッド22を含む部分の断面図であり、パッド22と対向する部分の配線層24が一方のチップ形成領域10側に配置されることによってカット領域20aと異なる領域に配置されている。これに対し、特に図示しないが、他方のチップ形成領域10側に形成されたパッド22を含む部分の断面図では、パッド22と対向する部分の配線層24が他方のチップ形成領域10側に配置されることによってカット領域20aと異なる領域に配置される。
 これによれば、半導体ウェハ1をダイシングブレード30でダイシングする際、パッド22と対向する部分の配線層24もダイシングされないため、さらにダイシングされる金属膜を削減しつつ、上記第2実施形態と同様の効果を得ることができる。
 (第4実施形態)
 第4実施形態について説明する。本実施形態は、第3実施形態に対してビアホール27の形状を変更したものであり、その他に関しては第3実施形態と同様であるため、ここでは説明を省略する。
 本実施形態では、半導体ウェハ1を用意する際、図8に示されるように、ビアホール27が複数形成されたもの用意する。このように、ビアホール27を複数形成するようにしても、ビアホール27がダイシングライン20のうちのカット領域20aと異なる領域に形成されているため、上記第3実施形態と同様の効果を得ることができる。
 なお、図8は、一方のチップ形成領域10側に形成されたパッド22を含む部分の模式図であり、ビアホール27が一方のチップ形成領域10側に配置されることによってカット領域20aと異なる領域に配置されている。また、特に図示しないが、他方のチップ形成領域10側に形成されたパッド22を含む部分の模式図では、ビアホール27が他方のチップ形成領域10側に配置されることによってカット領域20aと異なる領域に配置される。
 (第5実施形態)
 第5実施形態について説明する。本実施形態は、第4実施形態に対してビアホール27を形成する場所を変更したものであり、その他に関しては第4実施形態と同様であるため、ここでは説明を省略する。
 本実施形態では、半導体ウェハ1を用意する際、図9に示されるように、パッド22を半導体ウェハ1の面方向に対する法線方向から視たとき、パッド22のうちの検査機器に備えられたプローブ針が当接され得る部分と異なる部分の下方にビアホール27が形成されたものを用意する。つまり、パッド22のうちの窪んだ部分(図9中のパッド22内の矩形状を形造る線)が、パッド22のうちの検査機器に備えられたプローブ針が当接され得る部分と異なる部分に位置するものを用意する。例えば、プローブ針が、パッド22の中心を含み、所定の半径を有する円状(図9中のパッド22内の点線)に当接される場合には、パッド22のうちのプローブ針が当接される部分の外側に窪んだ部分が形成されるように、ビアホール27を形成する。本実施形態では、パッド22は、平面矩形状とされており、窪んだ部分が平面矩形状の角部近傍となり、カット領域20aと異なる領域となるようにビアホール27が形成されている。なお、図9は、一方のチップ形成領域10側に形成されたパッド22を含む部分の模式図である。
 これによれば、パッド22は、ビアホール27に埋め込まれる部分では窪んだ形状となるが、当該窪んだ形状となるのはプローブ針が当接され得る領域と異なる領域とされている。このため、パッド22にプローブ針を当接させる際、パッド22の平坦な面にプローブ針が当接されるため、プローブ針が当接されることによって印加される応力が特定箇所に集中することを抑制しつつ、上記第4実施形態と同様の効果を得ることができる。
 (第6実施形態)
 第6実施形態について説明する。本実施形態は、第3実施形態に対してビアホール27および配線層24を形成する場所を変更したものであり、その他に関しては第3実施形態と同様であるため、ここでは説明を省略する。
 本実施形態では、半導体ウェハ1を用意する際、図10に示されるように、ダイシングライン20のうちのカット領域20aのみにビアホール27が形成されていると共に、カット領域20aのみにパッド22と対向する部分の配線層24が形成されたものを用意する。なお、ビアホール27がカット領域20aにのみ形成されているとは、パッド22のうちのビアホール27に埋め込まれた部分がカット領域20aのみに配置されていることである。なお、図10は、一方のチップ形成領域10側に形成されたパッド22を含む部分の断面図である。
 これによれば、半導体ウェハ1をダイシングブレード30でダイシングする際、パッド22と対向する部分の配線層24も全て除去されるため、当該部分の配線層24が除去された後はパッド22のうちのダイシングされない部分を機械的に固定する部分が存在しなくなる。このため、ダイシングする際、パッド22のうちのダイシングされない部分を剥離して飛散させることができる。例えば、図10では、パッド22のうちの一方のチップ形成領域10側の部分は、ダイシングされないが、パッド22が配線層24と機械的に接続されなくなるために剥離し易くなる。したがって、半導体ウェハ1をダイシングしてチップ単位に分割した後、分割された半導体装置を被実装部材等に実装する際等において、ダイシングライン20に形成されていたパッド22は予め全て除去(剥離)されているため、被実装部材にパッド22の残部(金属膜)が付着すること等を抑制できる。
 (第7実施形態)
 第7実施形態について説明する。本実施形態は、第1実施形態に対してビアホール27にパッド22と異なる金属で構成される接続ビアを配置したものであり、その他に関しては第1実施形態と同様であるため、ここでは説明を省略する。
 本実施形態では、半導体ウェハ1を用意する際、図11および図12に示されるように、ビアホール27にパッド22と異なる金属で構成された接続ビア28(金属部材)が埋め込まれ、パッド22と配線層24とが接続ビア28を介して電気的、機械的に接続されているものを用意する。
 なお、図11は、図12中のXI-XI線に沿った断面に相当している。また、図11は、一方のチップ形成領域10側に形成されたパッド22を含む部分の断面図、図12は一方のチップ形成領域10側に形成されたパッド22を含む部分の模式図である。
 本実施形態では、ビアホール27の開口部は、1辺の長さが0.15μm以下とされた正方形状とされており、接続ビア28はタングステンを含有する金属によって構成されている。これは、以下の理由によるものである。
 すなわち、パッド22をアルミニウム(Al)等を含有する金属で構成する場合、通常、スパッタ法によってパッド22を構成する金属膜が成膜されるが、ビアホール27が小さい(対向する壁面の長さが0.15μm以下)と、スパッタ法ではビアホール27を完全に埋め込むように金属膜が成膜されない場合がある。このため、本実施形態では、ビアホール27に完全に金属膜が埋め込まれるように、CVD法によってタングステンを含有する金属を成膜するため、接続ビア28がタングステンを含有する金属で構成されている。
 なお、本実施形態のように、ビアホール27にCVD法によってタングステンを含有する金属を埋め込む場合には、層間絶縁膜23上にも金属膜が成膜されるため、CMP法等によって層間絶縁膜23上に成膜された金属膜を除去した後、パッド22を形成する。また、本実施形態では、ビアホール27に接続ビア28が埋め込まれているため、パッド22における層間絶縁膜23側と反対側の部分は平坦な一面とされている。さらに、本実施形態では、ビアホール27の開口部における一辺の長さが短いため、ビアホール27を深くしすぎるとビアホール27内を金属膜で埋め込むことが困難になる。このため、層間絶縁膜23上には窒化膜25および保護絶縁膜26が形成されておらず、パッド22は層間絶縁膜23上に直接形成されている。
 また、上記のように、パッド22と配線層24とは、パッド22および配線層24と異なる金属で構成された接続ビア28を介して機械的に接続されており、パッド22と配線層24との機械的な接続強度が低くなる可能性がある。このため、層間絶縁膜23上には、ダイシング時にパッド22のうちのダイシングされない部分が飛散しないように、パッド22における層間絶縁膜23側と反対側の部分における内縁部を露出させる開口部29aが形成されていると共に、外縁部を覆う補強膜29が形成されている。なお、パッド22の内縁部とは、検査工程において検査機器のプローブ針が当接される部分である。本実施形態では、この補強膜29は、窒化膜等によって構成されている。
 以上説明したように、ビアホール27にパッド22と異なる金属にて構成される接続ビア28を配置するようにしても、上記第1実施形態と同様の効果を得ることができる。なお、上記では、補強膜29が配置されている例について説明したが、補強膜29は備えられていなくてもよい。
 (第8実施形態)
 第8実施形態について説明する。本実施形態は、第1実施形態に対して配線層24を形成する場所を変更したものであり、その他に関しては第1実施形態と同様であるため、ここでは説明を省略する。
 本実施形態では、半導体ウェハ1を用意する際、図13に示されるように、パッド22の下方に配線層24が形成されていないものを用意する。図13は、一方のチップ形成領域10側に形成されたパッド22を含む部分の断面図である。なお、パッド22の下方に配線層24が形成されていないため、保護絶縁膜26、窒化膜25、層間絶縁膜23にはビアホール27が形成されていない。また、配線層24は、本実施形態では、図3とは別断面において、保護絶縁膜26上でパッド22と電気的に接続されている。
 そして、保護絶縁膜26上には、上記第7実施形態と同様に、パッド22における層間絶縁膜23側と反対側の部分における内縁部を露出させる開口部29aが形成されていると共に、外縁部を覆う補強膜29が形成されている。
 このように、配線層24がパッド22の下方に形成されていない半導体ウェハ1を用意するようにしても、上記第1実施形態と同様の効果を得ることができる。
 (第9実施形態)
 第9実施形態について説明する。本実施形態は、第1実施形態に対してパッド22の配置順を変更したものであり、その他に関しては第1実施形態と同様であるため、ここでは説明を省略する。
 本実施形態では、検査機器として、3本のプローブ針が備えられ、当該プローブ針のパッド22と当接される先端部を結ぶ仮想線が直線状となると共に、互いの先端部同士の間隔が等しいものを用いる。つまり、検査機器として、3本のプローブ針の先端部が、均等に、かつ直線状に配列されたものを用いる。そして、図14に示されるように、半導体ウェハ1を用意する際、ダイシングライン20に形成される複数のパッド22が、隣接するチップ形成領域10において、3つのパッド22ずついずれか一方のチップ形成領域10側に形成されたものを用意する。言い換えると、プローブ針の数と同じ数のパッド22ずついずれか一方のチップ形成領域10側に交互に形成されたものを用意する。すなわち、複数のパッド22がプローブ針の数と同じ数毎に組22aとされ、組22a毎にいずれか一方のチップ形成領域10側に形成されたものを用意する。なお、組22a内のパッド22は、これらを結ぶ仮想線が直線状とされていると共に、互いの間隔がプローブ針の間隔と等しくされている。つまり、組22a内のパッド22は、プローブ針の配置形状に対応させて配置されている。
 以上説明したように、ダイシングライン20に形成される複数のパッド22は、ダイシングライン20の延設方向に沿って交互に形成されていなくてもよい。
 また、通常、検査工程を行う際には、検査機器に備えられた複数のプローブ針を同時に複数のパッド22に当接させることによって検査素子21を検査する。このため、本実施形態のように、ダイシングライン20に形成される複数のパッド22をプローブ針の数と同じ数毎に組22aとし、組22a内のパッド22をプローブ針の配置形状に対応させて配置することにより、検査工程においてプローブ針をそのままパッド22に当接させることができる。したがって、検査工程の簡略化を図ることができる。
 なお、図14では、組22aの構成を容易に理解できるように、隣接する組22a同士の間隔を組22a内の隣接するパッド22同士の間隔より長くしたものを図示している。しかしながら、隣接する組22a同士の間隔は、組22a内の隣接するパッド22同士の間隔と等しくてもよいし、組22a内の隣接するパッド22同士の間隔より短くてもよい。
 (第9実施形態の変形例)
 上記第9実施形態の変形例について説明する。上記第9実施形態において、プローブ針の先端部を結ぶ仮想線が直線状でない検査機器を用いるようにしてもよく、例えば、プローブ針の先端部を結ぶ仮想線が凹凸状となる検査機器を用いるようにしてもよい。このような検査機器を用いて検査工程を行う場合には、図15に示されるように、組22a毎にプローブ針の配置形状と対応させてパッド22を凹凸状に配置することにより、上記第9実施形態と同様の効果を得ることができる。
 (他の実施形態)
 実施形態は、上記した実施形態限定されるものではなく、上記した実施形態は適宜変更が可能である。
 例えば、上記第1~第8実施形態において、一方のチップ形成領域10側に形成されたパッド22と他方のチップ形成領域10側に形成されたパッド22とは、ダイシングライン20の延設方向に沿って交互に形成されていなくてもよい。例えば、ダイシングライン20の延設方向に沿って、1つのパッド22のみが一方のチップ形成領域10側に形成され、残りのパッド22が他方のチップ形成領域10側に形成されていてもよい。
 また、上記第9実施形態において、検査機器に備えられるプローブ針は3本でなく、2本であっても4本以上であってもよい。また、プローブ針のパッド22と当接される先端部同士の間隔は異なっていてもよい。このような検査機器を用いるとしても、プローブ針の配置形状に対応させてパッド22を配置することにより、上記第9実施形態と同様の効果を得ることができる。
 さらに、上記各実施形態を適宜組み合わせることができる。例えば、上記第7実施形態を第2~第6実施形態、第9実施形態に組み合わせ、ビアホール27に配線層24およびパッド22と異なる金属で構成された接続ビア28を埋め込むようにしてもよい。また、保護絶縁膜26上に補強膜29を配置するようにしてもよい。そして、上記第9実施形態を上記第2~第8実施形態に組み合わせ、検査機器のプローブ針の数と対応する数毎に組22aとし、組22a内のパッド22をプローブ針の配置形状に対応させて配置するようにしてもよい。さらに、上記各実施形態を組み合わせたもの同士をさらに組み合わせてもよい。

 

Claims (22)

  1.  複数のチップ形成領域(10)がダイシングライン(20)にて区画されており、前記複数のチップ形成領域それぞれに半導体素子が形成され、前記ダイシングラインに前記半導体素子と同じ特性を有する複数の検査素子(21)および前記検査素子と電気的に接続される複数のパッド(22)が形成された半導体ウェハ(1)を用意する工程と、
     前記検査素子の特性を検査することによって前記半導体素子の特性を検査する工程と、
     前記半導体ウェハを前記ダイシングラインに沿ってダイシングブレード(30)でダイシングする工程と、を行う半導体装置の製造方法において、
     前記半導体ウェハを用意する工程では、前記ダイシングラインの幅が前記ダイシングブレードでダイシングされるカット領域(20a)よりも広くされ、前記複数のパッドの一部が前記ダイシングラインを挟んで隣接するチップ形成領域の一方の前記チップ形成領域側に形成されていると共に前記複数のパッドの残部が前記ダイシングラインを挟んで隣接するチップ形成領域の他方のチップ形成領域側に形成されたものを用意し、
     前記ダイシングする工程では、前記一方のチップ形成領域側に形成された前記一部のパッドをダイシングする際には前記ダイシングブレードのうちの前記他方のチップ形成領域側の部分が当該パッドと当接せず、前記他方のチップ形成領域側に形成された前記残部のパッドをダイシングする際には前記ダイシングブレードのうちの前記一方のチップ形成領域側の部分が当該パッドと当接しないように、前記半導体ウェハを前記ダイシングブレードでダイシングする、
     半導体装置の製造方法。
  2.  前記半導体ウェハを用意する工程では、前記検査素子が形成されるウェハ(1a)と、前記ダイシングラインに形成され、前記検査素子と電気的に接続される配線層(24)と、前記ウェハ上に形成されると共に前記配線層を内部に含み、前記配線層の一部を露出させるビアホール(27)が形成された絶縁膜(23)と、を有し、前記パッドは、前記絶縁膜上に形成され、前記ビアホールに埋め込まれた金属部材を介して前記配線層と電気的および機械的に接続されたものを用意する、
     請求項1に記載の半導体装置の製造方法。
  3.  前記半導体ウェハを用意する工程では、前記ビアホールが前記カット領域と異なる領域に形成されたものを用意する、
     請求項2に記載の半導体装置の製造方法。
  4.  前記半導体ウェハを用意する工程では、前記配線層のうちの前記パッドと対向する部分が前記カット領域と異なる領域に形成されたものを用意する、
     請求項2または3に記載の半導体装置の製造方法。
  5.  前記半導体ウェハを用意する工程では、前記ビアホールおよび前記配線層のうちの前記パッドと対向する部分が前記カット領域のみに形成されたものを用意する、
     請求項2に記載の半導体装置の製造方法。
  6.  前記半導体ウェハを用意する工程では、前記ビアホールに埋め込まれた金属部材が前記パッドを構成する金属と同じ金属で構成され、前記パッドのうちの前記ビアホールに埋め込まれた部分が窪んでいるものを用意する、
     請求項2ないし5のいずれか1つに記載の半導体装置の製造方法。
  7.  前記半導体ウェハを用意する工程では、前記検査工程において前記パッドのうちの検査機器に備えられたプローブ針が当接される部分と異なる部分の下方に前記ビアホールが形成されたものを用意する、
     請求項6に記載の半導体装置の製造方法。
  8.  前記半導体ウェハを用意する工程では、前記ビアホールに埋め込まれた金属部材が前記パッドを構成する金属と異なる金属で構成された接続ビア(28)であり、前記パッドのうちの前記絶縁膜側と反対側の面が平坦であるものを用意する、
     請求項2ないし5のいずれか1つに記載の半導体装置の製造方法。
  9.  前記半導体ウェハを用意する工程では、前記接続ビアがタングステンを含有する金属で構成され、前記パッドがアルミニウムを含有する金属で構成されたものを用意する、
     請求項8に記載の半導体装置の製造方法。
  10.  前記半導体ウェハを用意する工程では、前記絶縁膜上に、前記パッドの内縁部を露出させる開口部(29a)が形成されていると共に前記パッドの外縁部を覆う補強膜(29)が形成されたものを用意する、
     請求項1ないし9のいずれか1つに記載の半導体装置の製造方法。
  11.  前記半導体ウェハを用意する工程では、前記複数のパッドが検査機器に備えられたプローブ針の数と対応する数毎に組(22a)とされ、かつ前記組内のパッドが当該プローブ針の配置形状に対応した形状で配置されたものを用意する、
     請求項1ないし10のいずれか1つに記載の半導体装置の製造方法。
  12.  ダイシングライン(20)にて区画された複数のチップ形成領域(10)と、
     前記ダイシングラインに形成され、前記複数のチップ形成領域それぞれに形成された半導体素子と同じ特性を有する複数の検査素子(21)と、
     前記ダイシングラインに形成され、前記それぞれの検査素子と電気的に接続される複数のパッド(22)と、を備え、
     前記ダイシングラインは、幅がダイシングブレードでダイシングされるカット領域(20a)よりも広くされ、
     前記複数のパッドは、一部が前記ダイシングラインを挟んで隣接するチップ形成領域の一方の前記チップ形成領域側に形成されていると共に残部が前記ダイシングラインを挟んで隣接するチップ形成領域の他方のチップ形成領域側に形成されている、
     半導体ウェハ。
  13.  前記検査素子が形成されるウェハ(1a)と、
     前記ダイシングラインに形成され、前記検査素子と電気的に接続される配線層(24)と、
     前記ウェハ上に形成されると共に前記配線層を内部に含み、前記配線層の一部を露出させるビアホール(27)が形成された絶縁膜(23)と、を有し、
     前記パッドは、前記絶縁膜上に形成され、前記ビアホールに埋め込まれた金属部材を介して前記配線層と電気的および機械的に接続されている、
     請求項12に記載の半導体ウェハ。
  14.  前記ビアホールは、前記カット領域と異なる領域に形成されている、
     請求項13に記載の半導体ウェハ。
  15.  前記配線層は、前記パッドと対向する部分が前記カット領域と異なる領域に形成されている、
     請求項13または14に記載の半導体ウェハ。
  16.  前記ビアホールおよび前記配線層は、前記パッドと対向する部分が前記カット領域のみに形成されている、
     請求項13に記載の半導体ウェハ。
  17.  前記ビアホールに埋め込まれた金属部材は、前記パッドを構成する金属と同じ金属で構成されており、
     前記パッドは、前記ビアホールに埋め込まれた部分が窪んでいる、
     請求項13ないし16のいずれか1つに記載の半導体ウェハ。
  18.  前記ビアホールは、前記パッドのうちの検査機器に備えられたプローブ針が当接される部分と異なる部分の下方に形成されている、
     請求項17に記載の半導体ウェハ。
  19.  前記ビアホールに埋め込まれた金属部材は、前記パッドを構成する金属と異なる金属で構成された接続ビア(28)であり、
     前記パッドは、前記絶縁膜側と反対側の面が平坦とされている、
     請求項13ないし16のいずれか1つに記載の半導体ウェハ。
  20.  前記接続ビアは、タングステンを含有する金属で構成され、
     前記パッドは、アルミニウムを含有する金属で構成されている、
     請求項19に記載の半導体ウェハ。
  21.  前記絶縁膜上には、前記パッドの内縁部を露出させる開口部(29a)が形成されていると共に前記パッドの外縁部を覆う補強膜(29)が配置されている、
     請求項12ないし20のいずれか1つに記載の半導体ウェハ。
  22.  前記複数のパッドは、検査機器に備えられたプローブ針と対応する数毎に組(22a)とされ、
     前記組内のパッドは、前記プローブ針の配置形状に対応した形状で配置されている、
     請求項12ないし21のいずれか1つに記載の半導体ウェハ。

     
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