JP2002190456A - 半導体装置 - Google Patents
半導体装置Info
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- JP2002190456A JP2002190456A JP2000386740A JP2000386740A JP2002190456A JP 2002190456 A JP2002190456 A JP 2002190456A JP 2000386740 A JP2000386740 A JP 2000386740A JP 2000386740 A JP2000386740 A JP 2000386740A JP 2002190456 A JP2002190456 A JP 2002190456A
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- Japan
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- pad
- semiconductor device
- wiring layer
- dicing
- electrode
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Abstract
(57)【要約】
【課題】 ダイシング工程の信頼性を向上させ、ダイシ
ングブレードの寿命を長くする。 【解決手段】 本発明の半導体装置は、配線層が積層さ
れた多層構造を有しており、最上層のパッド１１は、電
極形成領域全面にわたってメタル材料で形成されてい
る。最上層を除く下部の配線層のパッドは、電極形成可
能領域の４隅にメタル材料により形成されたパッドａ
（１２ａ）、パッドｂ（１２ｂ）、パッドｃ（１２
ｃ）、及びパッドｄ（１２ｄ）とから構成される。最上
層に設けられたパッド１１と、下部の配線層に設けられ
たパッドａ（１２ａ）、パッドｂ（１２ｂ）、パッドｃ
（１２ｃ）、及びパッドｄ（１２ｄ）とは、スルーホー
ルを介して、電気的に接続する。このような半導体装置
が、ダイシング工程によって削り落とされるスクライブ
ライン上に配置されている。ダイシング工程では、最上
層の電極形成領域全面に形成されたパッド１１のみがダ
イシングブレードによってダイシングされる。
ングブレードの寿命を長くする。 【解決手段】 本発明の半導体装置は、配線層が積層さ
れた多層構造を有しており、最上層のパッド１１は、電
極形成領域全面にわたってメタル材料で形成されてい
る。最上層を除く下部の配線層のパッドは、電極形成可
能領域の４隅にメタル材料により形成されたパッドａ
（１２ａ）、パッドｂ（１２ｂ）、パッドｃ（１２
ｃ）、及びパッドｄ（１２ｄ）とから構成される。最上
層に設けられたパッド１１と、下部の配線層に設けられ
たパッドａ（１２ａ）、パッドｂ（１２ｂ）、パッドｃ
（１２ｃ）、及びパッドｄ（１２ｄ）とは、スルーホー
ルを介して、電気的に接続する。このような半導体装置
が、ダイシング工程によって削り落とされるスクライブ
ライン上に配置されている。ダイシング工程では、最上
層の電極形成領域全面に形成されたパッド１１のみがダ
イシングブレードによってダイシングされる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特に半導体基板のスクライブライン上に設けられた多層
構造の配線層を有する半導体装置に関する。
特に半導体基板のスクライブライン上に設けられた多層
構造の配線層を有する半導体装置に関する。
【０００２】
【従来の技術】半導体製造の後処理工程では、シリコン
・ウェハ上に形成された個々の半導体チップを評価し、
良品と不良品とをマークを付けて選別した後、ダイシン
グ工程において単独のチップに切断し、良品チップのみ
を取り出す。ダイシング工程前のシリコン・ウェハ上に
は、半導体チップと、個々の半導体チップについてのプ
ロセス特性の評価に用いられる半導体装置と、が形成さ
れている。このような半導体装置は、ＴＥＧと呼ばれ
る。近年の半導体プロセスの複雑化で評価項目が増大し
たのに伴い、ＴＥＧは、ダイシング工程の際に削り落と
されるスクライブライン上に形成される。
・ウェハ上に形成された個々の半導体チップを評価し、
良品と不良品とをマークを付けて選別した後、ダイシン
グ工程において単独のチップに切断し、良品チップのみ
を取り出す。ダイシング工程前のシリコン・ウェハ上に
は、半導体チップと、個々の半導体チップについてのプ
ロセス特性の評価に用いられる半導体装置と、が形成さ
れている。このような半導体装置は、ＴＥＧと呼ばれ
る。近年の半導体プロセスの複雑化で評価項目が増大し
たのに伴い、ＴＥＧは、ダイシング工程の際に削り落と
されるスクライブライン上に形成される。
【０００３】このようなスクライブライン上に配置され
たＴＥＧの構造について、４層構造の例で説明する。図
３は、従来の半導体装置の構造を示した平面図と断面図
である。（ａ）は、従来の半導体装置における１層から
４層の平面図であり、（ｂ）は、従来の半導体装置にお
ける１層から４層の断面図である。
たＴＥＧの構造について、４層構造の例で説明する。図
３は、従来の半導体装置の構造を示した平面図と断面図
である。（ａ）は、従来の半導体装置における１層から
４層の平面図であり、（ｂ）は、従来の半導体装置にお
ける１層から４層の断面図である。
【０００４】半導体装置は、シリコン・ウェハ（以下、
半導体基板とする）３０の上に形成された配線層、配線
層間に形成された層間膜２２ａ、２２ｂ、２２ｃ、２２
ｄ、及び配線層を接続するスルーホール２４ａ、２４
ｂ、２４ｃ、とから構成される。各配線層の電極（以
下、パッドとする）は、アルミニウムを主成分としたメ
タル材料によって形成されており、それぞれを下からメ
タル１（２１ａ）、メタル２（２１ｂ）、メタル３（２
１ｃ）、メタル４（２１ｄ）とする。半導体チップ及び
半導体装置の電気的特性は、メタル１（２１ａ）、メタ
ル２（２１ｂ）、メタル３（２１ｃ）、メタル４（２１
ｄ）及びスルーホール２４ａ、２４ｂ、２４ｃを通じて
電気信号を入出力することにより測定する。電気的特性
の測定を行なう場合には、最上層のパッドであるメタル
４（２１ｄ）に導体により形成されたプローブとを接続
する。このため、メタル４（２１ｄ）の電極形成領域
は、ある程度の大きさが必要となり、例えば、８０μｍ
角程度の大きさを持つ。また、従来の半導体装置では、
下位の層であるメタル１（２１ａ）、メタル２（２１
ｂ）、メタル３（２１ｃ）のパッド２１も同じ大きさに
形成されていた。
半導体基板とする）３０の上に形成された配線層、配線
層間に形成された層間膜２２ａ、２２ｂ、２２ｃ、２２
ｄ、及び配線層を接続するスルーホール２４ａ、２４
ｂ、２４ｃ、とから構成される。各配線層の電極（以
下、パッドとする）は、アルミニウムを主成分としたメ
タル材料によって形成されており、それぞれを下からメ
タル１（２１ａ）、メタル２（２１ｂ）、メタル３（２
１ｃ）、メタル４（２１ｄ）とする。半導体チップ及び
半導体装置の電気的特性は、メタル１（２１ａ）、メタ
ル２（２１ｂ）、メタル３（２１ｃ）、メタル４（２１
ｄ）及びスルーホール２４ａ、２４ｂ、２４ｃを通じて
電気信号を入出力することにより測定する。電気的特性
の測定を行なう場合には、最上層のパッドであるメタル
４（２１ｄ）に導体により形成されたプローブとを接続
する。このため、メタル４（２１ｄ）の電極形成領域
は、ある程度の大きさが必要となり、例えば、８０μｍ
角程度の大きさを持つ。また、従来の半導体装置では、
下位の層であるメタル１（２１ａ）、メタル２（２１
ｂ）、メタル３（２１ｃ）のパッド２１も同じ大きさに
形成されていた。
【０００５】図４は、スクライブラインへ配置された従
来の半導体装置の平面図である。半導体基板３０上に半
導体チップ４０が配列されており、半導体チップ４０間
のスクライブラインに従来の半導体装置２０が配置され
ている。およそ１００μｍ幅のスクライブライン上に、
約８０μｍ角の半導体装置２０が配置されており、ダイ
シング工程では、各配線層に形成されたメタル材料のパ
ッドをダイシングブレードにより切断する。
来の半導体装置の平面図である。半導体基板３０上に半
導体チップ４０が配列されており、半導体チップ４０間
のスクライブラインに従来の半導体装置２０が配置され
ている。およそ１００μｍ幅のスクライブライン上に、
約８０μｍ角の半導体装置２０が配置されており、ダイ
シング工程では、各配線層に形成されたメタル材料のパ
ッドをダイシングブレードにより切断する。
【０００６】
【発明が解決しようとする課題】しかし、従来の半導体
装置は、ダイシング工程においてパッドのメタル材料が
ダイシングブレードに付着し、ダイシングブレードが目
詰まりを起こしやすくなるという問題がある。この結
果、ダイシングの信頼性が低下するとともに、ダイシン
グブレードの寿命が短くなってしまう。
装置は、ダイシング工程においてパッドのメタル材料が
ダイシングブレードに付着し、ダイシングブレードが目
詰まりを起こしやすくなるという問題がある。この結
果、ダイシングの信頼性が低下するとともに、ダイシン
グブレードの寿命が短くなってしまう。
【０００７】ダイシングブレードの材質は、ニッケルメ
ッキ中にダイヤモンドの粒を混入したものである。ダイ
シング工程では、ダイシングブレードをスクライブライ
ンに沿って進め、ニッケルメッキ中に分散したダイヤモ
ンドの小さな粒子がシリコンを削り取っていく。
ッキ中にダイヤモンドの粒を混入したものである。ダイ
シング工程では、ダイシングブレードをスクライブライ
ンに沿って進め、ニッケルメッキ中に分散したダイヤモ
ンドの小さな粒子がシリコンを削り取っていく。
【０００８】切削のメカニズムについて詳しく説明す
る。まず、第１段階では、ダイヤモンドに比べてニッケ
ルがやわらかいため、ダイシングブレード先端部のニッ
ケルが取られて、ダイヤモンドの先端が露出する。第２
段階として、さらにニッケルが取られて、ダイヤモンド
の粒子がニッケルに半分埋もれた形で残る。この状態の
ダイヤモンドがシリコンの切削に大きく寄与し、切削が
行なわれる。よって、この状態のダイヤモンドが多けれ
ば、切削しやすくなる。第３段階として、ダイヤモンド
先端部の磨耗によりこのダイヤモンド粒子の切削力が低
下すると、ダイヤモンドにかかる切削時の負荷が増大し
てダイヤモンドが取れる。この後、第１の段階に戻っ
て、次のダイヤモンド粒子による切削が行なわれる。ダ
イシングブレードの外周でこの現象が部分的に発生する
ことにより、切削が行なわれ、半導体チップを個々に切
り分けるダイシング工程が行なわれる。
る。まず、第１段階では、ダイヤモンドに比べてニッケ
ルがやわらかいため、ダイシングブレード先端部のニッ
ケルが取られて、ダイヤモンドの先端が露出する。第２
段階として、さらにニッケルが取られて、ダイヤモンド
の粒子がニッケルに半分埋もれた形で残る。この状態の
ダイヤモンドがシリコンの切削に大きく寄与し、切削が
行なわれる。よって、この状態のダイヤモンドが多けれ
ば、切削しやすくなる。第３段階として、ダイヤモンド
先端部の磨耗によりこのダイヤモンド粒子の切削力が低
下すると、ダイヤモンドにかかる切削時の負荷が増大し
てダイヤモンドが取れる。この後、第１の段階に戻っ
て、次のダイヤモンド粒子による切削が行なわれる。ダ
イシングブレードの外周でこの現象が部分的に発生する
ことにより、切削が行なわれ、半導体チップを個々に切
り分けるダイシング工程が行なわれる。
【０００９】しかしながら、スクライブライン上にアル
ミニウムを主成分とするメタル材料により形成されたパ
ッドが連続的に存在する場合、アルミニウムが特にやわ
らかく粘りやすいため、第２の段階のダイヤモンドを取
って第３段階にしてしまうという現象が発生し、切削力
を低下させてしまう。この現象の起きる割合が高いと、
切削力が極端に低下し、半導体基板が切れなくなる。こ
の状態でダイシングブレードが強引に前に進もうとする
と、半導体基板上にクラックやチッピングが発生する
等、ダイシング工程の信頼性が低下する。また、ダイシ
ングブレードの寿命が短くなる。
ミニウムを主成分とするメタル材料により形成されたパ
ッドが連続的に存在する場合、アルミニウムが特にやわ
らかく粘りやすいため、第２の段階のダイヤモンドを取
って第３段階にしてしまうという現象が発生し、切削力
を低下させてしまう。この現象の起きる割合が高いと、
切削力が極端に低下し、半導体基板が切れなくなる。こ
の状態でダイシングブレードが強引に前に進もうとする
と、半導体基板上にクラックやチッピングが発生する
等、ダイシング工程の信頼性が低下する。また、ダイシ
ングブレードの寿命が短くなる。
【００１０】これらを解決するため、例えば、特開平５
−１２１５４２公報の「半導体装置」では、電極形成領
域内にメタル材料を選択的に形成したパッドが記載され
ている。しかしながら、半導体チップのプロセス評価
時、プローブを最上層のパッドに接続して測定を行なう
が、メタル材料を選択的に形成したパッドでは、接触不
良が発生しやすい等、パッド本来の機能を十分に果たせ
ないおそれがある。
−１２１５４２公報の「半導体装置」では、電極形成領
域内にメタル材料を選択的に形成したパッドが記載され
ている。しかしながら、半導体チップのプロセス評価
時、プローブを最上層のパッドに接続して測定を行なう
が、メタル材料を選択的に形成したパッドでは、接触不
良が発生しやすい等、パッド本来の機能を十分に果たせ
ないおそれがある。
【００１１】本発明はこのような点に鑑みてなされたも
のであり、ダイシング工程の信頼性を向上させるととも
に、ダイシングブレードの寿命を長くすることの可能な
半導体装置を提供することを目的とする。
のであり、ダイシング工程の信頼性を向上させるととも
に、ダイシングブレードの寿命を長くすることの可能な
半導体装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明では上記課題を解
決するために、半導体基板のスクライブライン上に設け
られた多層構造の配線層を有する半導体装置において、
前記半導体装置の電極形成領域全面に導電膜で形成され
たパッドを有する最上層の配線層と、前記電極形成領域
と同等の電極形成可能領域の端部にのみ導電膜で形成さ
れたパッドを有する前記最上層の配線層を除く下部の配
線層と、前記最上層のパッド及び前記最上層を除く下部
の配線層のパッドを接続する電極パッド用スルーホール
と、を有することを特徴とする半導体装置、が提供され
る。
決するために、半導体基板のスクライブライン上に設け
られた多層構造の配線層を有する半導体装置において、
前記半導体装置の電極形成領域全面に導電膜で形成され
たパッドを有する最上層の配線層と、前記電極形成領域
と同等の電極形成可能領域の端部にのみ導電膜で形成さ
れたパッドを有する前記最上層の配線層を除く下部の配
線層と、前記最上層のパッド及び前記最上層を除く下部
の配線層のパッドを接続する電極パッド用スルーホール
と、を有することを特徴とする半導体装置、が提供され
る。
【００１３】このような構成の半導体装置は、配線層が
積層された多層構造を有しており、最上層には電極形成
領域全面にわたってメタル材料の導電膜で形成されたパ
ッドが設けられている。最上層を除く下部の配線層に
は、最上層の電極形成領域と同等の電極形成可能領域の
端部に導電膜により形成されたパッドが設けられてい
る。最上層に設けられたパッドと下部の配線層、及び下
部の配線層間は、スルーホールを介して、電気的に接続
する。このような半導体装置が、半導体チップを個々に
切り分けるダイシング工程によって削り落とされるスク
ライブライン上に配置されている。ダイシング工程で
は、最上層の電極形成領域全面に形成されたパッドのみ
がダイシングブレードによってダイシングされる。
積層された多層構造を有しており、最上層には電極形成
領域全面にわたってメタル材料の導電膜で形成されたパ
ッドが設けられている。最上層を除く下部の配線層に
は、最上層の電極形成領域と同等の電極形成可能領域の
端部に導電膜により形成されたパッドが設けられてい
る。最上層に設けられたパッドと下部の配線層、及び下
部の配線層間は、スルーホールを介して、電気的に接続
する。このような半導体装置が、半導体チップを個々に
切り分けるダイシング工程によって削り落とされるスク
ライブライン上に配置されている。ダイシング工程で
は、最上層の電極形成領域全面に形成されたパッドのみ
がダイシングブレードによってダイシングされる。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。図１は、本発明の一実施の形態で
ある半導体装置の平面図である。（ａ）は、最上層の電
極形成領域の平面図であり、（ｂ）は、下部の配線層の
電極形成領域の平面図である。
を参照して説明する。図１は、本発明の一実施の形態で
ある半導体装置の平面図である。（ａ）は、最上層の電
極形成領域の平面図であり、（ｂ）は、下部の配線層の
電極形成領域の平面図である。
【００１５】本発明に係る多層構造の配線層を有する半
導体装置は、ペレットチェックに用いられる１ＰＣＴＥ
Ｇであり、ダイシング工程によって削り落とされるスク
ライブライン上に配置される。
導体装置は、ペレットチェックに用いられる１ＰＣＴＥ
Ｇであり、ダイシング工程によって削り落とされるスク
ライブライン上に配置される。
【００１６】配線層のうち、最上層の配線層は、電極形
成領域全面にわたって、アルミニウムを主成分とするメ
タル材料から成るパッド１１が形成される。パッド１１
は、プロセス評価時にプローブを接続する必要があるた
め、ある程度の大きさが必要となる。一般に、スクライ
ブラインは、ダイシングブレード幅、切削精度、素子へ
のダメージを考慮し、８０〜１５０μｍ程度の幅で設け
られている。電極形成領域は、スクライブライン幅、及
びプローブ接続のしやすさを考慮して、例えば、８０μ
ｍ各程度の大きさで形成される。このため、パッド１１
の電極形成領域は、スクライブライン幅の大部分を占め
ることになる。
成領域全面にわたって、アルミニウムを主成分とするメ
タル材料から成るパッド１１が形成される。パッド１１
は、プロセス評価時にプローブを接続する必要があるた
め、ある程度の大きさが必要となる。一般に、スクライ
ブラインは、ダイシングブレード幅、切削精度、素子へ
のダメージを考慮し、８０〜１５０μｍ程度の幅で設け
られている。電極形成領域は、スクライブライン幅、及
びプローブ接続のしやすさを考慮して、例えば、８０μ
ｍ各程度の大きさで形成される。このため、パッド１１
の電極形成領域は、スクライブライン幅の大部分を占め
ることになる。
【００１７】最上層以外の下部の配線層は、電極形成領
域と同等の電極形成可能領域の端部にアルミニウムを主
成分とするメタル材料から成るパッドが形成される。電
極形成可能領域とは、スクライブライン幅等を考慮し
て、電極を形成することのできる領域のことであるが、
ここでは、最上層に形成されるパッド１１の電極形成領
域と同じ大きさの領域のことを指す。電極形成可能領域
の４隅にパッドａ（１２ａ）、パッドｂ（１２ｂ）、パ
ッドｃ（１２ｃ）、及びパッドｄ（１２ｄ）が配置され
ている。パッドａ（１２ａ）、パッドｂ（１２ｂ）、パ
ッドｃ（１２ｃ）、及びパッドｄ（１２ｄ）は、下層の
配線層に設けられており、パッド１１とはスルーホール
（図示せず）を介して接続する。このため、パッドａ
（１２ａ）、パッドｂ（１２ｂ）、パッドｃ（１２
ｃ）、及びパッドｄ（１２ｄ）の大きさは、１０μｍ角
あれば十分である。パッドａ（１２ａ）、パッドｂ（１
２ｂ）、パッドｃ（１２ｃ）、及びパッドｄ（１２ｄ）
の電極形成可能領域の大きさを、例えば８０μｍとし、
各パッドの大きさを１０μｍとすると、電極形成可能領
域の中心部分には、６０μｍ程度の空き領域が生じる。
ここで、空き領域とは、アルミニウムを主成分とするメ
タル材料による導電膜が形成されていない領域を指す。
ダイシング工程で用いられるダイシングブレードの幅
は、３０μｍ程度が主流である。通常、パッドａ（１２
ａ）、パッドｂ（１２ｂ）、パッドｃ（１２ｃ）、及び
パッドｄ（１２ｄ）は、これらの中心がスクライブライ
ンの中心線と一致するように、あるいは、パッドａ（１
２ａ）、パッドｂ（１２ｂ）、パッドｃ（１２ｃ）、及
びパッドｄ（１２ｄ）の電極形成可能領域の中心線がス
クライブラインの中心線と一致するように、形成され
る。また、ダイシングはスクライブラインの中心線に沿
って行なわれるため、ダイシングブレード幅や切削精度
を考慮しても、ダイシングブレードがパッドａ（１２
ａ）、パッドｂ（１２ｂ）、パッドｃ（１２ｃ）、及び
パッドｄ（１２ｄ）を削り落とす可能性は極めて低い。
域と同等の電極形成可能領域の端部にアルミニウムを主
成分とするメタル材料から成るパッドが形成される。電
極形成可能領域とは、スクライブライン幅等を考慮し
て、電極を形成することのできる領域のことであるが、
ここでは、最上層に形成されるパッド１１の電極形成領
域と同じ大きさの領域のことを指す。電極形成可能領域
の４隅にパッドａ（１２ａ）、パッドｂ（１２ｂ）、パ
ッドｃ（１２ｃ）、及びパッドｄ（１２ｄ）が配置され
ている。パッドａ（１２ａ）、パッドｂ（１２ｂ）、パ
ッドｃ（１２ｃ）、及びパッドｄ（１２ｄ）は、下層の
配線層に設けられており、パッド１１とはスルーホール
（図示せず）を介して接続する。このため、パッドａ
（１２ａ）、パッドｂ（１２ｂ）、パッドｃ（１２
ｃ）、及びパッドｄ（１２ｄ）の大きさは、１０μｍ角
あれば十分である。パッドａ（１２ａ）、パッドｂ（１
２ｂ）、パッドｃ（１２ｃ）、及びパッドｄ（１２ｄ）
の電極形成可能領域の大きさを、例えば８０μｍとし、
各パッドの大きさを１０μｍとすると、電極形成可能領
域の中心部分には、６０μｍ程度の空き領域が生じる。
ここで、空き領域とは、アルミニウムを主成分とするメ
タル材料による導電膜が形成されていない領域を指す。
ダイシング工程で用いられるダイシングブレードの幅
は、３０μｍ程度が主流である。通常、パッドａ（１２
ａ）、パッドｂ（１２ｂ）、パッドｃ（１２ｃ）、及び
パッドｄ（１２ｄ）は、これらの中心がスクライブライ
ンの中心線と一致するように、あるいは、パッドａ（１
２ａ）、パッドｂ（１２ｂ）、パッドｃ（１２ｃ）、及
びパッドｄ（１２ｄ）の電極形成可能領域の中心線がス
クライブラインの中心線と一致するように、形成され
る。また、ダイシングはスクライブラインの中心線に沿
って行なわれるため、ダイシングブレード幅や切削精度
を考慮しても、ダイシングブレードがパッドａ（１２
ａ）、パッドｂ（１２ｂ）、パッドｃ（１２ｃ）、及び
パッドｄ（１２ｄ）を削り落とす可能性は極めて低い。
【００１８】次に、本発明に係る半導体装置の構造につ
いて断面図を用いて説明する。図２は、本発明の一実施
の形態である半導体装置の断面図である。（ａ）は、空
き領域部の断面図であり、（ｂ）は、パッド形成部の断
面図である。図１と同じものには同じ番号を付し、説明
は省略する。
いて断面図を用いて説明する。図２は、本発明の一実施
の形態である半導体装置の断面図である。（ａ）は、空
き領域部の断面図であり、（ｂ）は、パッド形成部の断
面図である。図１と同じものには同じ番号を付し、説明
は省略する。
【００１９】上記説明のように、最上層に設けられたパ
ッド１１は、電極形成領域全面にわたって形成される。
一方、最上層を除く下部の配線層に設けられたパッドａ
（１２ａ）、パッドｂ（１２ｂ）、パッドｃ（１２
ｃ）、及びパッドｄ（１２ｄ）は、電極形成領域の４隅
に形成されており、これらの中心部に空き領域を有す
る。この空き領域では、（ａ）に示したように、半導体
基板３０上に形成された層間膜１４にパッド１１が積載
された構造となっている。
ッド１１は、電極形成領域全面にわたって形成される。
一方、最上層を除く下部の配線層に設けられたパッドａ
（１２ａ）、パッドｂ（１２ｂ）、パッドｃ（１２
ｃ）、及びパッドｄ（１２ｄ）は、電極形成領域の４隅
に形成されており、これらの中心部に空き領域を有す
る。この空き領域では、（ａ）に示したように、半導体
基板３０上に形成された層間膜１４にパッド１１が積載
された構造となっている。
【００２０】また、パッドａ（１２ａ）、パッドｂ（１
２ｂ）、パッドｃ（１２ｃ）、及びパッドｄ（１２ｄ）
が形成されたパッド形成部（以下、これらをまとめてパ
ッド１２−ｎ（ｎは階層を示す整数）とする）は、半導
体基板３０上に、配線層のパッド１２−１、１２−２、
１２−３、パッド１１が層間膜１４を挟んで形成されて
いる。各配線層間、及びパッド１１とは、スルーホール
１３−１、１３−２、１３−３によって接続している。
スルーホール１３−１、１３−２、１３−３は、パッド
１２−１、１２−２、１２−３が形成されている下部配
線層の電極形成可能領域の４隅（すなわち、図１（ｂ）
で示したパッドａ（１２ａ）、パッドｂ（１２ｂ）、パ
ッドｃ（１２ｃ）、及びパッドｄ（１２ｄ）の部分）に
設けられる。このように、電極形成可能領域の４隅に最
上層以外の配線層をスルーホール１３−１、１３−２、
１３−３を介して設けて、この４隅をＴＥＧまでの引き
回し起点とする。
２ｂ）、パッドｃ（１２ｃ）、及びパッドｄ（１２ｄ）
が形成されたパッド形成部（以下、これらをまとめてパ
ッド１２−ｎ（ｎは階層を示す整数）とする）は、半導
体基板３０上に、配線層のパッド１２−１、１２−２、
１２−３、パッド１１が層間膜１４を挟んで形成されて
いる。各配線層間、及びパッド１１とは、スルーホール
１３−１、１３−２、１３−３によって接続している。
スルーホール１３−１、１３−２、１３−３は、パッド
１２−１、１２−２、１２−３が形成されている下部配
線層の電極形成可能領域の４隅（すなわち、図１（ｂ）
で示したパッドａ（１２ａ）、パッドｂ（１２ｂ）、パ
ッドｃ（１２ｃ）、及びパッドｄ（１２ｄ）の部分）に
設けられる。このように、電極形成可能領域の４隅に最
上層以外の配線層をスルーホール１３−１、１３−２、
１３−３を介して設けて、この４隅をＴＥＧまでの引き
回し起点とする。
【００２１】このような構造の半導体装置の動作につい
て説明する。ＴＥＧを用いたプロセス評価時、半導体チ
ップの電気的特性を調べるために、最上層のパッド１１
とプローブが接続され、各種の試験や測定が行なわれ
る。パッド１１と下部の配線層とは、スルーホール１３
−１、１３−２、１３−３を介して接続しており、任意
の配線層あるいは素子の試験を行なうことができる。ま
た、最上層のパッド１１は、プローブの接続に十分な領
域が従来と同様に確保されており、従来と同様のプロセ
ス評価が可能である。
て説明する。ＴＥＧを用いたプロセス評価時、半導体チ
ップの電気的特性を調べるために、最上層のパッド１１
とプローブが接続され、各種の試験や測定が行なわれ
る。パッド１１と下部の配線層とは、スルーホール１３
−１、１３−２、１３−３を介して接続しており、任意
の配線層あるいは素子の試験を行なうことができる。ま
た、最上層のパッド１１は、プローブの接続に十分な領
域が従来と同様に確保されており、従来と同様のプロセ
ス評価が可能である。
【００２２】続くダイシング工程では、スクライブライ
ンに沿ってダイシングブレードによる半導体基板３０の
切断が行なわれる。このとき、スクライブラインのダイ
シングブレードと接する領域には、最上層のパッド１１
のみが存在する。この結果、ダイシング工程において、
ダイシングブレードに付着するメタル材料の絶対量を大
幅に減らすことができる。この結果、ダイシングブレー
ドの目詰まりを少なくし、ダイシングブレードの寿命が
長くすることができる。また、ダイシングブレードの交
換頻度を減らすことができる等、ダイシング工程のＴＡ
Ｔを改善することが可能となる。
ンに沿ってダイシングブレードによる半導体基板３０の
切断が行なわれる。このとき、スクライブラインのダイ
シングブレードと接する領域には、最上層のパッド１１
のみが存在する。この結果、ダイシング工程において、
ダイシングブレードに付着するメタル材料の絶対量を大
幅に減らすことができる。この結果、ダイシングブレー
ドの目詰まりを少なくし、ダイシングブレードの寿命が
長くすることができる。また、ダイシングブレードの交
換頻度を減らすことができる等、ダイシング工程のＴＡ
Ｔを改善することが可能となる。
【００２３】当然ながら、半導体装置が何層であっても
ダイシングブレードに付着する可能性のあるメタル材料
の絶対量は変わらないため、半導体装置が多層であるほ
どその効果は大きくなる。
ダイシングブレードに付着する可能性のあるメタル材料
の絶対量は変わらないため、半導体装置が多層であるほ
どその効果は大きくなる。
【００２４】上記の説明では、最上層以外の配線層を電
極形成可能領域の４隅に限定して形成するとしたが、本
発明はこれに限定されない。最上層を除く下部の配線層
の配置は、ダイシング工程においてダイシングブレード
と接する部分を避けて形成すればよく、形成位置は４隅
に限定されない。このように、ダイシングブレードを避
けて電極を配置することにより、ダイシング工程におい
て削り落とされるメタル材料の絶対量を大幅に削減する
ことができる。この結果、ダイシングブレードの寿命が
長くなるとともに、ダイシング工程の信頼性が向上す
る。
極形成可能領域の４隅に限定して形成するとしたが、本
発明はこれに限定されない。最上層を除く下部の配線層
の配置は、ダイシング工程においてダイシングブレード
と接する部分を避けて形成すればよく、形成位置は４隅
に限定されない。このように、ダイシングブレードを避
けて電極を配置することにより、ダイシング工程におい
て削り落とされるメタル材料の絶対量を大幅に削減する
ことができる。この結果、ダイシングブレードの寿命が
長くなるとともに、ダイシング工程の信頼性が向上す
る。
【００２５】
【発明の効果】以上説明したように本発明の半導体装置
は、最上層には電極形成領域全面にわたってメタル材料
で形成されたパッドが、最上層を除く下部の配線層には
電極形成可能領域の端部にメタル材料により形成された
パッドが、設けられている。最上層のパッドと下部の配
線層のパッド、及び下部の配線層間とは、スルーホール
を介して、電気的に接続する。このような半導体装置が
スクライブライン上に配置されており、ダイシング工程
では、最上層の電極形成領域全面に形成された最上層の
パッドのみがダイシングブレードによってダイシングさ
れる。
は、最上層には電極形成領域全面にわたってメタル材料
で形成されたパッドが、最上層を除く下部の配線層には
電極形成可能領域の端部にメタル材料により形成された
パッドが、設けられている。最上層のパッドと下部の配
線層のパッド、及び下部の配線層間とは、スルーホール
を介して、電気的に接続する。このような半導体装置が
スクライブライン上に配置されており、ダイシング工程
では、最上層の電極形成領域全面に形成された最上層の
パッドのみがダイシングブレードによってダイシングさ
れる。
【００２６】このように、ダイシング工程において、最
上層のパッドのみがダイシングされるようになり、ダイ
シングの際に切削されるメタル材料の絶対量を大幅に削
減することができる。この結果、ダイシングブレードに
付着するメタル材料の量が減少し、チッピングが防止さ
れる等ダイシング工程の信頼性を向上させることができ
るとともに、ブレードの寿命が長くなる。また、ブレー
ドの寿命が長くなることで、頻繁にブレードを交換する
必要がなくなり、ダイシング工程のＴＡＴを改善するこ
とができる。特に、配線層が多層である程その効果が大
きくなる。
上層のパッドのみがダイシングされるようになり、ダイ
シングの際に切削されるメタル材料の絶対量を大幅に削
減することができる。この結果、ダイシングブレードに
付着するメタル材料の量が減少し、チッピングが防止さ
れる等ダイシング工程の信頼性を向上させることができ
るとともに、ブレードの寿命が長くなる。また、ブレー
ドの寿命が長くなることで、頻繁にブレードを交換する
必要がなくなり、ダイシング工程のＴＡＴを改善するこ
とができる。特に、配線層が多層である程その効果が大
きくなる。
【図１】本発明の一実施の形態である半導体装置の平面
図である。
図である。
【図２】本発明の一実施の形態である半導体装置の断面
図である。
図である。
【図３】従来の半導体装置の構造を示した平面図と断面
図である。
図である。
【図４】スクライブラインへ配置された従来の半導体装
置の平面図である。
置の平面図である。
【符号の説明】 １１…パッド（電極）、１２ａ…パッドａ、１２ｂ…パ
ッドｂ、１２ｃ…パッドｃ、１２ｄ…パッドｄ、１２−
１、１２−２、１２−３…パッド、１３−１、１３−
２、１３−３…スルーホール、１４…層間膜
ッドｂ、１２ｃ…パッドｃ、１２ｄ…パッドｄ、１２−
１、１２−２、１２−３…パッド、１３−１、１３−
２、１３−３…スルーホール、１４…層間膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/04 Ｔ
Claims (3)
- 【請求項１】 半導体基板のスクライブライン上に設け
られた多層構造の配線層を有する半導体装置において、 前記半導体装置の電極形成領域全面に導電膜で形成され
たパッドを有する最上層の配線層と、 前記電極形成領域と同等の電極形成可能領域の端部にの
み導電膜で形成されたパッドを有する前記最上層の配線
層を除く下部の配線層と、 前記最上層のパッド及び前記最上層を除く下部の配線層
のパッドを接続する電極パッド用スルーホールと、 を有することを特徴とする半導体装置。 - 【請求項２】 前記半導体装置をＴＥＧ（Ｔｅｓｔ Ｅ
ｌｅｍｅｎｔ Ｇｒｏｕｐ）に用いたことを特徴とする
請求項１記載の半導体装置。 - 【請求項３】 前記最上層を除く下部の配線層のパッド
は、前記スクライブライン上の電極形成可能領域のう
ち、ダイシングブレードと接する部分を避けて形成され
ることを特徴とする請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000386740A JP2002190456A (ja) | 2000-12-20 | 2000-12-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000386740A JP2002190456A (ja) | 2000-12-20 | 2000-12-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002190456A true JP2002190456A (ja) | 2002-07-05 |
Family
ID=18853800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000386740A Pending JP2002190456A (ja) | 2000-12-20 | 2000-12-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002190456A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007061124A1 (en) * | 2005-11-24 | 2007-05-31 | Ricoh Company, Ltd. | Semiconductor wafer including semiconductor chips divided by scribe line and process-monitor electrode pads formed on scribe line |
| JP2007173752A (ja) * | 2005-11-24 | 2007-07-05 | Ricoh Co Ltd | 半導体ウエハ |
| JP2007189111A (ja) * | 2006-01-13 | 2007-07-26 | Ricoh Co Ltd | 半導体ウエハ |
| JP2013077800A (ja) * | 2011-09-15 | 2013-04-25 | Fujitsu Semiconductor Ltd | 半導体装置、半導体ウェハ及び半導体装置の製造方法 |
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| WO2016079969A1 (ja) * | 2014-11-19 | 2016-05-26 | 株式会社デンソー | 半導体ウェハおよび半導体装置の製造方法 |
| JP2016105463A (ja) * | 2014-11-19 | 2016-06-09 | 株式会社デンソー | 半導体ウェハおよび半導体装置の製造方法 |
| JP2016184745A (ja) * | 2011-09-15 | 2016-10-20 | 富士通セミコンダクター株式会社 | 半導体装置 |
-
2000
- 2000-12-20 JP JP2000386740A patent/JP2002190456A/ja active Pending
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| JP2007173752A (ja) * | 2005-11-24 | 2007-07-05 | Ricoh Co Ltd | 半導体ウエハ |
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| US9818701B2 (en) | 2011-09-15 | 2017-11-14 | Fujitsu Semiconductor Limited | Semiconductor device, semiconductor wafer and manufacturing method of semiconductor device |
| JP2013105919A (ja) * | 2011-11-14 | 2013-05-30 | Fujitsu Semiconductor Ltd | 半導体ウェハ及び半導体装置の製造方法 |
| US10026663B2 (en) | 2014-11-19 | 2018-07-17 | Denso Corporation | Semiconductor wafer and semiconductor device manufacturing method |
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