CN101714562A - 半导体晶片 - Google Patents

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Abstract

本发明公开了一种半导体晶片，该半导体晶片具有将该半导体晶片划分为多个半导体芯片的矩阵的划片线。该半导体晶片包括多晶硅层、形成于该多晶硅层上的多晶硅金属层间绝缘膜、以及形成于该多晶硅金属层间绝缘膜上的第一金属布线层。该半导体晶片包括形成于该划片线的切片区域上的工艺监测电极焊盘。该工艺监测电极焊盘的宽度大于该切片区域的宽度。该工艺监测电极焊盘包括形成于该多晶硅-金属绝缘膜内用于将该第一金属布线层连接到该多晶硅层的接触孔。

Description

半导体晶片
本申请是申请日为2006年11月22日且发明名称为“包括被划片线划分的半导体芯片及形成于划片线上的工艺监测电极焊盘的半导体晶片”的中国专利申请No.200680003028.4的分案申请。
技术领域
本发明涉及半导体晶片，更具体而言涉及具有被划片线划分的多个半导体芯片以及形成于该划片线上的工艺监测电极的半导体晶片。
背景技术
在用于从半导体晶片划分多个半导体芯片的半导体晶片(切片目标)典型切片工艺中，具有例如附着到其的金刚石粒子的环形刀片高速旋转，且接触在形成于半导体晶片上的划片线上。通过接触于划片线上的旋转刀片，半导体晶片被切片成多个半导体芯片。为了获得更好的切片性能，优化各种参数。这些参数包括例如刀片厚度、刀片旋转速度、平台速度、以及切口深度。
半导体晶片具有各种薄膜形成于硅基板上的分层结构，相对于半导体晶片的厚度方向未用均匀的材料形成。更具体而言，半导体晶片包括由金属材料形成的金属布线，该金属材料主要包括铝材料(广泛用做半导体芯片的布线)。该金属布线的材料具有与硅基板的硅材料不同的特性。
此外，半导体晶片具有设于半导体晶片的划片线上的工艺监测器，用于检查半导体晶片的半导体芯片的性能。该工艺监测器包括用于评估被工艺监测的半导体装置的电学特性的工艺监测电极。该工艺监测电极也由金属材料形成。因此，在切片半导体晶片的工艺中，包括硅基板、绝缘膜、以及金属材料的分层结构被切片。
图15A和15B为示出了常规半导体晶片划片线附近的图示。图15A为常规半导体晶片的平面视图。图15B为沿图15A线W-W截取的剖面视图。
LOCOS(硅的局部氧化)氧化物膜17形成于半导体基板15上。BPSG(硼磷硅酸盐玻璃)膜19形成于LOCOS氧化物膜17上。
第一金属布线层21-1形成于BPSG膜19上。第一金属布线层21-1置于其中形成工艺监测电极焊盘31的区域内。此外，在图中所示的区域中，第一金属布线层21-1形成为沿半导体芯片3外围部分的环形。
第一层间绝缘膜23-1形成于BPSG膜19上，且也形成于第一金属布线层21-1上。通孔在形成了工艺监测电极焊盘31的区域内形成于第一金属布线层21-1上的第一层间绝缘膜23-1内。此外，环形通孔沿半导体芯片3外围部分形成于第一金属布线层21-1上的第一层间绝缘膜23-1内。
第二金属布线层21-2形成于第一层间绝缘膜23-1上。第二金属布线层21-2置于形成工艺监测电极焊盘31的区域内以及其通孔内。此外，在图中所示的区域内，第二金属布线层21-2沿半导体芯片3外围部分形成为环形。
第二层间绝缘膜23-2形成于第一层间绝缘膜23-1上，且也形成于第二金属布线层21-2上。通孔在形成了工艺监测电极焊盘31的区域内形成于第二金属布线层21-2上的第二层间绝缘膜23-2内。此外，环形通孔沿半导体芯片3外围部分形成于第二金属布线层21-2上的第二层间绝缘膜23-2内。
第三金属布线层21-3形成于第二层间绝缘膜23-2上。第三金属布线层21-3置于形成工艺监测电极焊盘31的区域内的第二层间绝缘膜23-2上，以及其通孔内。此外，在图中所示的区域内，第三金属布线层21-3沿半导体芯片3外围部分在第二层间绝缘膜23-2上以及该通孔内形成为环形。
最终保护层25形成于第二层间绝缘膜23-2上以及第三层间布线层21-3上。焊盘开口部分在形成工艺监测电极焊盘31的区域内形成于该最终保护层25内。由此，第三金属布线层21-3的表面处于露出状态。
位于半导体芯片3外围部分附近的上述金属布线层21-1、21-2和21-3一起形成护环21。
在切片工艺中，通常难以一次切片(切割)由不同材料形成的多个膜，且该切片趋于导致形成金属污损的问题。通常，由于位于划片线内的工艺监测半导体装置尺寸相对小，对于例如采用厚度为20-50μm的刀片的情形，该工艺监测半导体装置可以被彻底地切片而无任何金属污损。同时，由于工艺监测电极焊盘具有至少60μm以上的宽度，该工艺监测电极焊盘的宽度将大于该刀片的厚度(切片区域的宽度)。这导致金属污损的问题。
对于采用应用于2-3层布线层的称为半微米工艺的设计规则的情形，通过调整切片工艺可以克服上述问题。
然而，近年来且仍在继续，形成多层金属布线层的趋势显著增加，因为半导体装置制作成更精细的尺寸(例如，制作具有7-8层布线层的半导体装置并非不常见)。因此，对于多层金属布线层设于划片线上作为工艺监测电极焊盘的情形，包含在工艺监测电极焊盘内的金属膜导致金属污损。
此外，近年来且仍在继续，绝缘膜平整化技术的各种方法被用于解决使用光刻技术情形中的聚焦深度问题。绝缘膜表面的平整化方法例如可以是使用CMP(化学机械抛光)方法，或者采用BPSG膜作为多晶硅层和金属层之间的膜。BPSG膜是通过CVD(化学气相沉积)方法来制作的，该BPSG膜是通过将硼和磷包含到氧化硅层内而形成的绝缘膜。通过增加硼与/或磷的浓度，绝缘膜的表面可以被恰当地平整化。因此增大硼与/或磷的浓度以减小半导体装置的尺寸。
然而，本发明的发明人发现，当BPSG膜内硼与/或磷的浓度增大时，BPSG膜和钛膜之间(更具体而言，该BPSG膜和用作铝合金基板且具有高熔点的钛膜之间)的粘接变弱。这是因为硼与/或磷浓度的增加不仅促进平整化，而且同时减小了BPSG膜的微观粗糙度。这导致了BPSG膜和金属膜之间接触面积的损失。因此，通过增大硼与/或磷的浓度来制作的半导体装置越精细，则在切片工艺中发生工艺监测电极的金属污损的可能性更大。结果，半导体晶片的切片变得更为困难。
防止这种问题的一个示例公开于日本专利特开公报No.2005-191334。日本专利特开公报No.2005-191334公开了一种工艺监测电极焊盘，其置于半导体芯片内部，使得仅仅用于工艺监测的半导体装置被置于划片线上。因此，该电极焊盘将不会妨碍切片工艺。
然而，由于该方法将工艺监测电极焊盘置于半导体芯片内，所以该半导体芯片形成为大的尺寸。这增大了制造成本。置于半导体芯片内的该附加电极焊盘是关键问题，尤其对于具有大量电极焊盘的半导体芯片产品而言，因为产品的芯片尺寸是根据电极焊盘之间距离的极限来确定的。
如图15B所示，由金属材料形成的护环可以置于半导体芯片和划片线之间，用于防止半导体芯片内部在切片工艺中受损伤。然而，通过将该工艺监测电极焊盘置于半导体芯片内部，该工艺监测电极焊盘需要超出护环以接触工艺监测半导体装置。这是难以完成的任务，因为由金属材料形成的护环的一部分将被不期望地切断以达成此任务。如果护环该部分被切断，则提供该护环的目的则丧失。
日本专利特开公报No.2005-191334还公开了一个示例，其将工艺监测电极焊盘置于半导体芯片内部，且不仅将该工艺监测电极焊盘用于工艺监测而且还作为半导体芯片的电极焊盘。
然而，由于各个产品中设于划片线上用于工艺监测的半导体芯片的数目与电极焊盘的数目之间通常没有关联，因此难以调整置于划片线上的半导体装置的位置以及用于产品的电极焊盘的位置。此外，当使用工艺监测装置执行电学测量时，该示例中各个产品需要分离的探针卡。此外，该示例并未解决上述护环问题。
日本专利特开公报No.2005-191334还公开了一个示例，其将工艺监测电极焊盘和半导体装置置于划片线内，但是并未置在划片线的切片区域(割切区域)内。
然而，该示例要求划片线宽。这减小了可以从半导体晶片切断(切片)的半导体芯片的数目。结果，制造成本增加。
发明内容
本发明的总体目标是提供一种半导体晶片，其基本上消除了由于相关技术的限制和缺点所致的一个或多个问题。
本发明的特征和优点将在下述说明书中陈述，且部分从该说明书和附图变得显而易见，或者可以通过根据说明书提供的教导实践本发明而习知。本发明的目标及其他特征和优点可以通过在说明书中以全面、清楚、简洁和严格的术语具体地指出的半导体晶片来实现和获得，以使得本领域普通技术人员可以实践本发明。
为了获得依据本发明目的的这些和其他优点，如此处所体现和一般性描述的，本发明的实施例提供了一种具有将其划分为多个半导体芯片的矩阵的划片线的半导体晶片，该半导体晶片包括多晶硅层、形成于该多晶硅层上的多晶硅-金属层间绝缘膜、以及形成于该多晶硅-金属层间绝缘膜上的第一金属布线层，该半导体晶片的特征在于包括：形成于该划片线的切片区域上的工艺监测电极焊盘，该工艺监测电极焊盘的宽度大于该切片区域的宽度，该工艺监测电极焊盘包括形成于该多晶硅-金属绝缘膜内用于将该第一金属布线层连接到该多晶硅层的接触孔。
在根据本发明的半导体晶片中，该接触孔可以不形成于该切片区域内。
在根据本发明的半导体晶片中，该半导体晶片可进一步包括形成于该第一布线层上的第二布线层，其中该第一布线层不形成于该切片区域内。
在根据本发明实施例的半导体晶片中，该多晶硅-金属层间绝缘膜可以是BPSG膜。
此外，本发明提供了一种具有将其划分为多个半导体芯片的矩阵的划片线的半导体晶片，具有多层金属布线结构的该半导体晶片包括至少三层金属布线层，该半导体晶片的特征在于包括：形成于该划片线的切片区域上的工艺监测电极焊盘，该工艺监测电极焊盘的宽度大于该切片区域的宽度，该工艺监测电极焊盘包括该多层金属布线结构的至少一层金属布线层；其中该多层金属布线层结构的最下金属布线层不形成于该工艺监测电极焊盘内。
在根据本发明实施例的半导体晶片中，该工艺监测电极焊盘可仅包括该多层布线结构的最上金属布线层。
在根据本发明实施例的半导体晶片中，该工艺监测电极焊盘可包括该多层金属布线结构的最上金属布线层以及形成于该最上金属布线层下的金属布线层。
在根据本发明实施例的半导体晶片中，该多层金属布线结构的所有金属布线层都不形成于在划片线的切片区域内该工艺监测电极焊盘的金属布线层下方。
在根据本发明实施例的半导体晶片中，该多层金属布线结构可包括BPSG膜，其中该多层金属布线结构的最下金属布线层形成于该BPSG膜上。
附图说明
图1A为示出根据本发明第一实施例的半导体晶片的划片线附近的平面视图；
图1B为沿图1A的线A-A截取的剖面视图；
图2为示出依据本发明实施例的半导体晶片的总体结构的平面视图；
图3A为示出依据本发明实施例的划片线内的工艺监测区域的一部分的平面视图；
图3B为沿图3A线的B-B截取的剖面视图；
图4A为依据本发明实施例的具有形成于工艺监测电极焊盘下方的多晶硅层和接触孔的半导体晶片的照片；
图4B为常规半导体晶片的照片；
图5A为示出依据本发明另一个实施例的半导体晶片的划片线附近的平面视图；
图5B为沿图5A线的C-C截取的剖面视图；
图5C为沿图5A线的D-D截取的剖面视图；
图6A为示出依据本发明另一个实施例的半导体晶片的划片线附近的平面视图；
图6B为沿图6A的线E-E截取的剖面视图；
图6C为沿图6A的线F-F截取的剖面视图；
图7A为示出依据本发明另一个实施例的半导体晶片的划片线附近的平面视图；
图7B为沿图7A的线G-G截取的剖面视图；
图7C为沿图7A的线H-H截取的剖面视图；
图8A为示出依据本发明另一个实施例的半导体晶片的划片线附近的平面视图；
图8B为沿图8A的线I-I截取的剖面视图；
图8C为沿图8A的线J-J截取的剖面视图；
图9A为示出依据本发明另一个实施例的半导体晶片的划片线附近的平面视图；
图9B为沿图9A的线K-K截取的剖面视图；
图9C为沿图9A的线L-L截取的剖面视图；
图10A为示出依据本发明另一个实施例的半导体晶片的划片线附近的平面视图；
图10B为沿图10A的线M-M截取的剖面视图；
图10C为沿图10A的线N-N截取的剖面视图；
图11A为示出依据本发明另一个实施例的半导体晶片的划片线附近的平面视图；
图11B为沿图11A的线O-O截取的剖面视图；
图11C为沿图11A的线P-P截取的剖面视图；
图12A为示出依据本发明另一个实施例的半导体晶片的划片线附近的平面视图；
图12B为沿图12A的线Q-Q截取的剖面视图；
图12C为沿图12A的线R-R截取的剖面视图；
图13A为示出依据本发明另一个实施例的半导体晶片的划片线附近的平面视图；
图13B为沿图13A的线R-R截取的剖面视图；
图13C为沿图13A的线S-S截取的剖面视图；
图14A为示出依据本发明另一个实施例的半导体晶片的划片线附近的平面视图；
图14B为沿图14A的线U-U截取的剖面视图；
图14C为沿图14A的线V-V截取的剖面视图；
图15A为示出依据常规半导体晶片的划片线附近的平面视图；
图15B为沿图15A的线W-W截取的剖面视图；
图16A为示出依据本发明第二实施例的半导体晶片的划片线附近的平面视图；
图16B为沿图16A的线A-A截取的剖面视图；
图17为示出依据本发明第二实施例的半导体晶片的划片线附近的平面视图；
图18A为示出依据本发明一个实施例的划片线内工艺监测区域的一部分的平面视图；
图18B为沿图18A的线B-B截取的剖面视图；
图19A为示出依据本发明另一实施例的划片线内工艺监测区域的一部分的平面视图；
图19B为沿图19A的线C-C截取的剖面视图；
图20A为示出依据本发明另一实施例的划片线内工艺监测区域的一部分的平面视图；
图20B为沿图20A的线D-D截取的剖面视图；
图20C为沿图20A的线E-E截取的剖面视图；
图21A为示出依据本发明另一实施例的划片线内工艺监测区域的一部分的平面视图；
图21B为沿图21A的线F-F截取的剖面视图；以及
图21C为沿图21A的线G-G截取的剖面视图。
具体实施方式
基于图中所示实施例详细地描述本发明。
[第一实施例]
图1A和1B为用于描述根据本发明实施例的半导体晶片1的示意性图示。更具体而言，图1A为示出半导体晶片1的划片线附近的平面视图，图1B为沿图1A的线A-A截取的剖面视图。图2为示出依据本发明实施例的半导体晶片1的总体结构的平面视图。图3A和3B为用于描述根据本发明实施例的置于划片线上的工艺监测装置的一部分的示意性图示。更具体而言，图3A为示出该工艺监测装置的一部分的平面视图，图3B为沿图3A线的B-B截取的剖面视图。根据本发明实施例的半导体晶片1具有三层金属布线结构。
如图2所示，半导体晶片1具有被划片线5划分和布置成矩阵的多个半导体芯片3。划片线5的宽度在该示例中为100μm。如图1A所示，划片线5具有工艺监测区域7，在该工艺监测区域7上布置有用于工艺监测的多个半导体装置(下文中称为“工艺监测半导体装置”)9和用于工艺监测的多个电极焊盘(下文中称为“工艺监测电极焊盘”)11。工艺监测电极焊盘11的平面尺寸例如为70μm×70μm。划片线5的中心区域为在切片工艺中被切片(切割)的区域(下文中称为“切片区域13”)。切片区域13的宽度基本上等于用于切片半导体晶片1的刀片的厚度。例如，对于使用厚度范围为20-40μm的刀片的情形，切片区域的宽度为20-40μm。
接着，参照图1B描述半导体晶片1的截面结构。在该示例中，LOCOS氧化物膜17形成于由硅材料形成的半导体基板15上。多晶硅层18在将形成工艺监测电极焊盘11的区域(下文中称为“工艺监测电极焊盘形成区域”)1000内形成于LOCOS氧化物膜17上。BPSG膜19(即，多晶硅-金属层间绝缘膜)形成于包括形成有多晶硅层18的区域的LOCOS氧化物膜17上。
多个接触孔20在该工艺监测电极焊盘形成区域1000内形成于BPSG膜19内。在该示例中，2500个接触孔20(纵向50个孔×横向50个孔)在工艺监测电极焊盘形成区域1000内形成于BPSG膜19内。图1B所示接触孔20出于方便的原因而被省略。在本示例中，各个接触孔20具有0.4μm×0.4μm的平面面积。然而要注意，接触孔20的数目、布置和尺寸不限于本示例所述。
在工艺监测电极焊盘形成区域1000内，第一金属布线层21-1形成于BPSG膜19上及BPSG膜19的接触孔20内。此外，在图中所示区域中，第一金属布线层21-1沿半导体芯片3的外围部分形成为环形。第一金属布线层21-1也可以形成于半导体晶片1的其他区域上(图1B中未示出)。第一金属布线层21-1包括高熔点金属膜(例如，钛膜)，该高熔点金属膜上形成有铝合金膜(例如，AlSiCu膜)。
第一层间绝缘膜23-1形成于包括其上形成有第一金属布线层21-1的区域的BPSG膜19上。第一层间绝缘膜23-1具有包括例如NSG(未掺杂硅酸盐玻璃)膜、SOG(旋涂玻璃)膜及NSG膜的分层结构。在工艺监测电极焊盘形成区域1000内，通孔形成于第一金属布线层21-1上的第一层间绝缘膜23-1内。环形通孔也沿半导体芯片3外围部分形成于第一金属布线层21-1上的第一层间绝缘膜23-1内。
在工艺监测电极焊盘形成区域1000内，第二金属布线层21-2形成于第一层间绝缘膜23-1上以及第一层间绝缘膜23-1的通孔内。此外，在图中所示区域中，第二金属布线层21-2沿半导体芯片3外围部分形成为环形。第二金属布线层21-2也可以形成于半导体晶片1的其他区域上(图1B中未示出)。第二金属布线层21-2也可以例如由其上形成有AlSiCu膜的钛膜形成。
第二层间绝缘膜23-2形成于包括其上形成有第二金属布线层21-2的区域的第一层间绝缘膜23-1上。第二层间绝缘膜23-2也具有包括例如NSG膜、SOG膜和NSG膜的分层结构。在工艺监测电极焊盘形成区域1000内，通孔形成于第二金属布线层21-2上的第二层间绝缘膜23-2内。环形通孔也沿半导体芯片3外围部分形成于第二金属布线层21-2上的第二层间绝缘膜23-2内。
在工艺监测电极焊盘形成区域1000内，第三金属布线层21-3形成于第二层间绝缘膜23-2上以及第二层间绝缘膜23-2的通孔内。此外，在图中所示区域中，第三金属布线层21-3沿半导体芯片3外围部分形成为环形。第三金属布线层21-3也可以形成于半导体晶片1的其他区域上(图1B中未示出)。第三金属布线层21-3也可以例如由其上形成有AlSiCu膜的钛膜形成。
最终保护膜25形成于包括其上形成有第三金属布线层21-3的区域的第二层间绝缘膜23-2上。最终保护膜25具有包括例如氧化硅膜和氮化硅膜的分层结构。在工艺监测电极焊盘形成区域1000内，焊盘开口部分形成于最终保护膜25内。由此，第三金属布线层21-3的表面露出。
沿半导体芯片3外围部分形成的包括第一、第二和第三金属布线层21-1、21-2和21-3的分层结构为用于防护半导体芯片3内部的护环21。
LOCOS氧化物膜17、BPSG膜19、第一层间绝缘膜23-1、第二层间绝缘膜23-2和最终保护膜25都以带状方式除去其两个端部(沿划片线5的宽度方向)。在本示例中，被除去端部的宽度为10μm。通过沿划片线5宽度方向除去LOCOS氧化物膜17、BPSG膜19、第一层间绝缘膜23-1、第二层间绝缘膜23-2和最终保护膜25的两个端部，可以防止在切片该切片区域13时形成于层间绝缘膜内的裂纹到达半导体芯片3。然而注意，本发明的半导体晶片1不限于沿划片线5宽度方向除去两个端部的结构。
接着，参考图3A和3B描述工艺监测区域7。在图3B中，省略了对包含在半导体芯片3内的BPSG膜19、第一层间绝缘膜23-1、第二层间绝缘膜23-2和最终保护膜25的描述。
在图3A中，两个有源区27a、27b形成为被LOCOS氧化物膜17围绕的半导体基板区域表面上的源极和漏极。由多晶硅制成的栅电极29通过栅极绝缘膜形成于两个有源区27a、27b之间区域内的半导体基板上。两个有源区27a、27b和栅电极29一起形成晶体管(即，工艺监测半导体装置9)。该晶体管位于切片区域内与工艺监测电极焊盘11所在部分不同的部分。在图3A所示示例中，晶体管位于工艺监测电极焊盘11a和工艺监测电极焊盘11b之间。多晶硅栅电极29的两端形成为延伸跨过LOCOS氧化物膜17。
工艺监测电极焊盘11a、11b、11c的第一金属布线层21-1a、21-1b、21-1c连续形成在BPSG膜19上。第一金属布线层21-1a、21-1b、21-1c具有2μm至3μm的宽度范围。尽管从工艺监测电极焊盘11a和11b延伸的第一金属布线层21-1a和21-1b的部分位于切片区域13内(如图3A所示)，第一金属布线层21-1a和21-1b的位置不限于图3A所示位置。
位于有源区27a上方的第一金属布线层21-1a的一端通过形成于BPSG膜19内的接触孔20而电连接到有源区27a。第一金属布线层21-1a的另一端连接到工艺监测电极焊盘11a(工艺监测电极焊盘11a的第一金属布线层21-1a)。
位于有源区27b上方的第一金属布线层21-1b的一端通过形成于BPSG膜19内的接触孔20而电连接到有源区27b。第一金属布线层21-1b的另一端连接到工艺监测电极焊盘11b(工艺监测电极焊盘11b的第一金属布线层21-1b)。
位于栅电极29上方的第一金属布线层21-1c的一端通过形成于BPSG膜19内的接触孔20而电连接到栅电极29。第一金属布线层21-1c的另一端连接到工艺监测电极焊盘11c(工艺监测电极焊盘11c的第一金属布线层21-1c)。
在与工艺监测电极焊盘11a、11b和11c相对应的工艺监测电极焊盘形成区域1000内，第二金属布线层21-2a、21-2b、21-2c形成于第一层间绝缘膜23-1上，第三金属布线层21-3a、21-3b、21-3c形成于第二层间绝缘膜23-2上。
由于用于连接第一金属布线层21-1(21-1a、21-1b、21-1c)和多晶硅层18的接触孔20形成于工艺监测电极焊盘11(11a、11b、11c)下方的BPSG膜19内，BPSG膜19上表面和第一金属布线层21-1(21-1a、21-1b、21-1c)的接触面积可以减小。此外，可以防止第一金属布线层21-1(21-1a、21-1b、21-1c)剥落，即使在工艺监测电极焊盘11(11a、11b、11c)位于划片线5的切片区域13内的情况下。由此可以防止金属污损。然而注意，本发明不限于使得最下金属布线层形成于BPSG膜上的结构。
此外，由于工艺监测电极焊盘11布置成包括划片线5的切片区域，因此无需增大半导体芯片3的尺寸或划片线5的宽度。
由于多个接触孔20形成于工艺监测电极焊盘11下方的BPSG膜19内，BPSG膜19和第一金属布线层21-1可以通过接触孔20内壁来接触。由此可以防止第一金属布线层21-1的剥落。
此外，与仅具有形成于最上层上的单一金属布线层的工艺监测电极焊盘相比，工艺监测电极焊盘11更可能防止在测试(监测)半导体晶片时探针刺穿工艺监测电极焊盘的问题。这是因为工艺监测电极焊盘11是由三个金属布线层21-1、21-2、21-3形成的。
图4A和4B为在切片半导体晶片的切片区域之后所摄取的照片。图4A为依据本发明实施例的具有形成于工艺监测电极焊盘下方的多晶硅层和接触孔的半导体晶片的照片。图4B为常规半导体晶片的照片。
图4A示出了本发明的半导体晶片1上工艺监测电极焊盘11均未剥落。然而，图4B示出了90％以上的工艺监测电极焊盘11剥落，非常少的工艺监测电极焊盘11残留在半导体晶片上。
因此，本发明可以减小工艺监测电极焊盘内形成金属污损的可能性。
尽管在本发明上述实施例中接触孔20形成于切片区域13内，接触孔20可备选地形成于切片区域13外部的区域内(见图5A-5C)。由于第一金属布线层21-1通过形成于切片区域13之外的区域(下文中称为“不同区域”)内的接触孔20而连接到多晶硅层18，在切片工艺之后没有发现该不同区域内第一金属布线层21-1的剥落。此外，由于切片区域13内的第一金属布线层21-1被彻底压碎，因此不会在切片区域内发现第一金属布线层21-1的剥落。另外，由于形成于接触孔20内的第一金属布线层21-1所致的工艺监测电极焊盘11附近的应力可以减小。由此，可以进一步减小金属污损的形成。
除了在切片区域13外部的区域(不同区域)内形成接触孔20之外，多晶硅层18还可以形成于该不同区域内(见图6A-6C)。由于第一金属布线层21-1通过形成于该不同区域内的接触孔20连接到多晶硅层18，在切片工艺之后不会发现该不同区域内第一金属布线层21-1的剥落。此外，由于切片区域13内的第一金属布线层21-1被彻底压碎，因此不会在切片区域内发现第一金属布线层21-1的剥落。另外，在切片时由多晶硅层18所致的工艺监测电极焊盘11附近的应力可以减小。由此，可以进一步减小金属污损的形成。
除了在切片区域13外部的区域(不同区域)内形成接触孔20之外，第一金属布线层21-1还可以形成于该不同区域内(见图7A-7C)。与第一金属布线层21-1形成于切片区域13内的情形相比，在切片时由第一金属布线层21-1导致的工艺监测电极焊盘11附近的应力可以减小。由此，可以进一步减小金属污损的形成。
另外，如上所述，在BPSG膜和钛膜(金属基板)之间存在弱粘接。例如，对于使用具有弱粘接的多晶硅-金属层间绝缘膜和第一金属布线层的组合的情形，可以减小金属污损的形成。也就是说，对于多晶硅-金属层间绝缘膜包括BPSG膜19且第一金属布线层21-1包括钛膜的基板的情形，可以减小金属污损的形成。
除了在切片区域13外部的区域(不同区域)内形成第一金属布线层21-1之外，如图7A-7C所示，多晶硅层18还可形成于该不同区域内(见图8A-8C)。在切片时由多晶硅层18所致的工艺监测电极焊盘11附近的应力可以减小。由此，可以进一步减小金属污损的形成。
尽管本发明的上述实施例描述为具有形成于工艺监测电极焊盘11下方的多个接触孔20，但是可以形成单一接触孔20而非多个接触孔20(见图9A-9C)。
采用如图9A-9C所示的示例性结构，工艺监测电极焊盘11的第一金属布线层21-1接触BPSG膜19的面积可以减小。相应地，即使对于工艺监测电极焊盘11置于划片线5的切片区域13上的情形，仍可以防止该第一金属布线层21-1剥落。由此可以减小金属污损的形成。
另外，由于图9A-9C所示的工艺监测电极焊盘11布置于划片线5的切片区域13内，半导体芯片3的尺寸和划片线5的宽度可以减小。
另外，通过接触孔20的内壁实现BPSG膜19和第一金属布线层21-1之间的接触并将使第一金属布线层21-1的大的面积与多晶硅层18接触，则图9A-9C所示的示例性结构可以防止第一金属布线层21-1的剥落。
尽管图9A-9C的示例性结构具有形成于切片区域13内的接触孔20，接触孔20备选地可以形成于切片区域13外部的区域(不同区域)内，如图10A-10C所示。由于第一金属布线层21-1通过形成于切片区域13之外的区域(不同区域)内的接触孔20而连接到多晶硅层18，在切片工艺之后不会发现该不同区域内第一金属布线层21-1的剥落。此外，由于切片区域13内的第一金属布线层21-1被彻底压碎，因此不会在切片区域内发现第一金属布线层21-1的剥落。另外，由于形成于接触孔20内的第一金属布线层21-1所致的工艺监测电极焊盘11附近的应力可以减小。由此，可以进一步减小金属污损的形成。
除了在切片区域13外部的区域(不同区域)内形成接触孔20之外，多晶硅层18还可以形成于该不同区域内(见图11A-11C)。由于第一金属布线层21-1通过形成于该不同区域内的接触孔20连接到多晶硅层18，在切片工艺之后不会发现该不同区域内第一金属布线层21-1的剥落。此外，由于切片区域13内的第一金属布线层21-1被彻底压碎，因此不会在切片区域内发现第一金属布线层21-1的剥落。另外，在切片时由多晶硅层18所致的工艺监测电极焊盘11附近的应力可以减小。由此，可以进一步减小金属污损的形成。
除了在切片区域13外部的区域(不同区域)内形成接触孔20之外，第一金属布线层21-1还可以形成于该不同区域内(见图12A-12C)。与第一金属布线层21-1形成于切片区域13内的情形相比，在切片时由第一金属布线层21-1导致的工艺监测电极焊盘11附近的应力可以减小。由此，可以进一步减小金属污损的形成。
另外，对于使用具有弱粘接的多晶硅-金属层间绝缘膜和第一金属布线层的组合的情形，可以减小金属污损的形成。也就是说，对于多晶硅-金属层间绝缘膜包括BPSG膜19且第一金属布线层21-1包括钛膜的基板的情形，可以减小金属污损的形成。
除了在切片区域13外部的区域(不同区域)内形成第一金属布线层21-1之外，如图12A-12C所示，多晶硅层18还可形成于该不同区域内(见图13A-13C)。在切片时由多晶硅层18所致的工艺监测电极焊盘11附近的应力可以减小。由此，可以进一步减小金属污损的形成。
尽管本发明的上述实施例具有形成于接触孔20内部的第一金属布线层21-1，但是本发明不限于这种结构。例如，与第一金属布线层21-1不同的金属材料可以形成于接触孔20内部(见图14A-14C)。例如，钨材料可以形成于接触孔20内部。
采用如图10A-14C所示的示例性结构，工艺监测电极焊盘11的第一金属布线层21-1接触BPSG膜19的面积可以减小。相应地，即使对于工艺监测电极焊盘11置于划片线5的切片区域13上的情形，仍可以防止该第一金属布线层21-1剥落。由此可以减小金属污损的形成。
另外，由于工艺监测电极焊盘11布置于划片线5的切片区域13内，半导体芯片3的尺寸和划片线5的宽度可以减小。
在(多个)接触孔20内形成与第一金属布线层21-1不同的金属材料的上述结构可以应用于图5A-13C所示的示例性结构。在这些情形中，可以按照与图5A-13C示例性结构相同的方式防止第一金属布线层21-1的剥落。由此可以减小金属污损的形成。
尽管本发明上述实施例具有形成于切片区域13内的第二金属布线层21-2，但是第二金属布线层21-2备选地可以形成于切片区域13外部的区域(未示出)。相应地，在切片工艺监测电极焊盘11时，仅金属布线层21的最上第三金属布线层21-3被切片。因此可以减小金属污损的形成。
尽管本发明上述实施例具有形成有三层金属布线层结构(即，具有三个金属布线层的结构)的半导体晶片1，本发明的半导体晶片1不限于这种结构。例如，半导体晶片1可具有单一金属布线层结构、双金属布线层结构、或者具有四层以上金属布线层的结构。
[第二实施例]
图16A和16B为描述根据本发明实施例的半导体晶片101的示意性图示。更具体而言，图16A为示出半导体晶片101的划片线105附近的平面视图，图16B为沿图16A线A-A截取的剖面视图。图17为示出根据本发明实施例的半导体晶片101的总体结构的平面视图。图18A和18B为用于描述根据本发明实施例的置于划片线上的工艺监测装置的示意性图示。更具体而言，图18A为示出工艺监测装置的一部分的平面视图，图18B为沿图18A线B-B截取的剖面视图。根据本发明实施例的半导体晶片101具有三层金属布线层结构。
如图17所示，半导体晶片101具有被划片线105划分和布置成矩阵的多个半导体芯片103。划片线105的宽度在该示例中为100μm。如图16A所示，划片线105具有工艺监测区域107，在该工艺监测区域107上布置有用于工艺监测的多个半导体装置(下文中称为“工艺监测半导体装置”)109和用于工艺监测的多个电极焊盘(下文中称为“工艺监测电极焊盘”)111。工艺监测电极焊盘111的平面尺寸例如为70μm×70μm。划片线105的中心区域为在切片工艺中被切片(切割)的区域(下文中称为“切片区域113”)。切片区域113的宽度基本上等于用于切片半导体晶片101的刀片的厚度。例如，对于使用厚度范围为20-40μm的刀片的情形，切片区域113的宽度为20-40μm。
接着，参照图16B描述半导体晶片101的截面结构。在该示例中，LOCOS氧化物膜117形成于由硅材料形成的半导体基板115上。BPSG膜119(即，多晶硅-金属层间绝缘膜)形成于LOCOS氧化物膜117上。
第一金属布线层121-1形成于BPSG膜119上。第一金属布线层121-1不形成于工艺监测电极焊盘111下方。在图16B所示区域内，第一金属布线层121-1沿半导体芯片103的外围部分形成为环形。第一金属布线层121-1也可以形成于半导体晶片101的其他区域上(图16B中未示出)。第一金属布线层121-1包括高熔点金属膜(例如，钛膜)，该高熔点金属膜上形成有铝合金膜(例如，AlSiCu膜)。
第一层间绝缘膜123-1形成于包括其上形成有第一金属布线层121-1的区域的BPSG膜119上。第一层间绝缘膜123-1具有包括例如NSG(不掺杂硅酸盐玻璃)膜、SOG(旋涂玻璃)膜及NSG膜的分层结构。环形通孔沿半导体芯片103外围部分形成于第一金属布线层121-1上的第一层间绝缘膜123-1内。
第二金属布线层121-2形成于第一层间绝缘膜123-1上。第二金属布线层121-2形成于形成有工艺监测电极焊盘111的区域内。此外，在图中所示区域中，第二布线层121-2形成于第一层间绝缘膜上以及第一层间绝缘膜123-1的通孔内。第二金属布线层121-2还形成于半导体晶片101的其他区域(图16B中未示出)。第二金属布线层121-2也可以由例如其上形成有AlSiCu膜的钛膜形成。
第二层间绝缘膜123-2形成于包括其上形成有第二金属布线层121-2的区域的第一层间绝缘膜123-1上。第二层间绝缘膜123-2也具有包括例如NSG膜、SOG膜和NSG膜的分层结构。在工艺监测电极焊盘形成区域1000(其上形成有工艺监测电极焊盘111的区域)内，通孔形成于第二金属布线层1-2上的第二层间绝缘膜123-2内。环形通孔也沿半导体芯片103外围部分形成于第二金属布线层121-2上的第二层间绝缘膜123-2内。
第三金属布线层121-3形成于第二层间绝缘膜123-2上以及第二层间绝缘膜123-2的通孔内。此外，在图中所示区域中，第三金属布线层121-3沿半导体芯片103外围部分形成为环形。第三金属布线层121-3也可以形成于半导体晶片101的其他区域上(图16B中未示出)。第三金属布线层121-3也可以例如由其上形成有AlSiCu膜的钛膜形成。
最终保护膜125形成于包括其上形成有第三金属布线层121-3的区域的第二层间绝缘膜123-2上。最终保护膜125具有包括例如氧化硅膜和氮化硅膜的分层结构。在工艺监测电极焊盘形成区域内，焊盘开口部分形成于最终保护膜125内。由此，第三金属布线层121-3的表面露出。
沿半导体芯片103外围部分形成的包括第一、第二和第三金属布线层121-1、121-2和121-3的分层结构为用于防护半导体芯片103内部的护环121。
LOCOS氧化物膜117、BPSG膜119、第一层间绝缘膜123-1、第二层间绝缘膜123-2和最终保护膜125都以带状方式除去其两个端部(沿划片线105的宽度方向)。在本示例中，被除去端部的宽度为10μm。通过沿划片线105宽度方向除去LOCOS氧化物膜117、BPSG膜119、第一层间绝缘膜123-1、第二层间绝缘膜123-2和最终保护膜125的两个端部，可以防止在该切片区域113的切片时形成于层间绝缘膜内的裂纹到达半导体芯片103。然而注意，本发明的半导体晶片101不限于沿划片线105宽度方向除去两个端部的结构。
接着，参考图18A和18B描述工艺监测区域107。在图18B中，省略了对包含在半导体芯片103内的BPSG膜119、第一层间绝缘膜123-1、第二层间绝缘膜123-2和最终保护膜125的描述。
在图18A中，两个有源区127a、127b形成为被LOCOS氧化物膜117围绕的半导体基板区域表面上的源极和漏极。由多晶硅制成的栅电极129通过栅极绝缘膜形成于两个有源区127a、127b之间区域内的半导体基板上。两个有源区127a、127b和栅电极129一起形成晶体管(即，工艺监测半导体装置109)。该晶体管位于切片区域内与工艺监测电极焊盘111所在部分不同的部分。在图18A所示示例中，晶体管位于工艺监测电极焊盘111a和工艺监测电极焊盘111b之间。多晶硅栅电极129的两端形成为延伸跨过LOCOS氧化物膜117。端部之一被引导至除了切片区域113部分之外的工艺监测电极焊盘111c附近。
第一金属布线层121-1a、121-1b、121-1c具有例如2μm至3μm的宽度范围。
置于有源区127a上的第一金属布线层121-1a的一端通过接触孔电连接到有源区127a。第一金属布线层121-1a的另一端置于除了切片区域113部分之外的工艺监测电极焊盘111a附近。
置于有源区127b上的第一金属布线层121-1b的一端电连接到有源区127b。第二金属布线层121-1b的另一端置于除了切片区域113部分之外的工艺监测电极焊盘111b附近。
置于工艺监测电极焊盘111c附近内栅电极129端部上的第一金属布线层121-1c(图18A中隐藏在第二金属布线层121-2c后)通过接触孔电连接到栅电极129。
第二金属布线层121-2a、121-2b、121-2c形成于第一层间绝缘膜123-1上。
第二金属布线层121-2a在工艺监测电极焊盘形成区域以及第一金属布线层121-1a上的相应位置连续形成，该第二金属布线层121-2a通过通孔电连接到第一金属布线层121-1a。
第二金属布线层121-2b在工艺监测电极焊盘形成区域以及第一金属布线层121-1b上的相应位置连续形成，该第二金属布线层121-2b通过通孔电连接到第一金属布线层121-1b。
第二金属布线层121-2c在工艺监测电极焊盘形成区域以及第一金属布线层121-1c上的相应位置连续形成，该第二金属布线层121-2c通过通孔电连接到第一金属布线层121-1c。
从工艺监测电极焊盘111a、111b、111c凸出的第二金属布线层121-1a、121-1b、121-1c的部分具有例如范围为2μm至3μm的宽度。
第三金属布线层121-3a、121-3b、121-3c形成于第二层间绝缘膜123-2上。
形成于工艺监测电极焊盘形成区域(其中形成有工艺监测电极焊盘111a的区域)内的第三金属布线层121-3a，通过通孔电连接到第二金属布线层121-2a。
形成于工艺监测电极焊盘形成区域(其中形成有工艺监测电极焊盘111b的区域)内的第三金属布线层121-3b，通过通孔电连接到第二金属布线层121-2b。
形成于工艺监测电极焊盘形成区域(其中形成有工艺监测电极焊盘111c的区域)内的第三金属布线层121-3c，通过通孔电连接到第二金属布线层121-2c。
由于与工艺监测电极焊盘111形成有第二和第二布线层121-2和121-3的半导体芯片103相比，根据本发明第二实施例的工艺监测电极焊盘111形成有更少的金属层，因此可以减小金属污损的形成，即使对于工艺监测电极焊盘111置于划片线105的切片区域113内的情形。
此外，由于工艺监测电极焊盘111布置成包括划片线105的切片区域113，因此不需要增大半导体芯片103的尺寸或划片线105的宽度。
此外，与仅具有形成于最上层上的单一金属布线层的工艺监测电极焊盘相比，工艺监测电极焊盘111更可能防止在测试(监测)半导体晶片时探针刺穿工艺监测电极焊盘的问题。这是因为工艺监测电极焊盘111具有形成为最上金属布线层的第三金属布线层121-3以及形成于第三金属布线层121-3下方的第二金属布线层121-2。
此外，与第一金属布线层形成于切片区域内工艺监测电极焊盘下的情形相比，由于在工艺监测电极焊盘111的第一和第二金属布线层121-2、121-3下未形成有第一金属布线层121-1，在切片工艺时施加于工艺监测电极焊盘111附近的应力可以减小。由此可以减小金属污损的形成。
尽管第一金属布线层121-1(即，最下金属布线层)形成于BPSG膜19上，工艺监测电极焊盘111并不包括该第一金属布线层121-1。因此，当通过增大BPSG膜19的杂质浓度来增强平整化时发生的工艺监测电极焊盘111剥落的问题可以得到防止。然而注意，根据本发明实施例的半导体晶片不限于使得最下金属布线层形成于BPSG膜上的结构。
由于多个接触孔120形成于工艺监测电极焊盘111下的BPSG膜119内，该BPSG膜119和第一金属布线层121-1可以通过接触孔120的内壁来接触。由此可以防止第一金属布线层121-1的剥落。
尽管本发明上述实施例具有形成有第三金属布线层121-3和第二金属布线层121-2的工艺监测电极焊盘111，但是该工艺监测电极焊盘111可以仅形成有第三金属布线层121-3(即，最上金属布线层)。通过将工艺监测电极焊盘111仅形成有第三金属布线层121-3，由于仅一个金属布线层经历切片工艺，因此可以进一步减小金属污损的形成。
在参照图16-18所解释的本发明上述实施例中，第一金属布线层121-1不形成于工艺监测电极焊盘111下。然而，在本发明另一个实施例中，第一金属布线层121-1a、121-1b可形成于置于切片区域113之外的区域(即，不同区域)内的工艺监测电极焊盘111a、111b下，用于获得工艺监测电极焊盘111a、111b下的电学连接。
此外，在本发明的又一个实施例中，可以通过在切片区域113内工艺监测电极焊盘111a、111b下形成金属布线图案，由此来提供第一金属布线层121-1a、121-1b。这种情况下，第一金属布线层121-1a、121-1b具有例如2-3μm的宽度(线宽)。由于形成第一金属布线层121-1a、121-1b的金属布线图案具有充分小于切片区域113的宽度，该第一金属布线层121-1a、121-1b不影响切片工艺。
图20-21所示实施例可以应用图19A和19B所示的结构，其中工艺监测电极焊盘111仅形成有第三金属布线层121-3。
尽管本发明上述实施例具有形成有三层金属布线层结构(即，具有三层金属布线层的结构)的半导体晶片101，本发明的半导体晶片101不限于这种结构。例如，半导体晶片101可具有四层以上金属布线层的结构。
例如，半导体晶片101可形成有四层金属布线结构，其中该工艺监测电极焊盘111的三个上层形成有金属布线。由此可以实现本发明的上述优点。具体而言，通过在BPSG膜上形成第一金属布线层，可以更显著地获得这些优点。
此外，在具有四层以上的金属布线结构的半导体晶片101中，工艺监测电极焊盘111可形成有半导体晶片101的两层上金属布线层或者仅形成有半导体晶片101的最上金属布线层。
另外，本发明不限于这些实施例，在不背离本发明的范围情况下可以进行变化和改进。
本申请是基于2005年11月24日和2006年1月13日向日本专利局提交的日本在先申请No.2005-339456及2006-006742，其全部内容结合于此作为参考。

Claims (5)

1.一种半导体晶片，具有将所述半导体晶片划分为多个半导体芯片的矩阵的划片线，具有多层金属布线结构的所述半导体晶片包括至少三层金属布线层，所述半导体晶片的特征在于包括：
形成于所述划片线的切片区域上的工艺监测电极焊盘，所述工艺监测电极焊盘的宽度大于所述切片区域的宽度，所述工艺监测电极焊盘包括所述多层金属布线结构的至少一个金属布线层，
其中所述多层金属布线层结构的最下金属布线层不形成于所述工艺监测电极焊盘内。
在根据本发明实施例的半导体晶片中。
2.如权利要求1所述的半导体晶片，其特征在于所述工艺监测电极焊盘仅包括所述多层布线结构的最上金属布线层。
3.如权利要求1所述的半导体晶片，其特征在于所述工艺监测电极焊盘包括所述多层金属布线结构的最上金属布线层以及形成于所述最上金属布线层下的金属布线层。
4.如权利要求1所述的半导体晶片，其特征在于所述多层金属布线结构的所有金属布线层都不形成于在所述划片线的切片区域内所述工艺监测电极焊盘的金属布线层下方。
5.如权利要求1所述的半导体晶片，其特征在于所述多层金属布线结构包括BPSG膜，其中所述多层金属布线结构的最下金属布线层形成于所述BPSG膜上。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104934407A (zh) * 2011-09-15 2015-09-23 富士通半导体股份有限公司 半导体器件、半导体晶片及半导体器件的制造方法
CN106653717A (zh) * 2016-09-29 2017-05-10 上海华虹宏力半导体制造有限公司 测试器件
CN109904144A (zh) * 2017-12-11 2019-06-18 华邦电子股份有限公司 具有测试键结构的半导体晶元

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009081219A (ja) * 2007-09-26 2009-04-16 Ricoh Co Ltd 半導体ウェハ、その半導体ウェハから切り出した半導体チップ及び半導体ウェハの製造方法
JP2010010595A (ja) * 2008-06-30 2010-01-14 Oki Data Corp 複合半導体装置、プリントヘッド及び画像形成装置
KR101470530B1 (ko) * 2008-10-24 2014-12-08 삼성전자주식회사 일체화된 가드 링 패턴과 공정 모니터링 패턴을 포함하는 반도체 웨이퍼 및 반도체 소자
JP5175803B2 (ja) * 2009-07-01 2013-04-03 新光電気工業株式会社 半導体装置の製造方法
US20120007073A1 (en) * 2010-07-06 2012-01-12 Anjum Mehta Semiconductor Wafer Constructions, And Methods For Quality Testing Material Removal Procedures During Semiconductor Fabrication Processes
US8692392B2 (en) * 2010-10-05 2014-04-08 Infineon Technologies Ag Crack stop barrier and method of manufacturing thereof
US9029172B2 (en) 2012-01-20 2015-05-12 International Business Machines Corporation On-chip poly-to-contact process monitoring and reliability evaluation system and method of use
CN103794592B (zh) * 2012-10-30 2016-10-05 中芯国际集成电路制造(上海)有限公司 具有接地屏蔽结构的半导体器件
US20150076665A1 (en) * 2013-09-18 2015-03-19 United Microelectronics Corp. Alignment mark structure
US9431350B2 (en) * 2014-03-20 2016-08-30 United Microelectronics Corp. Crack-stopping structure and method for forming the same
JP6558213B2 (ja) 2014-11-19 2019-08-14 株式会社デンソー 半導体ウェハおよび半導体装置の製造方法
KR102571558B1 (ko) 2018-09-17 2023-08-29 삼성전자주식회사 반도체 장치

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6365443B1 (en) * 1999-08-26 2002-04-02 Fujitsu Limited Method of manufacturing a semiconductor device having data pads formed in scribed area
JP2002190456A (ja) * 2000-12-20 2002-07-05 Sony Corp 半導体装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4197632A (en) * 1975-12-05 1980-04-15 Nippon Electric Co., Ltd. Semiconductor device
JPS57107043A (en) 1980-12-25 1982-07-03 Nec Corp Semiconductor integrated circuit device
JPH03139862A (ja) * 1989-10-25 1991-06-14 Fujitsu Ltd 半導体装置
JP2861264B2 (ja) 1990-05-28 1999-02-24 富士通株式会社 半導体装置の製造方法
JPH0621188A (ja) * 1991-12-13 1994-01-28 Yamaha Corp 半導体ウェハ
JPH0945637A (ja) * 1995-07-27 1997-02-14 New Japan Radio Co Ltd 半導体装置の製造方法
JP3990679B2 (ja) 1996-11-08 2007-10-17 株式会社リコー 半導体実装用回路基板を備えた半導体装置
JP3638778B2 (ja) * 1997-03-31 2005-04-13 株式会社ルネサステクノロジ 半導体集積回路装置およびその製造方法
US6054334A (en) * 1997-09-12 2000-04-25 Micron Technology, Inc. Methods and structures for pad reconfiguration to allow intermediate testing during manufacture of an integrated circuit
KR100295637B1 (ko) * 1997-12-29 2001-10-24 김영환 반도체웨이퍼의구조및반도체칩의제조방법
JP2002033361A (ja) * 2000-07-17 2002-01-31 Mitsumi Electric Co Ltd 半導体ウェハ
TW461118B (en) * 2000-12-15 2001-10-21 Ind Tech Res Inst Thin film transistor with increased device reliability and production process thereof
JP4260405B2 (ja) * 2002-02-08 2009-04-30 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
US6869884B2 (en) * 2002-08-22 2005-03-22 Chartered Semiconductor Manufacturing Ltd. Process to reduce substrate effects by forming channels under inductor devices and around analog blocks
US20050230005A1 (en) * 2003-06-25 2005-10-20 Taiwan Semiconductor Manufacturing Co., Ltd. Test pad for reducing die sawing damage
JP4744078B2 (ja) 2003-12-26 2011-08-10 パナソニック株式会社 半導体ウェーハ
JP2005252196A (ja) * 2004-03-08 2005-09-15 Toshiba Corp 半導体装置及びその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6365443B1 (en) * 1999-08-26 2002-04-02 Fujitsu Limited Method of manufacturing a semiconductor device having data pads formed in scribed area
JP2002190456A (ja) * 2000-12-20 2002-07-05 Sony Corp 半導体装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104934407A (zh) * 2011-09-15 2015-09-23 富士通半导体股份有限公司 半导体器件、半导体晶片及半导体器件的制造方法
US9818701B2 (en) 2011-09-15 2017-11-14 Fujitsu Semiconductor Limited Semiconductor device, semiconductor wafer and manufacturing method of semiconductor device
CN106653717A (zh) * 2016-09-29 2017-05-10 上海华虹宏力半导体制造有限公司 测试器件
CN106653717B (zh) * 2016-09-29 2019-02-01 上海华虹宏力半导体制造有限公司 测试器件
CN109904144A (zh) * 2017-12-11 2019-06-18 华邦电子股份有限公司 具有测试键结构的半导体晶元

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