CN116153910A - 半导体晶片及半导体晶片的制造方法 - Google Patents

半导体晶片及半导体晶片的制造方法 Download PDF

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Abstract

涉及半导体晶片及半导体晶片的制造方法。本发明的目的在于在切割晶片时对碎裂或裂缝进行抑制。半导体晶片(101)通过沿第1方向及与第1方向不同的第2方向的多个切割线(41、42)进行切割，从而从有效区域(10)切出芯片(12)。半导体晶片(101)具有成膜图案(3)。多个切割线(41、42)所包含的至少1根切割线是其全长或一部分长度与成膜图案(3)重叠的图案上切割线(43)。

Description

半导体晶片及半导体晶片的制造方法
技术领域
本发明涉及半导体晶片及半导体晶片的制造方法。
背景技术
在切割工序中，晶片通过UV胶带被固定于卡盘工作台(CT)，通过刀片切断为芯片状。如果晶片存在翘曲或变形，则晶片内存在的应力在切割时发散，从而会在芯片产生碎裂或裂缝。
此外，在专利文献1中也指出了切割时的碎裂或裂缝。
专利文献1：日本特开2016-105463号公报
在现有技术中，由于无法避免将具有翘曲或变形的晶片压接或固定于卡盘工作台的平坦面，因此晶片内存在的应力在切割时在有效区域内发散。其结果，在器件的侧面或下表面产生碎裂或裂缝，存在成为潜在的缺陷这样的问题。
另外，在通过刀片进行晶片的切割的情况下，对晶片的冲击大。因此，由于晶片的翘曲或变形的量、卡盘工作台处的UV胶带的粘贴保持力、或刀片的磨削性能这样的条件的波动，多数情况下切割是在不稳定的状态下进行的，存在器件的碎裂或裂缝的助长、多发这样的担心。
发明内容
本发明就是为了解决上述问题而提出的，其目的在于，在切割晶片时对碎裂或裂缝进行抑制。
本发明的半导体晶片通过沿第1方向及与第1方向不同的第2方向的多个切割线进行切割，从而从有效区域切出芯片。半导体晶片具有成膜图案。多个切割线所包含的至少1根切割线是其全长或一部分长度与成膜图案重叠的图案上切割线。
发明的效果
根据本发明的半导体晶片，切割线的至少一部分与成膜图案重叠。因此，在切割半导体晶片时能够对碎裂或裂缝进行抑制。
附图说明
图1是表示图案上DL及图案上DL部分的配置例的半导体晶片俯视图。
图2是表示图案上DL及图案上DL部分的配置例的半导体晶片俯视图。
图3是表示图案上DL及图案上DL部分的配置例的半导体晶片俯视图。
图4是表示图案上DL及图案上DL部分的配置例的半导体晶片俯视图。
图5是表示图案上DL及图案上DL部分的配置例的半导体晶片俯视图。
图6是表示图案上DL及图案上DL部分的配置例的半导体晶片俯视图。
图7是表示图案上DL及图案上DL部分的配置例的半导体晶片俯视图。
图8是表示图案上DL及图案上DL部分的配置例的半导体晶片俯视图。
图9是表示图案上DL及图案上DL部分的配置例的半导体晶片俯视图。
图10是表示图案上DL及图案上DL部分的配置例的半导体晶片俯视图。
图11是表示图案上DL及图案上DL部分的配置例的半导体晶片俯视图。
图12是表示图案上DL及图案上DL部分的配置例的半导体晶片俯视图。
图13是表示第1光掩膜的单位图案的俯视图。
图14是表示以2行2列排列了单位图案的第1光掩膜的俯视图。
图15是表示第2光掩膜的单位图案的俯视图。
图16是表示以2行2列排列了单位图案的第2光掩膜的俯视图。
图17是表示第3光掩膜的单位图案的俯视图。
图18是表示以2行2列排列了单位图案的第3光掩膜的俯视图。
图19是表示相对于翘曲小的基础晶片的光掩膜的配置的图。
图20是表示相对于翘曲大的基础晶片的光掩膜的配置的图。
图21是形成有成膜图案的半导体晶片的俯视图。
图22是形成有成膜图案的半导体晶片的剖视图。
图23是表示成膜图案的结构的图。
图24是表示成膜图案的结构的图。
图25是表示成膜图案的结构的图。
图26是表示成膜图案的结构的图。
图27是表示成膜图案的结构的图。
图28是表示成膜图案的结构的图。
图29是表示成膜图案的结构的图。
图30是表示上表面平坦且为单层的成膜图案的图。
图31是表示上表面整体平坦且为两层的成膜图案的图。
图32是表示上表面整体倾斜的单层成膜图案的图。
图33是表示上表面整体倾斜的单层成膜图案的图。
图34是表示上表面整体倾斜的两层成膜图案的图。
图35是表示上表面整体倾斜的两层成膜图案的图。
图36是表示上表面的一部分倾斜的单层成膜图案的图。
图37是表示上表面的一部分倾斜的两层成膜图案的图。
图38是表示上表面的一部分倾斜的单层成膜图案的图。
图39是表示上表面的一部分倾斜的两层成膜图案的图。
图40是表示与芯片末端部分离地设置的成膜图案的半导体晶片剖视图。
图41是DL内全部被成膜图案覆盖的半导体晶片的剖视图。
图42是芯片末端部的一部分被成膜图案覆盖的半导体晶片的剖视图。
图43是芯片的整面被成膜图案覆盖的半导体晶片的剖视图。
图44是表示在DL的长度方向上连续地形成的成膜图案的俯视图。
图45是表示在DL的长度方向上以等间隔分割进行配置的成膜图案的俯视图。
图46是表示在DL的长度方向上以细分割进行配置的成膜图案的俯视图。
图47是表示成膜图案的剖面形态和平面形态的组合的图。
图48是表示相对于芯片图案倾斜地配置的成膜图案的俯视图。
图49是表示构成TEG的成膜图案的俯视图。
图50是表示构成TEG的成膜图案的剖视图。
图51是表示构成TEG的成膜图案的俯视图。
图52是表示构成TEG的成膜图案的俯视图。
图53是表示构成TEG的成膜图案的俯视图。
图54是表示构成TEG的成膜图案的俯视图。
图55是表示构成校准标识的成膜图案的俯视图。
图56是表示构成校准标识的成膜图案的俯视图。
图57是表示构成校准标识的成膜图案的俯视图。
图58是表示构成目标的成膜图案的俯视图。
图59是表示构成基准标记的成膜图案的俯视图。
图60是表示构成监视图案的成膜图案的俯视图。
图61是表示构成监视图案的成膜图案的俯视图。
图62是表示构成监视图案的成膜图案的俯视图。
图63是表示构成监视图案的成膜图案的俯视图。
图64是表示构成监视图案的成膜图案的俯视图。
图65是表示构成监视图案的成膜图案的俯视图。
图66是表示构成监视图案的成膜图案的俯视图。
图67是表示构成监视图案的成膜图案的俯视图。
图68是表示构成监视图案的成膜图案的俯视图。
图69是表示构成监视图案的成膜图案的俯视图。
图70是表示构成监视图案的成膜图案的俯视图。
图71是表示构成监视图案的成膜图案的俯视图。
图72是表示描绘有名称的成膜图案的俯视图。
图73是表示描绘有设计图样或标志标识的成膜图案的俯视图。
图74是表示描绘有设计图样或标志标识的成膜图案的俯视图。
图75是表示描绘有设计图样或标志标识的成膜图案的俯视图。
图76是表示描绘有管理编号的成膜图案的俯视图。
具体实施方式
<A.实施方式1>
图1是实施方式1的半导体晶片101的俯视图。在图1中，将纸面上下方向设为x轴，将纸面左右方向设为y轴。这些轴的方向在之后说明的其它俯视图中也相同。
半导体晶片101被沿多个切割线(下面，也称为DL)在x方向及y方向上切削。在图1中用虚线箭头表示x方向的DL 41，省略了y方向的DL的图示。此外，实际上，DL是半导体晶片101之上的区域，但在图1及下面的图中，为了方便理解地表示出DL的方向，在半导体晶片101外也延长示出表示DL 41等的虚线箭头。
半导体晶片101具有存在通过切割切出的芯片12的有效区域10及其以外的无效区域11。
在实施方式1的半导体晶片101形成有成膜图案。对半导体晶片101进行切削的多个DL中的至少1根是其全长或一部分长度与成膜图案重叠的图案上DL 43。而且，将图案上DL 43中的与成膜图案重叠的部分称为图案上DL部分44。
在图1的例子中，x方向的多个DL 41中的3根为图案上DL 43，图案上DL 43全部为图案上DL部分44。
下面，对半导体晶片101的图案上DL 43及图案上DL部分44的布局进行说明。
<A-1-1.图案上DL部分44的配置>
设想如下图案上DL部分44的配置。
(1)如图1所示，图案上DL部分44也可以配置于x方向的DL 41中的有效区域10和无效区域11。
(2)如图2所示，图案上DL部分44也可以仅配置于半导体晶片101最外周的有效区域10的芯片12。
<A-1-2.图案上DL 43的根数>
设想图案上DL 43的根数如下。
(1)图案上DL 43也可以是x方向的DL的第1根或第1根及第2根。这里，DL的第1根是指在切割工序中最先切入半导体晶片101的DL，DL的第2根是指在切割工序中第2个切入半导体晶片101的DL。下面，以在切割工序中切入半导体晶片101的顺序对DL的根数进行计数。
在图3中示出x方向的第1根DL 41为图案上DL 43的情况。在图4中示出x方向的第1根及第2根DL 41为图案上DL 43的情况。
(2)图案上DL 43也可以是x方向的第1根至第3根、第1根至第4根、或第1根至第5根DL 41。在图5中示出x方向的第1根至第3根DL 41为图案上DL 43的情况。在图6中示出x方向的第1根至第5根DL 41为图案上DL 43的情况。
(3)图案上DL 43也可以是x方向的第1根至第3根、第1根至第4根、或第1根至第5根DL 41，以及y方向的第1根至第3根、第1根至第4根、或第1根至第5根DL 42。在图7中示出x方向的第1根至第3根DL 41、及y方向的第1根至第3根DL 42为图案上DL 43的情况。在图7中用虚线箭头表示y方向的DL 42。
<A-1-3.图案上DL部分的长度>
设想图案上DL部分44的长度如下。
图案上DL部分44为图案上DL 43的一部分或全部。即，图案上DL部分44的长度为图案上DL 43的全长的一部分或全部。
在图8中示出x方向的2根图案上DL 43全部为图案上DL部分44的情况。即，在图8中图案上DL部分44的长度为x方向的图案上DL 43的全长。
在图9中示出x方向的第1根图案上DL 43的全部、x方向的第2根图案上DL 43的一部分为图案上DL部分44的情况。第2根图案上DL 43中的与第1根图案上DL 43相同长度的部分为图案上DL部分44。即，在图9中图案上DL部分44的长度为x方向的图案上DL 43的全长的一部分或全部。
在图10中示出x方向的2根图案上DL 43中的各图案上DL 43的全长的1/2的部分为图案上DL部分44的情况。即，在图10中图案上DL部分44的长度为x方向的2根图案上DL 43的全长的1/2。
在图8至图10的例子中，在有效区域10及无效区域11均配置了图案上DL部分44。相对于此，在下面的例子中，图案上DL部分44仅配置于无效区域11。
在图11的例子中示出x方向的2根图案上DL 43中的仅无效区域11的部分为图案上DL部分44的情况。即，在图11中图案上DL部分44的长度为x方向的2根图案上DL 43中的配置于无效区域11的部分的长度。
在图12的例子中示出x方向的2根图案上DL 43及y方向的2根图案上DL 43中的仅无效区域11的部分为图案上DL部分44的情况。即，在图12中图案上DL部分44的长度为x方向的2根图案上DL 43及y方向的2根图案上DL 43中的配置于无效区域11的部分的长度。
<A-2.效果>
实施方式1的半导体晶片101通过沿x方向及y方向的多个切割线41、42进行切割，从有效区域10切出芯片12。半导体晶片101具有成膜图案3。多个切割线41、42所包含的至少1根切割线是其全长或一部分长度与成膜图案3重叠的图案上切割线43。由此，能够降低由半导体晶片101内存在的翘曲或变形的应力引起的切割时的碎裂或裂缝。
通过在图案上DL 43之上形成成膜图案3，从而取得如下效果。
(I)能够削减从半导体晶片101的侧面波及到下表面的碎裂或裂缝的量。
(II)以往，半导体晶片101下表面处的碎裂或裂缝的大小为半导体晶片101侧面处的碎裂或裂缝的一半左右，但能够进一步减小该大小。
(III)能够降低半导体晶片101上表面的碎裂量。
另外，半导体晶片101内存在的翘曲应力只要在半导体晶片101内的存在翘曲或变形的部位(主要是晶片外周)中的一处发散一次即可。使半导体晶片101内存在的翘曲应力发散的部位能够通过图案上DL 43的根数及方向、以及图案上DL部分44的长度指定。
即，在半导体晶片101的外周的无效区域11或有效区域10，即使是最先切入半导体晶片101的DL41、42这几根的量，通过在电气特性或外观检查中的不良产品附近设置成膜图案，也能够降低碎裂或裂缝的量而不会对产品即芯片12造成影响。
在使用两个切割刀片对半导体晶片101进行切割时，通过在半导体晶片101内的任一根DL 41、42设置成膜图案，能够削减碎裂(裂缝)量。
对于最先切入半导体晶片101的DL，如果切削大于或等于DL长度的1/2，则之后，碎裂(裂缝)的大小急剧衰减。因此，对于半导体晶片101的最外周的DL 41、42，如果将DL全长的1/2至2/3左右设为图案上DL部分44，则能够将碎裂(裂缝)减半。
大致掌握了与半导体晶片101的翘曲量对应的碎裂(裂缝)的长度。如果将最大5根DL设为图案上DL部分44，则能够削减碎裂(裂缝)量。
根据实施方式1的半导体晶片101，通过将图案上DL部分44配置于无效区域11或有效区域10中的缺陷产品所在的区域，能够得到切割后的高成品率。
<B.实施方式2>
<B-1.光掩膜>
在实施方式2中，对实施方式1的半导体晶片101的制造工序进行说明。在半导体制造的前置工序中，在半导体晶片101的图案上DL 43之上形成成膜图案。下面，将半导体晶片101的形成芯片12的图案或成膜图案前的状态称为基础晶片BW。下面，说明在用于在基础晶片BW形成成膜图案的照相制版工序中使用的光掩膜。
在图13中示出第1光掩膜FM1的单位图案。在图14中示出以2行2列组合了单位图案的第1光掩膜FM1。第1光掩膜FM1具有用于在半导体晶片101描绘芯片12的图案的芯片图案区域51、用于在半导体晶片101形成DL 41、42的DL图案区域52。DL图案区域52在x方向及y方向上延伸。DL图案区域52的在x方向上延伸的部分也称为第1部分，在y方向上延伸的部分也称为第2部分。在第1光掩膜FM1中，在DL图案区域52没有用于在半导体晶片101描绘成膜图案的成膜图案用图案53。
在图15中示出第2光掩膜FM2的单位图案。在图16中示出以2行2列组合了单位图案的第2光掩膜FM2。第2光掩膜FM2是在第1光掩膜FM1的基础上在全部DL图案区域52都设置有成膜图案用图案53。
在图17中示出第3光掩膜FM3的单位图案。在图18中示出以2行2列组合了单位图案的第3光掩膜FM3。第3光掩膜FM3是在第1光掩膜FM1的基础上在沿x方向延伸的DL图案区域52或沿y方向延伸的DL图案区域52中的任意一者设置有成膜图案用图案53。
<B-2.照相制版工序>
在照相制版工序中，与基础晶片BW的翘曲或变形的大小对应地组合使用上述第1-3光掩膜FM1-3。
在基础晶片BW的翘曲或变形小的情况下，如图19所示，在从基础晶片BW外周起1列的量描绘第2光掩膜FM2或第3光掩膜FM3。而且，在剩余的中央部描绘第1光掩膜FM1。由此，在基础晶片BW的外周部形成成膜图案，在中央部没有形成成膜图案。
在基础晶片BW的翘曲或变形大的情况下，与翘曲或变形的程度对应地，增加描绘第2光掩膜FM2或第3光掩膜FM3的范围。在图20的例子中，将从基础晶片BW外周起2列的量设为外周部，在外周部描绘第2光掩膜FM2或第3光掩膜FM3，在剩余的中央部描绘第1光掩膜FM1。即，基础晶片BW的翘曲越大，则描绘第2光掩膜FM2或第3光掩膜FM3的基础晶片BW的外周部的宽度越大。
<B-3.效果>
实施方式2的半导体晶片的制造方法具有(a)在半导体基材17的中央部描绘第1光掩膜FM1的工序、(b)在半导体基材17的将中央部包围的外周部描绘第2光掩膜FM2或第3光掩膜FM3的工序。第1、第2及第3光掩膜FM1、FM2、FM3具有形成有芯片的图案的芯片图案区域9、形成有多个切割线41、42的图案的DL图案区域52。DL图案区域52将芯片图案区域9包围，具有在第1方向上延伸的第1部分、在第2方向上延伸的第2部分。在第2光掩膜FM2的DL图案区域52形成用于在第1部分及第2部分描绘成膜图案的成膜图案用图案53。在第3光掩膜FM3的DL图案区域52，在第1部分及第2部分中的任意一者形成成膜图案用图案53。半导体基材17的翘曲越大则外周部的宽度越大。
因此，根据实施方式2的半导体晶片的制造方法，与半导体晶片101的位置对应地分别使用第1-第3光掩膜FM1-FM3，由此能够对半导体晶片101处的成膜图案3的形成部位进行指定。因此，能够在半导体晶片101之上的存在翘曲或变形的部位自由地形成成膜图案。另外，通过将成膜图案配置为最小限度，能够将由成膜图案引起的切割刀片的堵塞设为必要的最低限度。
<C.实施方式3>
在实施方式3中，对实施方式1的半导体晶片101的成膜图案的详细结构进行说明。
<C-1.结构>
图21是形成有成膜图案3的半导体晶片101的俯视图。图22是沿图21的A-A′线的半导体晶片101的剖视图。在图21中，成膜图案3沿x方向的图案上DL 43连续地形成，但也可以断续地形成。此外，半导体晶片101有时具有y方向的成膜图案3，但由于x方向及y方向的成膜图案3为相同结构，因此下面仅对x方向的成膜图案3进行说明。
成膜图案3的宽度W1小于图案上DL 43的宽度w2，大于切割刀片的宽度w3。
成膜图案3的膜质为能够在晶片前工序中制造的种类，构成产品即芯片12。成膜图案3由单层或多层构成。
半导体晶片101在进行切割时如图22所示被固定于UV胶带14之上。半导体晶片101构成为具有半导体基材17、在半导体基材17之上在晶片前工序中形成的各种层。半导体基材17也称为基础晶片BW。半导体基材17为Si、SiC或GaN。此外，在图22中标号15表示从芯片12的侧面波及到背面的裂缝。
通过晶片前工序，在半导体基材17之上形成有其它膜166、场膜165、层间膜164、电极163、玻璃涂层162及聚酰亚胺膜161。玻璃涂层162由氧化膜及氮化膜等构成。电极163由Al、AlSi或多晶Si等构成。场膜165及其它膜166为氧化膜。
因此，成膜图案3能够设为如下(1)-(9)的任意结构。
(1)聚酰亚胺膜、玻璃涂层、电极及层间膜的层叠；
(2)聚酰亚胺膜、玻璃涂层及电极的层叠；
(3)聚酰亚胺膜及玻璃涂层的层叠；
(4)玻璃涂层及电极的层叠；
(5)电极及层间膜的层叠；
(6)仅电极；
(7)仅层间膜；
(8)聚酰亚胺膜、玻璃涂层及层间膜的层叠；
(9)仅聚酰亚胺膜。
图23至图29示出上述(1)-(9)的结构中的成膜图案3的厚度。成膜图案3是能够通过晶片前工序工艺来制造的厚度的构成产品(器件)的膜。图23示出成膜图案3由聚酰亚胺膜161构成的单层的情况。图24示出成膜图案3由聚酰亚胺膜161或电极163构成的单层的情况。图25示出成膜图案3由电极163及层间膜164构成的两层的情况。图26示出成膜图案3由玻璃涂层162及电极163构成的两层的情况。图27示出成膜图案3由聚酰亚胺膜161及玻璃涂层162构成的两层的情况。图28示出成膜图案3由聚酰亚胺膜161、玻璃涂层162及层间膜164构成的3层、或由聚酰亚胺膜161、玻璃涂层162及电极163构成的3层的情况。图29示出成膜图案3由聚酰亚胺膜161、玻璃涂层162、电极163及层间膜164这4层构成的情况。
图30至图39示出成膜图案3的上表面的形状。图30及图31示出成膜图案3的上表面与构成芯片12的膜均平坦的例子。图30的成膜图案3为单层，图31的成膜图案3为两层。
图32至图35示出成膜图案3的上表面整体倾斜的例子。图32及图33的成膜图案3为单层，图34及图35的成膜图案3为两层。图32及图34示出上表面的倾斜角度小的成膜图案3，图33及图35示出上表面的倾斜角度大的成膜图案3。
图36至图39示出成膜图案3的上表面的一部分倾斜的例子。图36及图37的成膜图案3具有1个倾斜面，图38及图39的成膜图案3具有两个倾斜面。图36及图38的成膜图案3为单层，图37及图39的成膜图案3为两层。
图40至图43是作为成膜图案3的剖面形态示出成膜图案3与芯片末端部121之间的关系的半导体晶片101的剖视图。设想成膜图案3和芯片末端部121之间的关系为如下4个模式。
(1)如图40所示，成膜图案3以不和与图案上DL 43相邻的构成芯片末端部121的膜接触的方式隔开适度的间隔而配置。在图47中将该平面形态称为“岛状”。成膜图案3的宽度W1小于图案上DL 43的宽度w2，成膜图案3不和与图案上DL 43相邻的芯片12接触。
(2)如图41所示，成膜图案3将图案上DL 43全部覆盖，与构成芯片末端部121的层间膜164的侧面，即芯片12的侧面接触。即，成膜图案3的宽度W1与图案上DL 43的宽度w2相等。在图47中将该平面形态称为“DL全覆盖”。
(3)如图42所示，成膜图案3将图案上DL 43全部覆盖，并且将构成芯片末端部121的层间膜164及聚酰亚胺膜161的侧面及上表面的一部分覆盖。即，成膜图案3的宽度W1大于图案上DL 43的宽度w2。在图47中将该平面形态称为“芯片末端部覆盖”。
(4)如图43所示，成膜图案3将图案上DL 43全部覆盖，并且除了开口部18之外将与图案上DL 43相邻的芯片12整面覆盖。即，成膜图案3的宽度W1大于图案上DL 43的宽度w2。在开口部18处，局部地除去成膜图案3、聚酰亚胺膜161及玻璃涂层162，电极163露出。开口部18是用于通过导线键合等将电极163与芯片12的外部电连接而设置的。在图47中将该平面形态称为“芯片整体覆盖”。
在上述所有模式中，为了降低切割中的半导体晶片101的碎裂或裂缝，都优选成膜图案3的宽度W1大于切割刀片8的宽度w3。
具体而言，优选成膜图案3的宽度W1和切割刀片8的宽度w3的比率W1/W3在模式(1)及(2)中大于1.0而小于2.4，在模式(3)及(4)中大于或等于2.4。
通过如上所述对成膜图案3的宽度W1和切割刀片8的宽度w3之间的关系进行规定，在切割后成膜图案3的剩余部分留在芯片之上的DL的一部分。因此，在产品解析的初始阶段从外观等容易区分出采用了本结构。
在成膜图案3在图案上DL 43内配置为岛状的模式(1)中，由于成膜图案3没有与芯片末端部121接触，因此也可以是导电性的膜。在其它模式(2)、(3)、(4)中，由于成膜图案3与芯片末端部121接触，因此必须是非导电性的膜。
另外，在模式(3)及(4)中，也可以不是在晶片前工序中在图案上DL 43之上追加地进行成膜，而是利用现有的保护膜形成成膜图案3。即，也可以通过将以往仅至芯片末端部121为止的聚酰亚胺膜161或玻璃涂层162等现有的保护膜延长到图案上DL 43内，由此形成成膜图案3。
关于成膜图案3的平面形态，设想如下模式。
(1)如图44所示，成膜图案3将图案上DL 43的长度方向的整体覆盖。在图47中将该平面形态称为“整面覆盖”。通过“整面覆盖”，成膜图案3的面积变大，提高碎裂的降低效果。
(2)如图45所示，成膜图案3在图案上DL 43的长度方向上断续地配置。在图案上DL43的长度方向上相邻的两个成膜图案3的间隔L2与成膜图案3的长度L1相等。在1个图案上DL 43的长度方向上排列的成膜图案3的数量为两个或三个。在图47中将该平面形态称为“等间隔分割”。
(3)如图46所示，成膜图案3在图案上DL 43的长度方向上断续地配置。在1个图案上DL 43的长度方向上排列的成膜图案3的数量大于或等于4个。在图案上DL 43的长度方向上相邻的两个成膜图案3的间隔L2是任意的。在图47中将该平面形态称为“细分割”。
图47示出成膜图案3的剖面形态和平面形态的可取的组合。在成膜图案3的平面形态为“整面覆盖”的情况下，成膜图案3的可取的剖面形态为“岛状”、“DL全覆盖”、“芯片末端部覆盖”或“芯片整体覆盖”中的任意者。在成膜图案3的平面形态为“等间隔分割”或“细分割”的情况下，成膜图案3的可取的剖面形态为“岛状”或“DL全覆盖”。
如图48所示，成膜图案3的长度方向也可以相对于图案上DL 43的长度方向具有角度θ。但是，角度θ是在成膜图案3不脱离图案上DL 43的范围内给定的。
在图48中示出具有“整面覆盖”的平面形态的成膜图案3，但具有“等间隔分割”或“细分割”的平面形态的成膜图案3也相同。即，在具有“等间隔分割”或“细分割”的平面形态的成膜图案3的情况下，设定为图案上DL 43处的成膜图案3的排列方向相对于图案上DL 43的长度方向具有角度θ。
<C-2.效果>
就实施方式3的半导体晶片101而言，芯片12具有半导体基材17、在半导体基材17之上形成的层间膜164、电极163及表面保护膜，成膜图案3由与层间膜164、电极163及表面保护膜中的至少一者相同的材料构成。这样，根据半导体晶片101，能够通过构成芯片12的膜来提供成膜图案3。因此，不需要为了在图案上DL 43内形成成膜图案3而追加特别的照相制版工序，能够避免工时的增加。另外，通过从构成芯片12的多个膜中选择一个膜，或者组合多个膜而用于成膜图案3，从而能够与半导体晶片101的翘曲或变形的程度对应地得到恰当的碎裂降低效果。
<D.实施方式4>
在实施方式4中，对半导体晶片101的成膜图案3所具有的功能进行说明。
<D-1.TEG>
图49是表示具有TEG(Test Element Group)功能的成膜图案3的俯视图。图50是与图49对应的成膜图案3的剖视图。具有TEG功能的成膜图案3构成为，具有测定对象元件20、配线21、焊盘22及保护膜23。配线21是对Al、AlSi、多晶Si等导电层进行成膜而得到的绕引配线。焊盘22是对电气特性进行测定的探针所接触的位置。保护膜为聚酰亚胺或玻璃涂层等。
多个焊盘22在图案上DL 43处以固定间隔排列于半导体基材17之上。在相邻的焊盘22之间配置测定对象元件20。配线21将焊盘22和测定对象元件20连结。在图49中保护膜23省略了图示，但如图50所示，除了焊盘22的开口部18之外，保护膜23将焊盘22、配线21及测定对象元件20整体覆盖。
也可以如图51所示，多个焊盘22被配线21连结，构成一个电极。
焊盘22的大小是任意的。在图52中示出与图49相比将焊盘22大幅延长的例子。焊盘22的开口部18的形状、大小及数量是任意的。
也可以如图53及图54所示，大幅延长将焊盘22和测定对象元件20连接的配线21，以与焊盘22相同的宽度折返多次。配线21的折返宽度可以如图53所示大于切割刀片的宽度w3，也可以如图54所示与切割刀片的宽度w3相同。
<D-2.标识类>
下面，对具有作为标识类的功能的成膜图案进行说明。
图55至图57示出作为校准标识起作用的成膜图案3。
图58示出作为目标起作用的成膜图案3。
图59示出作为基准标记起作用的成膜图案3。
图55至图59所示的成膜图案3主要用于晶片前工序的照相制版工序，其是为了提高在前置阶段形成的膜和光掩膜的重叠精度的成膜图案。
<D-3.监视图案>
下面，对具有作为监视图案的功能的成膜图案进行说明。
图60示出作为对膜厚、浓度、反射率或折射率等进行测定的监视图案的成膜图案3。
图61及图62示出作为重叠检查的监视图案的成膜图案3。
图63至图65示出作为接触孔等形状的监视图案的成膜图案3。
图66及图67示出作为用于对照相制版的图案的尺寸进行测定的监视图案的成膜图案3。
图68及图69示出作为用于对照相制版的图案的去除或残留进行长度测量的监视图案的成膜图案3。
图70示出作为铝等金属膜的晶粒大小的监视图案的成膜图案3。
图71示出作为对色调或光泽等加工质量进行观察的监视图案的成膜图案3。
以上说明的作为监视图案的成膜图案3是主要在晶片前工序中反复进行成膜、杂质扩散及照相制版工序等而形成产品芯片时的以各种测定、检查及加工质量观察等为目的的成膜图案。
<D-4.名称等>
下面，对描绘有名称等的成膜图案进行说明。
图72示出描绘有公司名或制造商名等名称的成膜图案3。
图73至图75示出描绘有设计图样(design)或标志(logo)标识的成膜图案3。
图76示出描绘有ID、S/N、其它英文数字等管理编号的成膜图案3。
此外，成膜图案3也可以描绘有注册商标。
在本实施方式中，对具有各种功能或描绘有名称等的成膜图案3进行了说明。但是，成膜图案3也可以不具有这些功能，未描绘有名称。
另外，在实施方式3中，对将通过晶片前工序工艺能够制造的种类的构成芯片12的膜用于成膜图案3进行了说明。但是，成膜图案3对于芯片12的结构不是必须的，也可以是新追加的。
<D-5.效果>
根据实施方式4的半导体晶片101，除了降低碎裂的目的以外，也可以将成膜图案3与TEG等其它功能并用。
此外，可以将各实施方式自由地组合，对各实施方式适当进行变形、省略。
标号的说明
3成膜图案，8切割刀片，10有效区域，11无效区域，12芯片，14UV胶带，17半导体基材，18开口部，20测定对象元件，21配线，22焊盘，23保护膜，41、42切割线，43图案上切割线，44图案上切割线部分，51芯片图案区域，52切割线图案区域，53成膜图案用图案，101半导体晶片，121芯片末端部，161聚酰亚胺膜，162玻璃涂层，163电极，164层间膜，165场膜，BW基础晶片，FM1第1光掩膜，FM2第2光掩膜，FM3第3光掩膜。

Claims (19)

1.一种半导体晶片，其通过沿第1方向及与所述第1方向不同的第2方向的多个切割线进行切割，从而从有效区域切出芯片，
其中，
所述半导体晶片具有成膜图案，
所述多个切割线所包含的至少1根切割线是其全长或一部分长度与所述成膜图案重叠的图案上切割线。
2.根据权利要求1所述的半导体晶片，其中，
所述图案上切割线是所述第1方向的所述多个切割线中的从切割工序中的切入早者起5根以下的切割线。
3.根据权利要求1所述的半导体晶片，其中，
所述图案上切割线是所述第1方向的所述多个切割线中的从切割工序中的切入早者起3根以上且5根以下的切割线、及所述第2方向的所述多个切割线中的从切割工序中的切入早者起3根以上且5根以下的切割线。
4.根据权利要求1至3中任一项所述的半导体晶片，其中，
各所述图案上切割线中的与所述成膜图案重叠的部分即图案上切割线部分是各所述图案上切割线的全长的1/2的长度的部分。
5.根据权利要求1至4中任一项所述的半导体晶片，其中，
各所述图案上切割线中的与所述成膜图案重叠的部分即图案上切割线部分仅存在于所述半导体晶片的所述有效区域以外的区域即无效区域。
6.根据权利要求1至5中任一项所述的半导体晶片，其中，
所述芯片具有：
半导体基材；以及
层间膜、电极及表面保护膜，它们形成于所述半导体基材之上，
所述成膜图案由与所述层间膜、所述电极及所述表面保护膜中的至少一者相同的材料构成。
7.根据权利要求1至6中任一项所述的半导体晶片，其中，
所述成膜图案的宽度小于所述图案上切割线的宽度，
所述成膜图案不和与所述图案上切割线相邻的所述芯片接触。
8.根据权利要求1至6中任一项所述的半导体晶片，其中，
所述成膜图案的宽度与所述图案上切割线的宽度相等，
所述成膜图案和与所述图案上切割线相邻的所述芯片的侧面接触。
9.根据权利要求1至6中任一项所述的半导体晶片，其中，
所述成膜图案的宽度大于所述图案上切割线的宽度，
所述成膜图案将与所述图案上切割线相邻的所述芯片的末端部覆盖。
10.根据权利要求6所述的半导体晶片，其中，
所述成膜图案的宽度大于所述图案上切割线的宽度，
所述成膜图案除了为了将所述电极与所述芯片的外部电连接而设置于所述芯片的开口部之外，将所述芯片的上表面覆盖。
11.根据权利要求1至10中任一项所述的半导体晶片，其中，
所述成膜图案的宽度大于对所述半导体晶片进行切割的切割刀片的宽度。
12.根据权利要求1至11中任一项所述的半导体晶片，其中，
所述成膜图案将所述图案上切割线的长度方向整体覆盖。
13.根据权利要求1至8中任一项所述的半导体晶片，其中，
所述成膜图案在所述图案上切割线的长度方向上断续地排列。
14.根据权利要求1至13中任一项所述的半导体晶片，其中，
所述成膜图案的长度方向或排列方向在所述成膜图案不脱离所述图案上切割线的范围内相对于所述图案上切割线的长度方向具有角度。
15.根据权利要求1至14中任一项所述的半导体晶片，其中，
所述成膜图案具有作为校准标识、目标或基准标记的功能。
16.根据权利要求1至14中任一项所述的半导体晶片，其中，
所述成膜图案具有作为监视图案的功能。
17.根据权利要求1至14中任一项所述的半导体晶片，其中，
所述成膜图案为描绘有名称、标志标识或管理编号的图案。
18.根据权利要求1至17中任一项所述的半导体晶片，其中，
所述半导体晶片的半导体材料为Si、SiC或GaN。
19.一种半导体晶片的制造方法，其是权利要求1至18中任一项所述的半导体晶片的制造方法，
该半导体晶片的制造方法具有：
工序(a)，在半导体基材的中央部对第1光掩膜进行描绘；以及
工序(b)，在所述半导体基材的将所述中央部包围的外周部对第2光掩膜或第3光掩膜进行描绘，
所述第1光掩膜、第2光掩膜及第3光掩膜具有形成有所述芯片的图案的芯片图案区域、形成有所述多个切割线的图案的切割线图案区域，
所述切割线图案区域将所述芯片图案区域包围，具有在所述第1方向上延伸的第1部分、在所述第2方向上延伸的第2部分，
在所述第2光掩膜的所述切割线图案区域形成用于在所述第1部分及所述第2部分对所述成膜图案进行描绘的成膜图案用图案，
在所述第3光掩膜的所述切割线图案区域，在所述第1部分及所述第2部分中的任意一者形成所述成膜图案用图案，
所述半导体基材的翘曲越大则所述外周部的宽度越大。
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