JP2023075570A - 半導体ウエハおよび半導体ウエハの製造方法 - Google Patents

半導体ウエハおよび半導体ウエハの製造方法 Download PDF

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Abstract

【課題】本開示は、ウエハのダイシング時にチッピングまたはクラックを抑制することを目的とする。【解決手段】半導体ウエハ１０１は、第１方向および第１方向と異なる第２方向の複数のダイシングライン４１，４２に沿ってダイシングされることにより、有効域１０からチップ１２が切り出される。半導体ウエハ１０１は成膜パターン３を備える。複数のダイシングライン４１，４２に含まれる少なくとも１本のダイシングラインは、その全長または一部長が成膜パターン３に重なるパターン上ダイシングライン４３である。【選択図】図１

Description

本開示は、半導体ウエハおよび半導体ウエハの製造方法に関する。
ダイシング工程において、ウエハはＵＶテープによってチャックテーブル（ＣＴ）に固定され、ブレードによってチップ状に切断される。ウエハに反りまたは歪があると、ウエハに内在する応力がダイシング時に発散することによって、チップにチッピングまたはクラックが生じてしまう。
なお、ダイシング時のチッピングまたはクラックについては、特許文献１でも指摘されている。
特開２０１６－１０５４６３号公報
従来の技術では、反りまたは歪のあるウエハをチャックテーブルの平坦面に圧着または固定することが避けられないため、ウエハに内在する応力がダイシング時に有効域内で発散する。その結果、デバイスの側面または下面にチッピングまたはクラックが生じ、潜在的な不具合になるという問題がある。
また、ウエハのダイシングをブレードで行う場合には、ウエハに対する衝撃が大きい。そのため、ウエハの反りまたは歪の量、チャックテーブルにおけるＵＶテープの貼り付き保持力、もしくはブレードの研削性能といった条件のばらつきによって、ダイシングが不安定な状態で進行することが多く、デバイスのチッピングまたはクラックが助長、多発するという懸念がある。
本開示は、上記の問題点を解決するためになされたものであり、ウエハのダイシング時にチッピングまたはクラックを抑制することを目的とする。
本開示の半導体ウエハは、第１方向および第１方向と異なる第２方向の複数のダイシングラインに沿ってダイシングされることにより、有効域からチップが切り出される半導体ウエハである。半導体ウエハは成膜パターンを備える。複数のダイシングラインに含まれる少なくとも１本のダイシングラインは、その全長または一部長が成膜パターンに重なるパターン上ダイシングラインである。
本開示の半導体ウエハによれば、ダイシングラインの少なくとも一部が成膜パターンに重なる。従って、半導体ウエハのダイシング時にチッピングまたはクラックを抑制することができる。
パターン上ＤＬおよびパターン上ＤＬ部分の配置例を示す半導体ウエハの平面図である。 パターン上ＤＬおよびパターン上ＤＬ部分の配置例を示す半導体ウエハの平面図である。 パターン上ＤＬおよびパターン上ＤＬ部分の配置例を示す半導体ウエハの平面図である。 パターン上ＤＬおよびパターン上ＤＬ部分の配置例を示す半導体ウエハの平面図である。 パターン上ＤＬおよびパターン上ＤＬ部分の配置例を示す半導体ウエハの平面図である。 パターン上ＤＬおよびパターン上ＤＬ部分の配置例を示す半導体ウエハの平面図である。 パターン上ＤＬおよびパターン上ＤＬ部分の配置例を示す半導体ウエハの平面図である。 パターン上ＤＬおよびパターン上ＤＬ部分の配置例を示す半導体ウエハの平面図である。 パターン上ＤＬおよびパターン上ＤＬ部分の配置例を示す半導体ウエハの平面図である。 パターン上ＤＬおよびパターン上ＤＬ部分の配置例を示す半導体ウエハの平面図である。 パターン上ＤＬおよびパターン上ＤＬ部分の配置例を示す半導体ウエハの平面図である。 パターン上ＤＬおよびパターン上ＤＬ部分の配置例を示す半導体ウエハの平面図である。 第１フォトマスクの単位パターンを示す平面図である。 単位パターンを２行２列で並べた第１フォトマスクを示す平面図である。 第２フォトマスクの単位パターンを示す平面図である。 単位パターンを２行２列で並べた第２フォトマスクを示す平面図である。 第３フォトマスクの単位パターンを示す平面図である。 単位パターンを２行２列で並べた第３フォトマスクを示す平面図である。 反りが少ないベースウエハに対するフォトマスクの配置を示す図である。 反りが大きいベースウエハに対するフォトマスクの配置を示す図である。 成膜パターンが形成された半導体ウエハの平面図である。 成膜パターンが形成された半導体ウエハの断面図である。 成膜パターンの構成を示す図である。 成膜パターンの構成を示す図である。 成膜パターンの構成を示す図である。 成膜パターンの構成を示す図である。 成膜パターンの構成を示す図である。 成膜パターンの構成を示す図である。 成膜パターンの構成を示す図である。 上面が平坦かつ単層の成膜パターンを示す図である。 上面全体が平坦かつ２層の成膜パターンを示す図である。 上面全体が傾斜した単層の成膜パターンを示す図である。 上面全体が傾斜した単層の成膜パターンを示す図である。 上面全体が傾斜した２層の成膜パターンを示す図である。 上面全体が傾斜した２層の成膜パターンを示す図である。 上面の一部が傾斜した単層の成膜パターンを示す図である。 上面の一部が傾斜した２層の成膜パターンを示す図である。 上面の一部が傾斜した単層の成膜パターンを示す図である。 上面の一部が傾斜した２層の成膜パターンを示す図である。 チップ終端部と離間して設けられた成膜パターンを示す半導体ウエハの断面図である。 ＤＬ内が全て成膜パターンで被覆された半導体ウエハの断面図である。 チップ終端部の一部が成膜パターンで被覆された半導体ウエハの断面図である。 チップの全面が成膜パターンで被覆された半導体ウエハの断面図である。 ＤＬの長手方向において連続的に形成された成膜パターンを示す平面図である。 ＤＬの長手方向において等間隔分割で配置された成膜パターンを示す平面図である。 ＤＬの長手方向において細分割で配置された成膜パターンを示す平面図である。 成膜パターンの断面形態と平面形態との組み合わせを示す図である。 チップパターンに対して斜めに配置された成膜パターンを示す平面図である。 ＴＥＧを構成する成膜パターンを示す平面図である。 ＴＥＧを構成する成膜パターンを示す断面図である。 ＴＥＧを構成する成膜パターンを示す平面図である。 ＴＥＧを構成する成膜パターンを示す平面図である。 ＴＥＧを構成する成膜パターンを示す平面図である。 ＴＥＧを構成する成膜パターンを示す平面図である。 アライメントマークを構成する成膜パターンを示す平面図である。 アライメントマークを構成する成膜パターンを示す平面図である。 アライメントマークを構成する成膜パターンを示す平面図である。 ターゲットを構成する成膜パターンを示す平面図である。 基準マーキングを構成する成膜パターンを示す平面図である。 モニターパターンを構成する成膜パターンを示す平面図である。 モニターパターンを構成する成膜パターンを示す平面図である。 モニターパターンを構成する成膜パターンを示す平面図である。 モニターパターンを構成する成膜パターンを示す平面図である。 モニターパターンを構成する成膜パターンを示す平面図である。 モニターパターンを構成する成膜パターンを示す平面図である。 モニターパターンを構成する成膜パターンを示す平面図である。 モニターパターンを構成する成膜パターンを示す平面図である。 モニターパターンを構成する成膜パターンを示す平面図である。 モニターパターンを構成する成膜パターンを示す平面図である。 モニターパターンを構成する成膜パターンを示す平面図である。 モニターパターンを構成する成膜パターンを示す平面図である。 名称が描画された成膜パターンを示す平面図である。 デザインまたはロゴマークが描画された成膜パターンを示す平面図である。 デザインまたはロゴマークが描画された成膜パターンを示す平面図である。 デザインまたはロゴマークが描画された成膜パターンを示す平面図である。 管理番号が描画された成膜パターンを示す平面図である。
＜Ａ．実施の形態１＞
図１は、実施の形態１の半導体ウエハ１０１の平面図である。図１において、紙面上下方向をｘ軸、紙面左右方向をｙ軸とする。これらの軸の方向は、後に説明する他の平面図においても同様とする。
半導体ウエハ１０１は、複数のダイシングライン（以下、ＤＬとも称する）に沿ってｘ方向およびｙ方向に切削される。図１にはｘ方向のＤＬ４１が破線矢印で表されており、ｙ方向のＤＬの図示が省略されている。なお、実際にはＤＬは半導体ウエハ１０１上の領域であるが、図１および以下の図ではＤＬの方向を分かりやすく示すため、半導体ウエハ１０１外にもＤＬ４１等を表す破線矢印を延長して示している。
半導体ウエハ１０１は、半導体ウエハ１０１は、ダイシングによって切り出されるチップ１２が存在する有効域１０と、それ以外の無効域１１とを備える。
実施の形態１の半導体ウエハ１０１には成膜パターンが形成されている。半導体ウエハ１０１を切削する複数のＤＬのうち少なくとも１本は、その全長または一部長において成膜パターンに重なるパターン上ＤＬ４３である。そして、パターン上ＤＬ４３のうち成膜パターンに重なる部分をパターン上ＤＬ部分４４と称する。
図１の例では、ｘ方向の複数のＤＬ４１のうち３本がパターン上ＤＬ４３であり、パターン上ＤＬ４３の全部がパターン上ＤＬ部分４４である。
以下、半導体ウエハ１０１におけるパターン上ＤＬ４３およびパターン上ＤＬ部分４４のレイアウトを説明する。
＜Ａ－１－１．パターン上ＤＬ部分４４の配置＞
パターン上ＤＬ部分４４の配置には以下が想定される。
（１）図１に示されるように、パターン上ＤＬ部分４４は、ｘ方向のＤＬ４１のうち、有効域１０と無効域１１とに配置されてもよい。
（２）図２に示されるように、パターン上ＤＬ部分４４は、半導体ウエハ１０１の最外周の有効域１０のチップ１２のみに配置されてもよい。
＜Ａ－１－２．パターン上ＤＬ４３の本数＞
パターン上ＤＬ４３の本数には以下が想定される。
（１）パターン上ＤＬ４３は、ｘ方向のＤＬの１本目、または１本目および２本目であってもよい。ここで、ＤＬの１本目とは、ダイシング工程において半導体ウエハ１０１に最初に切り込まれるＤＬのことをいい、ＤＬの２本目とは、ダイシング工程において半導体ウエハ１０１に最初に切り込まれるＤＬのことをいう。以下、ダイシング工程において半導体ウエハ１０１に切り込まれる順番に、ＤＬの本数をカウントする。
図３には、ｘ方向の１本目のＤＬ４１がパターン上ＤＬ４３である様子が示されている。図４には、ｘ方向の１本目および２本目のＤＬ４１がパターン上ＤＬ４３である様子が示されている。
（２）パターン上ＤＬ４３は、ｘ方向の１本目から３本目、１本目から４本目、または１本目から５本目のＤＬ４１であってもよい。図５には、ｘ方向の１本目から３本目のＤＬ４１がパターン上ＤＬ４３である様子が示されている。図６には、ｘ方向の１本目から５本目のＤＬ４１がパターン上ＤＬ４３である様子が示されている。
（３）パターン上ＤＬ４３は、ｘ方向の１本目から３本目、１本目から４本目、または１本目から５本目のＤＬ４１、ならびにｙ方向の１本目から３本目、１本目から４本目、または１本目から５本目のＤＬ４２であってもよい。図７には、ｘ方向の１本目から３本目のＤＬ４１、およびｙ方向の１本目から３本目のＤＬ４２がパターン上ＤＬ部分４４である様子が示されている。図７にはｙ方向のＤＬ４２が破線矢印で表されている。
＜Ａ－１－３．パターン上ＤＬ部分の長さ＞
パターン上ＤＬ部分４４の長さには以下が想定される。
パターン上ＤＬ部分４４は、パターン上ＤＬ４３の一部または全部である。すなわち、パターン上ＤＬ部分４４の長さは、パターン上ＤＬ４３の全長の一部または全部である。
図８には、ｘ方向の２本のパターン上ＤＬ４３の全てがパターン上ＤＬ部分４４である様子が示されている。すなわち、図８においてパターン上ＤＬ部分４４の長さは、ｘ方向のパターン上ＤＬ４３の全長である。
図９には、ｘ方向の１本目のパターン上ＤＬ４３の全部と、ｘ方向の２本目のパターン上ＤＬ４３の一部とがパターン上ＤＬ部分４４である様子が示されている。２本目のパターン上ＤＬ４３のうち、１本目のパターン上ＤＬ４３と同じ長さの分だけがパターン上ＤＬ部分４４である。すなわち、図９においてパターン上ＤＬ部分４４の長さはｘ方向のパターン上ＤＬ４３の全長の一部または全部である。
図１０には、ｘ方向の２本のパターン上ＤＬ４３のうち、各パターン上ＤＬ４３の全長の１／２の部分がパターン上ＤＬ部分４４である様子が示されている。すなわち、図１０においてパターン上ＤＬ部分４４の長さはｘ方向の２本のパターン上ＤＬ４３の全長の１／２である。
図８から図１０の例では、パターン上ＤＬ部分４４は有効域１０および無効域１１を問わず配置された。これに対して、以下の例では、パターン上ＤＬ部分４４は無効域１１にのみ配置される。
図１１の例では、ｘ方向の２本のパターン上ＤＬ４３のうち、無効域１１の部分のみがパターン上ＤＬ部分４４である様子が示されている。すなわち、図１１においてパターン上ＤＬ部分４４の長さは、ｘ方向の２本のパターン上ＤＬ４３のうち無効域１１に配置される部分の長さである。
図１２の例では、ｘ方向の２本のパターン上ＤＬ４３、およびｙ方向の２本のパターン上ＤＬ４３のうち、無効域１１の部分のみがパターン上ＤＬ部分４４である様子が示されている。すなわち、図１２においてパターン上ＤＬ部分４４の長さは、ｘ方向の２本のパターン上ＤＬ４３およびｙ方向の２本のパターン上ＤＬ４３のうち無効域１１に配置される部分の長さである。
＜Ａ－２．効果＞
実施の形態１の半導体ウエハ１０１は、ｘ方向およびｙ方向の複数のダイシングライン４１，４２に沿ってダイシングされることにより、有効域１０からチップ１２が切り出される。半導体ウエハ１０１は成膜パターン３を備える。複数のダイシングライン４１，４２に含まれる少なくとも１本のダイシングラインは、その全長または一部長が成膜パターン３に重なるパターン上ダイシングライン４３である。これにより、半導体ウエハ１０１の反りまたは歪の応力の内在によるダイシング時のチッピングまたはクラックを、低減することができる。
パターン上ＤＬ４３上に成膜パターン３が形成されることにより、以下の効果を奏する。
（ア）半導体ウエハ１０１の側面から下面に波及するチッピングまたはクラックの量を削減できる。
（イ）従来、半導体ウエハ１０１の下面におけるチッピングまたはクラックの大きさは、半導体ウエハ１０１の側面におけるチッピングまたはクラックの半分程度であったが、この大きさをより小さくすることができる。
（ウ）半導体ウエハ１０１の上面のチッピング量が低減できる。
また、半導体ウエハ１０１に内在する反り応力は、半導体ウエハ１０１内の反りまたは歪がある箇所（主にウエハ外周）のうちの一箇所で、一度だけ発散されればよい。半導体ウエハ１０１に内在する反り応力を発散させる箇所は、パターン上ＤＬ４３の本数および方向、ならびにパターン上ＤＬ部分４４の長さによって指定することができる。
すなわち、半導体ウエハ１０１の外周の無効域１１または有効域１０において、最初に半導体ウエハ１０１に切り込まれるＤＬ４１，４２の数本分であっても、電気特性または外観検査での不良製品の近傍に成膜パターンを設けることによって、製品であるチップ１２に影響を与えることなくチッピングまたはクラックの量を低減できる。
２つのダイシングブレードを用いて半導体ウエハ１０１をダイシングする際は、半導体ウエハ１０１内のどちらか一方のＤＬ４１，４２に成膜パターンを設けることで、チッピング（クラック）量が削減できる。
半導体ウエハ１０１に最初に切り込まれるＤＬにおいて、ＤＬ長の１／２以上を切削すれば、それ以降、チッピング（クラック）の大きさは急激に減衰する。従って、半導体ウエハ１０１の最外周のＤＬ４１，４２において、ＤＬ全長の１／２から２／３程度をパターン上ＤＬ部分４４とすれば、チッピング（クラック）を半減することが可能である。
半導体ウエハ１０１の反り量に応じたチッピング（クラック）の長さは概ね把握されている。最大で５本のＤＬをパターン上ＤＬ部分４４とすれば、チッピング（クラック）量が削減できる。
実施の形態１の半導体ウエハ１０１によれば、パターン上ＤＬ部分４４を、無効域１１または有効域１０のうち不良製品が位置する領域に配置することによって、ダイシング後の高い歩留まりを得ることができる。
＜Ｂ．実施の形態２＞
＜Ｂ－１．フォトマスク＞
実施の形態２では、実施の形態１の半導体ウエハ１０１の製造工程について説明する。半導体製造の前工程において、半導体ウエハ１０１のパターン上ＤＬ４３上に成膜パターンが形成される。以下、半導体ウエハ１０１の、チップ１２のパターンまたは成膜パターンが形成される前の状態をベースウエハＢＷと称する。以下、ベースウエハＢＷに成膜パターンを形成するための写真製版工程において用いられるフォトマスクについて説明する。
図１３には、第１のフォトマスクＦＭ１の単位パターンが示されている。図１４には、単位パターンを２行２列で組み合わせた第１のフォトマスクＦＭ１が示されている。第１のフォトマスクＦＭ１は、半導体ウエハ１０１にチップ１２のパターンを描画するためのチップパターン領域５１と、半導体ウエハ１０１にＤＬ４１，４２を形成するためのＤＬパターン領域５２とを備える。ＤＬパターン領域５２は、ｘ方向およびｙ方向に延伸する。ＤＬパターン領域５２のｘ方向に延伸する部分を第１部分、ｙ方向に延伸する部分を第２部分とも称する。第１のフォトマスクＦＭ１において、ＤＬパターン領域５２には半導体ウエハ１０１に成膜パターンを描画するための成膜パターン用パターン５３がない。
図１５には、第２のフォトマスクＦＭ２の単位パターンが示されている。図１６には、単位パターンを２行２列で組み合わせた第２のフォトマスクＦＭ２が示されている。第２のフォトマスクＦＭ２は、第１のフォトマスクＦＭ１において、全てのＤＬパターン領域５２に成膜パターン用パターン５３を設けたものである。
図１７には、第３のフォトマスクＦＭ３の単位パターンが示されている。図１８には、単位パターンを２行２列で組み合わせた第３のフォトマスクＦＭ３が示されている。第３のフォトマスクＦＭ３は、第１のフォトマスクＦＭ１において、ｘ方向に延伸するＤＬパターン領域５２またはｙ方向に延伸するＤＬパターン領域５２のいずれか一方に、成膜パターン用パターン５３を設けたものである。
＜Ｂ－２．写真製版工程＞
写真製版工程では、ベースウエハＢＷの反りまたは歪の大きさに応じて、上記の第１－３のフォトマスクＦＭ１－３が組み合わせて使用される。
ベースウエハＢＷの反りまたは歪が小さい場合には、図１９に示されるように、ベースウエハＢＷの外周から１列分に、第２のフォトマスクＦＭ２または第３のフォトマスクＦＭ３が描画される。そして、残りの中央部に第１のフォトマスクＦＭ１が描画される。これにより、ベースウエハＢＷの外周部に成膜パターンが形成され、中央部には成膜パターンが形成されない。
ベースウエハＢＷの反りまたは歪が大きい場合には、反りまたは歪の程度に応じて、第２のフォトマスクＦＭ２または第３のフォトマスクＦＭ３を描画する範囲を増やす。図２０の例では、ベースウエハＢＷの外周から２列分を外周部とし、外周部に第２のフォトマスクＦＭ２または第３のフォトマスクＦＭ３が描画され、残りの中央部に第１のフォトマスクＦＭ１が描画される。すなわち、ベースウエハＢＷの反りが大きいほど、第２のフォトマスクＦＭ２または第３のフォトマスクＦＭ３が描画されるベースウエハＢＷの外周部の幅は大きくなる。
＜Ｂ－３．効果＞
実施の形態２の半導体ウエハの製造方法は、（ａ）半導体基材１７の中央部に第１のフォトマスクＦＭ１を描画する工程と、（ｂ）半導体基材（１７）の中央部を囲む外周部に第２のフォトマスクＦＭ２または第３のフォトマスクＦＭ３を描画する工程と、を備える。第１、第２、および第３のフォトマスクＦＭ１，ＦＭ２，ＦＭ３は、チップのパターンが形成されたチップパターン領域９と、複数のダイシングライン４１，４２のパターンが形成されたダイシングラインパターン領域２と、を備える。ダイシングラインパターン領域２は、チップパターン領域９を囲み、第１方向に延伸する第１部分と、第２方向に延伸する第２部分とを有する。第２のフォトマスクＦＭ２のダイシングラインパターン領域２には、第１部分および第２部分において成膜パターンを描画するための成膜パターン用パターン５３が形成される。第３のフォトマスクＦＭ３のダイシングラインパターン領域２には、第１部分および第２部分のいずれか一方において成膜パターン用パターン５３が形成される。半導体基材１７の反りが大きいほど外周部の幅が大きい。
従って、実施の形態２の半導体ウエハの製造方法によれば、半導体ウエハ１０１の場所に応じて、第１－第３のフォトマスクＦＭ１－ＦＭ３を使い分けることにより、半導体ウエハ１０１における成膜パターン３の形成箇所を指定することができる。従って、半導体ウエハ１０１上の反りまたは歪がある箇所に自在に成膜パターンを形成することができる。また、成膜パターンを最小限に配置することによって、成膜パターンによるダイシングブレードの目詰まりを必要最低限にできる。
＜Ｃ．実施の形態３＞
実施の形態３では、実施の形態１の半導体ウエハ１０１における成膜パターンの詳細な構成について説明する。
＜Ｃ－１．構成＞
図２１は、成膜パターン３が形成された半導体ウエハ１０１の平面図である。図２２は、図２１のＡ－Ａ´線に沿った半導体ウエハ１０１の断面図である。図２１において、成膜パターン３はｘ方向のパターン上ＤＬ４３に沿って連続的に形成されているが、断続的に形成されていてもよい。なお、半導体ウエハ１０１はｙ方向の成膜パターン３を有する場合もあるが、ｘ方向およびｙ方向の成膜パターン３は同一の構成であるため、以下ではｘ方向の成膜パターン３についてのみ説明する。
成膜パターン３の幅Ｗ１は、パターン上ＤＬ４３の幅Ｗ２より小さく、ダイシングブレードの幅Ｗ３より大きい。
成膜パターン３の膜質は、ウエハ前工程で製造可能な種類であり、製品であるチップ１２を構成するものである。成膜パターン３は、単層または複数層からなる。
半導体ウエハ１０１は、ダイシングされる際、図２２に示されるようにＵＶテープ１４上に固定される。半導体ウエハ１０１は、半導体基材１７と、半導体基材１７の上にウエハ前工程で形成された各種の層とを備えて構成される。半導体基材１７をベースウエハＢＷとも称する。半導体基材１７は、Ｓｉ、ＳｉＣ、またはＧａＮである。なお、図２２において符号１５はチップ１２の側面から裏面へ波及するクラックを表している。
ウエハ前工程により、半導体基材１７の上に、その他の膜１６６、フィールド膜１６５、層間膜１６４、電極１６３、ガラスコート１６２、およびポリイミド膜１６１が形成されている。ガラスコート１６２は酸化膜および窒化膜等からなる。電極１６３は、Ａｌ、ＡｌＳｉ、またはＰｏｌｙ－Ｓｉ等からなる。フィールド膜１６５およびその他の膜１６６は酸化膜である。
従って、成膜パターン３は以下の（１）－（９）のいずれかの構成とすることができる。
（１）ポリイミド膜、ガラスコート、電極および層間膜の積層
（２）ポリイミド膜、ガラスコートおよび電極の積層
（３）ポリイミド膜およびガラスコートの積層
（４）ガラスコートおよび電極の積層
（５）電極および層間膜の積層
（６）電極のみ
（７）層間膜のみ
（８）ポリイミド膜、ガラスコート、および層間膜の積層
（９）ポリイミド膜のみ
図２３から図２９は、上記（１）―（９）の構成における成膜パターン３の厚さを示している。成膜パターン３は、ウエハ前工程プロセスで製造可能な厚さでの、製品（デバイス）を構成する膜である。図２３は、成膜パターン３がポリイミド膜１６１からなる単層の場合を示している。図２４は、成膜パターン３がポリイミド膜１６１または電極からなる単層の場合を示している。図２５は、成膜パターン３が電極１６３および層間膜１６４からなる２層の場合を示している。図２６は、成膜パターン３がガラスコート１６２および電極１６３からなる２層の場合を示している。図２７は、成膜パターン３がポリイミド膜１６１およびガラスコートからなる２層の場合を示している。図２８は、成膜パターン３がポリイミド膜１６１、ガラスコート１６２および層間膜１６４からなる３層、またはポリイミド膜１６１、ガラスコート１６２および電極１６３からなる３層の場合を示している。図２９は、成膜パターン３がポリイミド膜１６１、ガラスコート１６２、電極１６３および層間膜１６４の４層からなる場合を示している。
図３０から図３９は、成膜パターン３の上面の形状を示している。図３０および図３１は、成膜パターン３の上面がチップ１２を構成する膜と同じく平坦である例を示している。図３０の成膜パターン３は単層であり、図３１の成膜パターン３は２層である。
図３２から図３５は、成膜パターン３の上面全体が傾斜した例を示している。図３２および図３３の成膜パターン３は単層であり、図３４および図３５の成膜パターン３は２層である。図３２および図３４は上面の傾斜角度が小さい成膜パターン３を示し、図３３および図３５は、上面の傾斜角度が大きい成膜パターン３を示している。
図３６から図３９は、成膜パターン３の上面の一部が傾斜した例を示している。図３６および図３７の成膜パターン３は１つの傾斜面を有し、図３８および図３９の成膜パターン３は２つの傾斜面を有する。図３６および図３８の成膜パターン３は単層であり、図２７および図３９の成膜パターン３は２層である。
図４０から図４３は、成膜パターン３の断面形態として、成膜パターン３とチップ終端部１２１との関係を示す半導体ウエハ１０１の断面図である。成膜パターン３とチップ終端部１２１との関係には、以下の４パターンが想定される。
（１）図４０に示されるように、成膜パターン３は、パターン上ＤＬ４３に隣接するチップ終端部１２１を構成する膜に接触しないように、適度な間隔を空けて配置される。この平面形態を図４７において「島状」と称する。成膜パターン３の幅Ｗ１はパターン上ＤＬ４３の幅Ｗ２より小さく、成膜パターン３はパターン上ＤＬ４３に隣接するチップ１２と接触しない。
（２）図４１に示されるように、成膜パターン３はパターン上ＤＬ４３を全て被覆し、チップ終端部１２１を構成する層間膜１６４の側面、すなわちチップ１２の側面に接触する。すなわち、成膜パターン３の幅Ｗ１はパターン上ＤＬ４３の幅Ｗ２と等しい。この平面形態を図４７において「ＤＬ全被覆」と称する。
（３）図４２に示されるように、成膜パターン３は、パターン上ＤＬ４３を全て被覆すると共に、チップ終端部１２１を構成する層間膜１６４およびポリイミド膜１６１の側面および上面の一部を被覆する。すなわち、成膜パターン３の幅Ｗ１はパターン上ＤＬの幅Ｗ２より大きい。この平面形態を図４７において「チップ終端部被覆」と称する。
（４）図４３に示されるように、成膜パターン３は、パターン上ＤＬ４３を全て被覆すると共に、開口部１８を除いてパターン上ＤＬ４３に隣接するチップ１２の全面を被覆する。すなわち、成膜パターン３の幅Ｗ１はパターン上ＤＬ４３の幅Ｗ２より大きい。開口部１８では、成膜パターン３、ポリイミド膜１６１およびガラスコート１６２が局所的に除去され、電極１６３が露出している。開口部１８は、電極１６３をワイヤボンディング等によりチップ１２の外部と電気的に接続するために設けられている。この平面形態を図４７において「チップ全体被覆」と称する。
上記のいずれのパターンにおいても、ダイシングにおける半導体ウエハ１０１のチッピングまたはクラックを低減するため、成膜パターン３の幅Ｗ１は、ダイシングブレード８の幅Ｗ３よりも大きいことが望ましい。
具体的にいえば、成膜パターン３の幅Ｗ１とダイシングブレード８の幅Ｗ３の比率Ｗ１／Ｗ３は、パターン（１）および（２）では１．０より大きく２．４未満であり、パターン（３）および（４）では２．４以上であることが望ましい。
上記のように成膜パターン３の幅Ｗ１とダイシングブレード８の幅Ｗ３との関係が規定されることで、ダイシング後に成膜パターン３の残りがチップ上のＤＬの一部に留まる。そのため、製品解析の初期の段階で外観等から容易に本構成を採用していることを見分けやすくなる。
成膜パターン３がパターン上ＤＬ４３内に島状に配置されるパターン（１）では、成膜パターン３はチップ終端部１２１と接触しないため、導電性の膜であってもよい。他のパターン（２）、（３）、（４）では、成膜パターン３はチップ終端部１２１と接触するため、非導電性の膜でなければならない。
また、パターン（３）および（４）では、ウエハ前工程においてパターン上ＤＬ４３の上に追加で成膜を行うのではなく、既存の保護膜を利用して成膜パターン３が形成されてもよい。すなわち、従来はチップ終端部１２１までしかないポリイミド膜１６１またはガラスコート１６２などの既存の保護膜を、パターン上ＤＬ４３内まで延長することにより、成膜パターン３が形成されてもよい。
成膜パターン３の平面形態には以下のパターンが想定される。
（１）図４４に示されるように、成膜パターン３はパターン上ＤＬ４３の長手方向の全体を被覆する。この平面形態を図４７において「全面被覆」と称する。「全面被覆」によれば成膜パターン３の面積が大きくなり、チッピングの低減効果を高まる。
（２）図４５に示されるように、成膜パターン３はパターン上ＤＬ４３の長手方向において断続的に配置される。パターン上ＤＬ４３の長手方向において隣り合う２つの成膜パターン３の間隔Ｌ２は、成膜パターン３の長さＬ１に等しい。１つのパターン上ＤＬ４３の長手方向に配列される成膜パターン３の数は２つまたは３つである。この平面形態を図４７において「等間隔分割」と称する。
（３）図４６に示されるように、成膜パターン３はパターン上ＤＬ４３の長手方向において断続的に配置される。１つのパターン上ＤＬ４３の長手方向に配列される成膜パターン３の数は４つ以上である。パターン上ＤＬ４３の長手方向において隣り合う２つの成膜パターン３の間隔Ｌ２は任意である。この平面形態を図４７において「細分割」と称する。
図４７は、成膜パターン３の断面形態と平面形態のとり得る組み合わせを示している。成膜パターン３の平面形態が「全面被覆」である場合、成膜パターン３のとり得る断面形態は、「島状」、「ＤＬ全被覆」、「チップ終端部被覆」、または「チップ全体被覆」のいずれかである。成膜パターン３の平面形態が「等間隔分割」または「細分割」である場合、成膜パターン３のとり得る断面形態は、「島状」または「ＤＬ全被覆」である。
図４８に示されるように、成膜パターン３の長手方向は、パターン上ＤＬ４３の長手方向に対して角度θを有していてもよい。但し、成膜パターン３がパターン上ＤＬ４３から逸脱しない範囲で角度θは定められる。
図４８では「全面被覆」の平面形態を有する成膜パターン３を示しているが、「等間隔分割」または「細分割」の平面形態を有する成膜パターン３についても同様である。すなわち、「等間隔分割」または「細分割」の平面形態を有する成膜パターン３の場合には、パターン上ＤＬ４３における成膜パターン３の配列方向が、パターン上ＤＬ４３の長手方向に対して角度θを有するように設定される。
＜Ｃ－２．効果＞
実施の形態３の半導体ウエハ１０１において、チップ１２は、半導体基材１７と、半導体基材１７の上に形成された層間膜１６４、電極１６３、および表面保護膜を備え、成膜パターン３は、層間膜１６４、電極１６３、および表面保護膜の少なくとも一つと同一の材料で構成される。このように、半導体ウエハ１０１によれば、チップ１２を構成する膜で成膜パターン３を賄うことができる。従って、パターン上ＤＬ４３内に成膜パターン３を形成するために特別の写真製版工程を追加する必要がなく、工数の増加が回避できる。また、チップ１２を構成する複数の膜から一つの膜を選択、または複数の膜を組み合わせて成膜パターン３に採用することにより、半導体ウエハ１０１の反りまたは歪の程度に応じて、適切なチッピングの低減効果を得ることができる。
＜Ｄ．実施の形態４＞
実施の形態４では、半導体ウエハ１０１の成膜パターン３が有する機能について説明する。
＜Ｄ－１．ＴＥＧ＞
図４９は、ＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）の機能を有する成膜パターン３を示す平面図である。図５０は、図４９に対応する成膜パターン３の断面図である。ＴＥＧの機能を有する成膜パターン３は、測定対象素子２０、配線２１、パッド２２、および保護膜２３を備えて構成される。配線２１は、Ａｌ、ＡｌＳｉ、ｐｏｌｙ－Ｓｉ等の導電層を成膜して得られる引き回し配線である。パッド２２は、電気特性を測定するプローブ針が当たる場所である。保護膜は、ポリイミドまたはガラスコート等である。
複数のパッド２２がパターン上ＤＬ４３において半導体基材１７上に一定の間隔で配列される。隣り合うパッド２２の間に測定対象素子２０が配置される。配線２１がパッド２２と測定対象素子２０とを連結する。保護膜２３は図４９において図示を省略されているが、図５０に示されるように、パッド２２の開口部１８を除き、パッド２２、配線２１および測定対象素子２０の全体を被覆する。
図５１に示されるように、複数のパッド２２が配線２１によって連結され、一つの電極を構成していてもよい。
パッド２２の大きさは任意である。図５２には、図４９に比べてパッド２２を大きく長くした例を示している。パッド２２の開口部１８の形状、大きさおよび数は任意である。
図５３および図５４に示されるように、パッド２２と測定対象素子２０とを接続する配線２１を長く延長し、パッド２２と同じ幅で複数回折り返してもよい。配線２１の折り返し幅は、図５３に示されるようにダイシングブレードの幅Ｗ３より大きくてもよいし、図５４に示されるようにダイシングブレードの幅Ｗ３と同じでもよい。
＜Ｄ－２．マーク類＞
以下、マーク類としての機能を有する成膜パターンについて説明する。
図５５から図５７は、アライメントマークとして機能する成膜パターン３を示している。
図５８は、ターゲットとして機能する成膜パターン３を示している。
図５９は、基準マーキングとして機能する成膜パターン３を示している。
図５５から図５９に示した成膜パターン３は、主にウエハ前工程の写真製版工程にて用いられる、前段階で形成した膜とフォトマスクの、重ね合わせ精度向上の為の成膜パタ－ンである。
＜Ｄ－３．モニターパターン＞
以下、モニターパターンとしての機能を有する成膜パターンについて説明する。
図６０は、膜厚、濃度、反射率または屈折率などを測定するモニターパターンとしての成膜パターン３を示している。
図６１および図６２は、重ね合わせ検査のモニターパターンとしての成膜パターン３を示している。
図６３から図６５は、コンタクト孔等の形状のモニターパターンとしての成膜パターン３を示している。
図６６および図６７は、写真製版のパターンの寸法を測定するためのモニターパターンとしての成膜パターン３を示している。
図６８および図６９は、写真製版のパターンの抜きまたは残しを測長するためのモニターパターンとしての成膜パターン３を示している。
図７０は、アルミなどの金属膜におけるグレインサイズのモニターパターンとしての成膜パターン３を示している。
図７１は、色合いまたは光沢等の出来栄えを観察するモニターパターンとしての成膜パターン３を示している。
以上に説明したモニターパターンとしての成膜パターン３は、主にウエハ前工程において、成膜、不純物拡散、および写真製版工程等を繰り返して製品チップを形成する際の、各種の測定、検査および出来栄え観察等を目的とした成膜パタ－ンである。
＜Ｄ－４．名称等＞
以下、名称等が描画された成膜パターンについて説明する。
図７２は、社名またはメーカー名などの名称が描画された成膜パターン３を示している。
図７３から図７５は、デザインまたはロゴマークが描画された成膜パターン３を示している。
図７６は、ＩＤ、Ｓ／Ｎ、その他英数字等の管理番号が描画された成膜パターン３を示している。
その他、成膜パターン３は登録商標が描画されたものであってもよい。
本実施の形態では、様々な機能を有し、または名称などが描画された成膜パターン３について説明した。しかし、成膜パターン３は、これらの機能を有さず、名称が描画されていなくてもよい。
また、実施の形態３では、成膜パターン３には、ウエハ前工程プロセスで製造可能な種類の、チップ１２を構成する膜が採用されることについて説明した。しかし、成膜パターン３は、チップ１２の構成に必須ではなく、新たに追加されたものであってもよい。
＜Ｄ－５．効果＞
実施の形態４の半導体ウエハ１０１によれば、成膜パタ－ン３を、チッピング低減目的以外に、ＴＥＧなどの他の機能と併用することが可能である。
なお、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
３ 成膜パターン、８ ダイシングブレード、１０ 有効域、１１ 無効域、１２ チップ、１４ ＵＶテープ、１７ 半導体基材、１８ 開口部、２０ 測定対象素子、２１ 配線、２２ パッド、２３ 保護膜、４１，４２ ダイシングライン、４３ パターン上ダイシングライン、４４ パターン上ダイシングライン部分、５１ チップパターン領域、５２ ダイシングラインパターン領域、５３ 成膜パターン用パターン、１０１ 半導体ウエハ、１２１ チップ終端部、１６１ ポリイミド膜、１６２ ガラスコート、１６３ 電極、１６４ 層間膜、１６５ フィールド膜、ＢＷ ベースウエハ、ＦＭ１ 第１のフォトマスク、ＦＭ２ 第２のフォトマスク、ＦＭ３ 第３のフォトマスク。

Claims (19)

  1. 第１方向および前記第１方向と異なる第２方向の複数のダイシングラインに沿ってダイシングされることにより、有効域からチップが切り出される半導体ウエハであって、
    前記半導体ウエハは成膜パターンを備え、
    前記複数のダイシングラインに含まれる少なくとも１本のダイシングラインは、その全長または一部長が前記成膜パターンに重なるパターン上ダイシングラインである、
    半導体ウエハ。
  2. 前記パターン上ダイシングラインは、前記第１方向の前記複数のダイシングラインのうち、ダイシング工程における切り込みの早い順に５本以下のダイシングラインである、
    請求項１に記載の半導体ウエハ。
  3. 前記パターン上ダイシングラインは、前記第１方向の前記複数のダイシングラインのうちダイシング工程における切り込みの早い順に３本以上５本以下のダイシングライン、および前記第２方向の前記複数のダイシングラインのうちダイシング工程における切り込みの早い順に３本以上５本以下のダイシングラインである、
    請求項１に記載の半導体ウエハ。
  4. 各前記パターン上ダイシングラインのうち前記成膜パターンに重なる部分であるパターン上ダイシングライン部分は、各前記パターン上ダイシングラインの全長の１／２の長さの部分である、
    請求項１から請求項３のいずれか１項に記載の半導体ウエハ。
  5. 各前記パターン上ダイシングラインのうち前記成膜パターンに重なる部分であるパターン上ダイシングライン部分は、前記半導体ウエハの前記有効域以外の領域である無効域にのみ存在する、
    請求項１から請求項４のいずれか１項に記載の半導体ウエハ。
  6. 前記チップは、
    半導体基材と、
    前記半導体基材の上に形成された層間膜、電極、および表面保護膜を備え、
    前記成膜パターンは、前記層間膜、前記電極、および前記表面保護膜の少なくとも一つと同一の材料で構成された、
    請求項１から請求項５のいずれか１項に記載の半導体ウエハ。
  7. 前記成膜パターンの幅は前記パターン上ダイシングラインの幅より小さく、
    前記成膜パターンは、前記パターン上ダイシングラインに隣接する前記チップと接触しない、
    請求項１から請求項６のいずれか１項に記載の半導体ウエハ。
  8. 前記成膜パターンの幅は前記パターン上ダイシングラインの幅に等しく、
    前記成膜パターンは、前記パターン上ダイシングラインに隣接する前記チップの側面に接触する、
    請求項１から請求項６のいずれか１項に記載の半導体ウエハ。
  9. 前記成膜パターンの幅は前記パターン上ダイシングラインの幅より大きく、
    前記成膜パターンは、前記パターン上ダイシングラインに隣接する前記チップの終端部を被覆する、
    請求項１から請求項６のいずれか１項に記載の半導体ウエハ。
  10. 前記成膜パターンの幅は前記パターン上ダイシングラインの幅より大きく、
    前記成膜パターンは、前記電極を前記チップの外部と電気的に接続するため前記チップに設けられた開口部を除き、前記チップの上面を被覆する、
    請求項６に記載の半導体ウエハ。
  11. 前記成膜パターンの幅は、前記半導体ウエハをダイシングするダイシングブレードの幅より大きい、
    請求項１から請求項１０のいずれか１項に記載の半導体ウエハ。
  12. 前記成膜パターンは、前記パターン上ダイシングラインの長手方向の全体を被覆する、
    請求項１から請求項１１のいずれか１項に記載の半導体ウエハ。
  13. 前記成膜パターンは、前記パターン上ダイシングラインの長手方向において断続的に配列される、
    請求項１から請求項８のいずれか１項に記載の半導体ウエハ。
  14. 前記成膜パターンの長手方向または配列方向は、前記成膜パターンが前記パターン上ダイシングラインから逸脱しない範囲で、前記パターン上ダイシングラインの長手方向に対して角度を有する、
    請求項１から請求項１３のいずれか１項に記載の半導体ウエハ。
  15. 前記成膜パターンは、アライメントマーク、ターゲット、または基準マーキングとしての機能を有する、
    請求項１から請求項１４のいずれか１項に記載の半導体ウエハ。
  16. 前記成膜パターンは、モニターパターンとしての機能を有する、
    請求項１から請求項１４のいずれか１項に記載の半導体ウエハ。
  17. 前記成膜パターンは、名称、ロゴマーク、または管理番号が描画されたパターンである、
    請求項１から請求項１４のいずれか１項に記載の半導体ウエハ。
  18. 前記半導体ウエハの半導体材料は、Ｓｉ、ＳｉＣ、またはＧａＮである、
    請求項１から請求項１７のいずれか１項に記載の半導体ウエハ。
  19. 請求項１から請求項１８のいずれか１項に記載の半導体ウエハの製造方法であって、
    （ａ）半導体基材の中央部に第１のフォトマスクを描画する工程と、
    （ｂ）前記半導体基材の前記中央部を囲む外周部に第２のフォトマスクまたは第３のフォトマスクを描画する工程と、
    を備え、
    前記第１、第２、および第３のフォトマスクは、前記チップのパターンが形成されたチップパターン領域と、前記複数のダイシングラインのパターンが形成されたダイシングラインパターン領域と、を備え、
    前記ダイシングラインパターン領域は、前記チップパターン領域を囲み、前記第１方向に延伸する第１部分と、前記第２方向に延伸する第２部分とを有し、
    前記第２のフォトマスクの前記ダイシングラインパターン領域には、前記第１部分および前記第２部分において前記成膜パターンを描画するための成膜パターン用パターンが形成され、
    前記第３のフォトマスクの前記ダイシングラインパターン領域には、前記第１部分および前記第２部分のいずれか一方において前記成膜パターン用パターンが形成され、
    前記半導体基材の反りが大きいほど前記外周部の幅が大きい、
    半導体ウエハの製造方法。
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