JP2023049739A - 積層デバイスの製造方法、および、積層デバイス - Google Patents
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Abstract
【課題】製造途中で複数の回路部分の少なくとも一部に対する試験を行う積層デバイスの製造方法及び積層デバイスを提供する。
【解決手段】積層デバイス1は、それぞれ回路部分20_1、20_4を有する複数の回路層2_1、2_4と、複数の回路層のうち一部の回路層に含まれる複数の回路部分を覆う絶縁層3_2、3_3と、絶縁層に設けられ複数の回路部分に電気的に接続された複数の導通ビア4_2、4_3と、を備える。複数の回路部分のうち一部の回路部分に電気的に接続された導通ビアは、複数の回路部分とは反対側の端面において電気的に絶縁され、一部の回路部分は、少なくとも一部で積層方向に沿って破壊された残骸である。
【選択図】図1
【解決手段】積層デバイス1は、それぞれ回路部分20_1、20_4を有する複数の回路層2_1、2_4と、複数の回路層のうち一部の回路層に含まれる複数の回路部分を覆う絶縁層3_2、3_3と、絶縁層に設けられ複数の回路部分に電気的に接続された複数の導通ビア4_2、4_3と、を備える。複数の回路部分のうち一部の回路部分に電気的に接続された導通ビアは、複数の回路部分とは反対側の端面において電気的に絶縁され、一部の回路部分は、少なくとも一部で積層方向に沿って破壊された残骸である。
【選択図】図1
Description
本発明は、積層デバイスの製造方法、および、積層デバイスに関する。
特許文献1~4には、「電極パッド200の形成工程において…ボンディングワイヤ400(後述)と接続する電極パッド200の表面の少なくとも一部を保護絶縁膜300から突出させて、突出部201を形成する。…半導体素子の動作テスト工程の後に、電極パッド200の研磨工程を行っている…」と記載されている。
[先行技術文献]
[特許文献]
[特許文献1] 特開2012-5448号公報
[特許文献2] 国際公開第2012/11207号公報
[特許文献3] 特開平11-16971号公報
[特許文献4] 特許第5632584号
[先行技術文献]
[特許文献]
[特許文献1] 特開2012-5448号公報
[特許文献2] 国際公開第2012/11207号公報
[特許文献3] 特開平11-16971号公報
[特許文献4] 特許第5632584号
本発明の第1の態様においては、積層デバイスの製造方法が提供される。積層デバイスの製造方法は、複数の回路層を有する積層デバイスにおける一部の回路層まで形成された形成物の複数の回路部分と電気的に接続する導電経路を形成物に積層する積層段階を備えてよい。積層デバイスの製造方法は、導電経路を用いて複数の回路部分の少なくとも一部に対する試験を行う試験段階を備えてよい。積層デバイスの製造方法は、導電経路を破壊除去する除去段階を備えてよい。
積層デバイスの製造方法は、除去段階の後に、形成物に対し、複数の回路層のうち一部の回路層とは異なる他の回路層を積層する段階をさらに備えてよい。
複数の回路部分は、積層デバイスの回路を構成する第1回路部分を有してよい。複数の回路部分は、第1回路部分の試験に利用される第2回路部分を有してよい。
第2回路部分は、試験段階で生じる静電気放電から第1回路部分を保護するESD保護回路と、第1回路部分の試験を行うBIST回路と、第1回路部分の物理特性を監視するプロセスモニタ回路と、複数の第1回路部分との間で接続を切り替える切り替え回路と、のうち少なくとも1つを有してよい。
積層デバイスの製造方法は、試験段階の後に、第2回路部分の少なくとも一部を積層デバイスの積層方向に沿って破壊する段階をさらに備えてよい。
導電経路は、形成物の表面に沿って電流を流す領域を有してよい。
導電経路は、積層デバイス内に形成される導電経路のうち、形成物に含まれない導電経路の少なくとも一部を有してよい。
導電経路は、試験段階で用いられるプローブと電気的に接続される電極パッドを有してよい。
積層段階では、複数の回路部分から放熱を行う放熱構造を導電経路とともに形成物に積層してよい。除去段階では、放熱構造をさらに除去してよい。
形成物は、複数の回路部分を覆う絶縁層を有してよい。形成物は、複数の回路部分に電気的に接続されて絶縁層の表面に露出する複数の導通ビアを有してよい。積層段階では、複数の導通ビアを介して複数の回路部分と電気的に接続する導電経路を、絶縁層の表面に形成してよい。
本発明の第2の態様においては、積層デバイスが提供される。積層デバイスは、それぞれ回路部分を有する複数の回路層を備えてよい。積層デバイスは、複数の回路層のうち一部の回路層に含まれる複数の回路部分を覆う絶縁層を備えてよい。積層デバイスは、絶縁層に設けられ複数の回路部分に電気的に接続された複数の導通ビアを備えてよい。複数の回路部分のうち一部の回路部分に電気的に接続された導通ビアは、複数の回路部分とは反対側の端面において電気的に絶縁されてよい。
一部の回路部分は、少なくとも一部で積層方向に沿って破壊されていてよい。
一部の回路部分は、ESD保護回路と、BIST回路と、プロセスモニタ回路と、接続先を切り替える切り替え回路と、これらの回路の何れかを少なくとも一部で積層方向に沿って破壊した残骸とのうち少なくとも1つを有してよい。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
[1.第1実施形態]
[1.1.積層デバイス1]
図1は、本実施形態に係る積層デバイス1を示す。積層デバイス1は、複数の回路層2(本実施形態では一例として2つの回路層2_1,2_4)と、複数の絶縁層3(本実施形態では一例として2つの絶縁層3_2,3_3)と、複数の導通ビア4とを備える。なお、図1では、積層デバイス1の積層方向Xを図中の上下方向として、積層デバイス1の断面を示している。積層デバイス1は、下層側から順に回路層2_1、絶縁層3_2、絶縁層3_3および回路層2_4を備えてよい。
[1.1.積層デバイス1]
図1は、本実施形態に係る積層デバイス1を示す。積層デバイス1は、複数の回路層2(本実施形態では一例として2つの回路層2_1,2_4)と、複数の絶縁層3(本実施形態では一例として2つの絶縁層3_2,3_3)と、複数の導通ビア4とを備える。なお、図1では、積層デバイス1の積層方向Xを図中の上下方向として、積層デバイス1の断面を示している。積層デバイス1は、下層側から順に回路層2_1、絶縁層3_2、絶縁層3_3および回路層2_4を備えてよい。
[1.1-1.回路層2]
各回路層2は、1または複数の回路部分20を有する。各回路部分20は、回路の一部を構成する部分であってもよいし、電気的に接続されることで回路の一部を構成し得る部分であってもよい。各回路部分20は、導電経路を含んでもよいし、抵抗やコイル、コンデンサなどの受動素子を含んでもよいし、トランジスタやダイオードなどの能動素子を含んでもよい。
各回路層2は、1または複数の回路部分20を有する。各回路部分20は、回路の一部を構成する部分であってもよいし、電気的に接続されることで回路の一部を構成し得る部分であってもよい。各回路部分20は、導電経路を含んでもよいし、抵抗やコイル、コンデンサなどの受動素子を含んでもよいし、トランジスタやダイオードなどの能動素子を含んでもよい。
本実施形態においては一例として、回路層2_1は複数の回路部分20_1を有し、回路層2_4は複数の回路部分20_4を有する。回路層2_4に具備される各回路部分20_4は、積層デバイス1の回路を構成してよい。
回路層2_1に具備される複数の回路部分20_1のうち、一部の回路部分20_1(回路部分20a_1とも称する)は、第1回路部分の一例であってよく、積層デバイス1の回路を構成してよい。また、複数の回路部分20_1のうち、回路部分20a_1とは異なる他の回路部分20_1(回路部分20b_1とも称する)は、第2回路部分の一例であってよく、積層デバイス1の回路を構成していなくてよい。回路部分20b_1は、回路層2_1内で回路部分20a_1と電気的に接続されていなくてよい。回路部分20b_1は、積層デバイス1の製造中に回路部分20a_1の試験に利用された部分であってよい。
例えば、回路部分20b_1は、ESD保護回路と、BIST回路と、プロセスモニタ回路と、切り替え回路とのうち少なくとも1つを有してよい。ESD保護回路は、積層デバイス1の製造中に回路層2_1上で回路部分20a_1と仮接続されることで、製造中の試験で生じる静電気放電から回路部分20a_1を保護する回路であってよい。
BIST回路は、積層デバイス1の製造中に回路層2_1上で回路部分20a_1と仮接続されることで回路部分20a_1の試験を行う回路であってよい。例えばBIST回路は、1または複数の回路部分20_1の動作を試験してもよいし、各回路部分20_1の導通、断線や特性上の不良、容量などを試験してよい。
プロセスモニタ回路は、積層デバイス1の製造中に回路層2_1上で回路部分20a_1と仮接続されることで、回路部分20a_1の物理特性を監視する回路であってよく、例えば回路部分20a_1の導通、断線や特性上の不良、容量などを監視してよい。プロセスモニタ回路は、トランジスタや抵抗、リング発信器などを有してよい。
切り替え回路は、積層デバイス1の製造中に回路層2_1上で回路部分20a_1と仮接続されることで複数の回路部分20a_1との間で接続を切り替える切り替え回路であってよい。例えば、切り替え回路は、I/Oセレクタであってよい。
[1.1-2.絶縁層3]
各絶縁層3は、酸化シリコン(SiO2)や酸炭化シリコン(SiOC)などの絶縁材料で形成される。各絶縁層3は、積層方向Xにおいて回路層2に隣接して設けられてよい。本実施形態においては一例として、絶縁層3_3は回路層2_4の下面に隣接して設けられ、絶縁層3_2は回路層2_1の上面に隣接して設けられる。絶縁層3_2は、複数の回路層2のうち一部の回路層2に含まれる複数の回路部分20(本実施形態においては一例として回路層2_1に含まれる回路部分20_1)を覆ってよい。
各絶縁層3は、酸化シリコン(SiO2)や酸炭化シリコン(SiOC)などの絶縁材料で形成される。各絶縁層3は、積層方向Xにおいて回路層2に隣接して設けられてよい。本実施形態においては一例として、絶縁層3_3は回路層2_4の下面に隣接して設けられ、絶縁層3_2は回路層2_1の上面に隣接して設けられる。絶縁層3_2は、複数の回路層2のうち一部の回路層2に含まれる複数の回路部分20(本実施形態においては一例として回路層2_1に含まれる回路部分20_1)を覆ってよい。
[1.1-3.導通ビア4]
各導通ビア4は、タングステンや銅、アルミニウムなどの導電材料で形成される。各導通ビア4は、絶縁層3に設けられて、何れかの回路部分20に電気的に接続されてよい。
各導通ビア4は、タングステンや銅、アルミニウムなどの導電材料で形成される。各導通ビア4は、絶縁層3に設けられて、何れかの回路部分20に電気的に接続されてよい。
複数の導通ビア4のうち、絶縁層3_3に設けられた1または複数の導通ビア4(導通ビア4_3とも称する)は、回路層2_4に含まれる1または複数の回路部分20_4に電気的に接続されてよい。
複数の導通ビア4のうち、絶縁層3_2に設けられた複数の導通ビア4(導通ビア4_2とも称する)は、回路層2_1に含まれる複数の回路部分20_1に電気的に接続されてよい。これらの複数の導通ビア4_2のうち、回路部分20a_1に電気的に接続された導通ビア4_2(導通ビア4a_2とも称する)は導通ビア4_3と電気的に接続されてよい。これにより、回路層2_1の何れかの回路部分20_1と、回路層2_4の何れかの回路部分20_4とが電気的に接続される。
また、複数の導通ビア4_2のうち、回路部分20b_1に電気的に接続された導通ビア4_2(導通ビア4b_2とも称する)は、回路部分20_1とは反対側の端面(本実施形態においては絶縁層3_3側の端面)において電気的に絶縁されてよい。本実施形態においては一例として、導通ビア4b_2は、絶縁層3_3によって端面が覆われてよい。
これにより、回路部分20b_1は、積層デバイス1内に埋設されて他の回路部分20と電気的に分離された状態となっていてよい。但し、回路層2_4および絶縁層3_3が積層デバイス1から除去されて、複数の導通ビア4_2のそれぞれを介して複数の回路部分20_1と電気的に接続する導電経路が形成される場合には、回路部分20b_1は回路部分20a_1の試験に利用可能であってよい。
以上の積層デバイス1によれば、複数の導通ビア4_2が絶縁層3_2に設けられ複数の回路部分20_1に電気的に接続されるので、積層デバイス1の製造段階において当該導通ビア4_2を介して複数の回路部分20_1の少なくとも一部(本実施形態においては一例として回路部分20a_1)に対して試験が行われ得る。従って、製造途中で良否を判断して積層デバイス1を製造することで、積層デバイス1の品質を確実に高めることができる。
また、複数の回路部分20_1のうち一部の回路部分20b_1に電気的に接続された導通ビア4b_2は、回路部分20_1とは反対側の端面において電気的に絶縁されているので、当該一部の回路部分20b_1が導通ビア4_2を介して他の回路部分20と接続されて積層デバイス1内で余計な容量成分となることがない。従って、積層デバイス1の品質をより確実に高めることができる。
また、回路層2_1に含まれる回路部分20b_1がESD保護回路を有するので、積層デバイス1の製造途中で回路部分20a_1を静電気放電から保護しつつ回路部分20a_1の試験を行うことができる。また、回路部分20b_1がBIST回路を有するので、積層デバイス1の製造途中で回路部分20a_1を回路部分20b_1によって試験することができる。また、回路部分20b_1がプロセスモニタ回路を有するので、積層デバイス1の製造途中で回路部分20a_1の物理特性の試験を行うことができる。また、回路部分20b_1が切り替え回路を有するので、積層デバイス1の製造途中で回路部分20a_1との間で接続を切り替えつつ試験を行うことができる。
[1.2.積層デバイス1の製造方法]
本実施形態に係る積層デバイス1の製造方法は、形成段階と、第1の積層段階と、試験段階と、除去段階と、第2の積層段階とを備えてよい。なお、本実施形態においては一例として、形成段階から第2の積層段階によって複数の積層デバイス1の集合体をシリコンなどの半導体基板に形成してよく、積層デバイスの製造方法は、集合体に含まれる個々の積層デバイス1を個片化する細断段階をさらに備えてよい。
本実施形態に係る積層デバイス1の製造方法は、形成段階と、第1の積層段階と、試験段階と、除去段階と、第2の積層段階とを備えてよい。なお、本実施形態においては一例として、形成段階から第2の積層段階によって複数の積層デバイス1の集合体をシリコンなどの半導体基板に形成してよく、積層デバイスの製造方法は、集合体に含まれる個々の積層デバイス1を個片化する細断段階をさらに備えてよい。
[1.2-1.形成段階]
図2は、形成段階を説明する図である。
形成段階では、積層デバイス1における一部の回路層2まで形成された形成物10を形成してよい。本実施形態においては一例として、半導体基板に複数の形成物10の集合体をまとめて形成してよい。
図2は、形成段階を説明する図である。
形成段階では、積層デバイス1における一部の回路層2まで形成された形成物10を形成してよい。本実施形態においては一例として、半導体基板に複数の形成物10の集合体をまとめて形成してよい。
各形成物10は、積層デバイス1の一部の回路層2まで形成されている限りにおいて、絶縁層3を表面に有してよい。本実施形態においては一例として、各形成物10は、複数の回路部分20a_1,20b_1を有する回路層2_1と、複数の回路部分20a_1,20b_1を覆う絶縁層3_2と、複数の回路部分20a_1,20b_1に電気的に接続されて絶縁層3_2の表面に露出する複数の導通ビア4_2とを有してよい。
なお、形成段階で形成される形成物10の絶縁層3_2および導通ビア4_2は、積層デバイス1における絶縁層3_2および導通ビア4_2よりも肉厚に形成されてよい。このように積層デバイス1よりも厚く形成された絶縁層3_2および導通ビア4_2の表面側の部分(余剰部分100とも称する)は、後述の除去段階でオーバーポリッシュにより除去される部分であってよい。導通ビア4_2の余剰部分100は、導通ビア4_2の他の部分と同じ材料で形成されてもよいし、異なる材料で形成されてもよい。
回路層2は、従来より公知の手法により半導体基板上に回路素子や導電経路を設けることで形成されてよい。また、絶縁層3および導通ビア4は、従来より公知の手法により形成されてよい。一例として、絶縁層3はCVD法によって形成されてよい。
[1.2-2.第1の積層段階]
図3は、第1の積層段階を説明する図である。第1の積層段階では、形成物10内の複数の回路部分20と電気的に接続する導電経路5を形成物10に積層してよい。本実施形態においては一例として、複数の導通ビア4_2を介して複数の回路部分20_1と電気的に接続する導電経路5を、絶縁層3_2の表面に形成してよい。また、複数の形成物10の集合体に対して複数の導電経路5をいっぺんに積層してよい。なお、各形成物10に形成する導電経路5は1つであってもよいし、複数であってもよい。複数の導電経路5を形成する場合には、各導電経路5を1または複数の回路部分20_1に電気的に接続してよい。
図3は、第1の積層段階を説明する図である。第1の積層段階では、形成物10内の複数の回路部分20と電気的に接続する導電経路5を形成物10に積層してよい。本実施形態においては一例として、複数の導通ビア4_2を介して複数の回路部分20_1と電気的に接続する導電経路5を、絶縁層3_2の表面に形成してよい。また、複数の形成物10の集合体に対して複数の導電経路5をいっぺんに積層してよい。なお、各形成物10に形成する導電経路5は1つであってもよいし、複数であってもよい。複数の導電経路5を形成する場合には、各導電経路5を1または複数の回路部分20_1に電気的に接続してよい。
形成される導電経路5は、形成物10の表面に沿って電流を流す領域、別言すれば形成物10の表面の面内方向に電流を流す領域を有してよい。また、導電経路5は、製造途中の試験で用いられるプローブ500(図4参照)と電気的に接続される電極パッド50を有してよい。
導電経路5の積層は、パターニングにより行ってよく、例えば、絶縁層3_2の表面に有機導電膜を形成した後、リソグラフィ法およびエッチング法を行って導電経路5を積層してよい。また、導電経路5の積層は、導電性のインクを用いたインクジェット印刷やオフセット印刷により行ってもよい。導電経路5に電極パッド50を形成する場合には、電極パッド50はアルミニウムやAl-Si系合金を用いてスパッタリングや蒸着により形成してよい。
なお、第1の積層段階では、複数の回路部分20_1から放熱を行う放熱構造(図示せず)を導電経路5とともに形成物10に積層してもよい。放熱構造は、絶縁層3_2の表面のうち、試験段階で試験が行われる場合に形成物10内で高温になる位置(ホットスポットとも称する)の対応領域から、当該表面の縁部まで延在して設けられてよい。放熱構造は、完成品の積層デバイス1に含まれる放熱経路を模して形成されてよい。放熱構造は、熱伝導性の高い材料(一例として銅やアルミニウムなどの金属)によって形成されてよい。
[1.2-3.試験段階]
図4は、試験段階を説明する図である。試験段階では、導電経路5を用いて複数の回路部分20a_1の少なくとも一部に対する試験を行ってよい。本実施形態においては一例として、導電経路5の電極パッド50に試験装置(図示せず)のプローブ500を接触させ、プローブ500から回路部分20に電気信号を流すことで試験を行ってよく、回路部分20b_1を利用して回路部分20a_1の試験を行ってよい。なお、本図では、導通状態の回路部分20を二重枠線で図示している。
図4は、試験段階を説明する図である。試験段階では、導電経路5を用いて複数の回路部分20a_1の少なくとも一部に対する試験を行ってよい。本実施形態においては一例として、導電経路5の電極パッド50に試験装置(図示せず)のプローブ500を接触させ、プローブ500から回路部分20に電気信号を流すことで試験を行ってよく、回路部分20b_1を利用して回路部分20a_1の試験を行ってよい。なお、本図では、導通状態の回路部分20を二重枠線で図示している。
本実施形態においては一例として、集合体に含まれる複数の形成物10の各回路部分20a_1について試験を行ってよい。集合体に含まれる形成物10のうち、試験結果が良好であった形成物10の割合または数量が基準以上であった集合体に対しては、次の除去段階以降を行って積層デバイス1を製造してよい。集合体に含まれる形成物10のうち、試験結果が不良であった形成物10の割合または数量が基準未満であった集合体は廃棄してよい。
[1.2-4.除去段階]
図5は、除去段階を説明する図である。除去段階では、導電経路5を破壊除去してよい。第1の積層段階で放熱構造を形成している場合には、除去段階において放熱構造をさらに除去してよい。導電経路5および放熱構造の除去は、研磨(一例としてCMP:Chemical Mechanical Polishing)、エッチングおよび洗浄により行ってよい。導電経路5を破壊除去する限りにおいて、導電経路5よりも下層の絶縁層3_2や、絶縁層3_2に形成された導通ビア4_2の少なくとも一部(本実施形態においては上述の余剰部分100)をさらに破壊除去してもよく、一例として過剰に研磨を行うオーバーポリッシュを行ってもよい。なお、本図では一例として、研磨パッド501により形成物10がオーバーポリッシュされる状態を図示している。
図5は、除去段階を説明する図である。除去段階では、導電経路5を破壊除去してよい。第1の積層段階で放熱構造を形成している場合には、除去段階において放熱構造をさらに除去してよい。導電経路5および放熱構造の除去は、研磨(一例としてCMP:Chemical Mechanical Polishing)、エッチングおよび洗浄により行ってよい。導電経路5を破壊除去する限りにおいて、導電経路5よりも下層の絶縁層3_2や、絶縁層3_2に形成された導通ビア4_2の少なくとも一部(本実施形態においては上述の余剰部分100)をさらに破壊除去してもよく、一例として過剰に研磨を行うオーバーポリッシュを行ってもよい。なお、本図では一例として、研磨パッド501により形成物10がオーバーポリッシュされる状態を図示している。
図6は、除去段階が行われた後の形成物10を示す。除去段階後の形成物10においては、形成段階において形成された絶縁層3_2や導通ビア4_2の余剰部分100が除去されてよい。
[1.2-5.第2の積層段階]
図7は、第2の積層段階を説明する図である。第2の積層段階では、形成物10に対し、少なくとも1つの他の回路層2を積層してよい。本実施形態においては一例として、形成物10に対して絶縁層3_3および回路層2_4を積層してよい。他の回路層2の積層は、1つ以上の回路層2を有する基板(一例としてPCB:Printed Circuit Board)を形成物10に貼り合わせることで行ってもよい。除去段階によって各導通ビア4_2の端面が露出している場合には、1または複数の導通ビア4_2を回路層2_4の回路部分20_4に電気的に接続してよい。これにより、積層デバイス1の集合体が形成されてよい。
図7は、第2の積層段階を説明する図である。第2の積層段階では、形成物10に対し、少なくとも1つの他の回路層2を積層してよい。本実施形態においては一例として、形成物10に対して絶縁層3_3および回路層2_4を積層してよい。他の回路層2の積層は、1つ以上の回路層2を有する基板(一例としてPCB:Printed Circuit Board)を形成物10に貼り合わせることで行ってもよい。除去段階によって各導通ビア4_2の端面が露出している場合には、1または複数の導通ビア4_2を回路層2_4の回路部分20_4に電気的に接続してよい。これにより、積層デバイス1の集合体が形成されてよい。
[1.2-6.細断段階]
細断段階では、半導体基板に形成された積層デバイス1の集合体を細断して各積層デバイス1を個片化してよい。一例として、予め設定されたスクライブラインに沿って半導体基板を切断してよい。これにより、完成品の積層デバイス1が製造される。
細断段階では、半導体基板に形成された積層デバイス1の集合体を細断して各積層デバイス1を個片化してよい。一例として、予め設定されたスクライブラインに沿って半導体基板を切断してよい。これにより、完成品の積層デバイス1が製造される。
以上の製造方法によれば、回路層2_1まで形成された形成物10に含まれる回路部分20_1と電気的に接続する導電経路5を当該形成物10に積層して回路部分20a_1に対して試験を行うので、製造途中の積層デバイス1の良否を判断することができる。また、試験後に導電経路5を破壊除去するので、試験用の導電経路5が完成品の積層デバイス1に残されて積層デバイス1が大型化するのを防止することができる。また、試験の痕跡(一例として導電経路5に形成されるプローブ痕や、プロービングにより電極パッド50などから生じるパーティクル)が完成品の積層デバイス1に残されて品質へ悪影響を及ぼすのを防止することができる。
また、形成物10の複数の回路部分20には、積層デバイス1の回路を構成する回路部分20a_1と、回路部分20a_1の試験に利用される回路部分20b_1とが含まれるので、回路部分20b_1を利用して回路部分20a_1の試験を行うことができる。
また、第1の積層段階では、複数の導通ビア4を介して複数の回路部分20_1と電気的に接続する導電経路5を絶縁層3_2の表面に形成するので、意図しない回路部分20_1と導電経路5とが電気的に接続されてしまうのを防止し、導電経路5の形成を容易化することができる。
また、導電経路5は形成物10の表面に沿って電流を流す領域を有するので、形成物10内の回路部分20同士を容易に接続して試験を行うことができる。
また、導電経路5はプローブ500と電気的に接続される電極パッド50を有するので、電極パッド50にプローブ500を接触させて試験を行うことができる。
また、第1の積層段階では、複数の回路部分20から放熱を行う放熱構造を導電経路5とともに形成物10に積層するので、回路部分20から放熱させつつ試験を行うことができる。また、完成品の積層デバイス1を模して放熱構造を形成することにより、形成物10を完成品の積層デバイス1と同様の放熱状態にして試験を行うことができる。また、除去段階では放熱構造を除去するので、試験用に仮設した放熱構造が完成品の積層デバイス1に残されて積層デバイス1が大型化するのを防止することができる。
また、導電経路5の破壊除去の後に形成物10に回路層2_4を積層するので、回路層2_4を形成して積層デバイス1を完成させることができる。
なお、上記の第1実施形態においては回路層2_1内の回路部分20b_1によって回路層2_1内の回路部分20a_1を試験することとして説明したが、回路層2_1内の回路部分20a_1に加えて/代えて、形成済みの他の回路層2内の回路部分20を試験してもよい。
[2.第2実施形態]
[2.1.積層デバイス]
図8は、本実施形態に係る積層デバイス1cを示す。なお、本実施形態に係る積層デバイス1cにおいて、図1に示された積層デバイス1の構成と略同一のものには同一の符号を付け、説明を省略する。
[2.1.積層デバイス]
図8は、本実施形態に係る積層デバイス1cを示す。なお、本実施形態に係る積層デバイス1cにおいて、図1に示された積層デバイス1の構成と略同一のものには同一の符号を付け、説明を省略する。
積層デバイス1cは、複数の回路層2(本実施形態では一例として2つの回路層2_12,2_13)と、複数の絶縁層3(本実施形態では一例として2つの絶縁層3_11,3_14)と、複数の導通ビア4とを備える。積層デバイス1cは、下層側から順に絶縁層3_11、回路層2_12、回路層2_13および絶縁層3_14を備えてよい。
[2.1-1.回路層2_12,2_13]
回路層2_12は複数の回路部分20_12を有し、回路層2_13は複数の回路部分20_13を有する。回路層2_12に具備される各回路部分20_12は、積層デバイス1cの回路を構成してよい。回路層2_13に具備される複数の回路部分20_13のうち、一部の回路部分20_13(回路部分20a_13とも称する)は、第1回路部分の一例であってよく、積層デバイス1cの回路を構成してよい。
回路層2_12は複数の回路部分20_12を有し、回路層2_13は複数の回路部分20_13を有する。回路層2_12に具備される各回路部分20_12は、積層デバイス1cの回路を構成してよい。回路層2_13に具備される複数の回路部分20_13のうち、一部の回路部分20_13(回路部分20a_13とも称する)は、第1回路部分の一例であってよく、積層デバイス1cの回路を構成してよい。
また、複数の回路部分20_13のうち、回路部分20a_13とは異なる他の回路部分20_13(回路部分20b_13とも称する)は、第2回路部分の一例であってよく、積層デバイス1cの回路を構成していなくてよい。回路部分20b_13は、回路層2_13内で回路部分20a_13と電気的に接続されていなくてよい。回路部分20b_13は、上述の第1実施形態における回路部分20b_1と同様に、積層デバイス1cの製造中に回路部分20a_13の試験に利用された部分であってよい。
但し、回路部分20b_13は、回路部分20b_1とは異なり、積層デバイス1cの製造途中で破壊されていてよい。例えば、回路部分20b_13は、ESD保護回路と、BIST回路と、プロセスモニタ回路と、切り替え回路との何れかを少なくとも一部で積層方向Xに沿って破壊した残骸であってよい。回路部分20b_13は、一般の半導体材料(一例としてSi,SiO2,SiNなど)やドーパント(B,P,Asなどの)、絶縁物、および導電材料(一例としてW,Ti,Mo,Ru,Ta,Cuなど)を含んで形成されてよい。
[2.1-2.絶縁層3_11,3_14]
絶縁層3_11は回路層2_12の下面に隣接して設けられ、絶縁層3_14は回路層2_13の上面に隣接して設けられる。絶縁層3_14は、回路層2_13に含まれる複数の回路部分20_13を覆ってよい。
絶縁層3_11は回路層2_12の下面に隣接して設けられ、絶縁層3_14は回路層2_13の上面に隣接して設けられる。絶縁層3_14は、回路層2_13に含まれる複数の回路部分20_13を覆ってよい。
[2.1-3.導通ビア4]
複数の導通ビア4のうち、絶縁層3_14に設けられた1または複数の導通ビア4(導通ビア4_14とも称する)は、回路層2_13に含まれる複数の回路部分20_13に電気的に接続されてよい。これらの複数の導通ビア4_14のうち、回路部分20b_13に電気的に接続された導通ビア4_14(導通ビア4b_14とも称する)は、回路部分20b_13とは反対側の端面(本実施形態においては上端面)において電気的に絶縁されてよい。本実施形態においては一例として、導通ビア4b_14は、図示しない絶縁膜によって端面が覆われてよい。これにより、回路部分20b_13は、積層デバイス1c内に埋設されて他の回路部分20と電気的に分離された状態となっていてよい。
複数の導通ビア4のうち、絶縁層3_14に設けられた1または複数の導通ビア4(導通ビア4_14とも称する)は、回路層2_13に含まれる複数の回路部分20_13に電気的に接続されてよい。これらの複数の導通ビア4_14のうち、回路部分20b_13に電気的に接続された導通ビア4_14(導通ビア4b_14とも称する)は、回路部分20b_13とは反対側の端面(本実施形態においては上端面)において電気的に絶縁されてよい。本実施形態においては一例として、導通ビア4b_14は、図示しない絶縁膜によって端面が覆われてよい。これにより、回路部分20b_13は、積層デバイス1c内に埋設されて他の回路部分20と電気的に分離された状態となっていてよい。
また、複数の導通ビア4のうち、絶縁層3_14に設けられた他の1または複数の導通ビア4(導通ビア4_14-13とも称する)は、回路層2_13を貫通して設けられ、回路層2_12に含まれる複数の回路部分20_12に電気的に接続されてよい。少なくとも1つの導通ビア4_14-13は、回路部分20b_13の位置で回路層2_13を貫通してよい。これにより、回路部分20b_13は、少なくとも一部で積層方向Xに沿って破壊されていてよい。積層方向Xに沿って破壊されているとは、積層方向Xに延在する破壊面(本実施形態においては一例として導通ビア4_14-13の内周面)を有することであってもよいし、積層方向Xに切断されていることであってもよい。1または複数の導通ビア4_14と、1または複数の導通ビア4_14-13とは絶縁層3_14の表面などで互いに電気的に接続されてもよい。
以上の積層デバイス1によれば、回路部分20b_13は少なくとも一部で積層方向Xに沿って破壊されているので、製造途中で回路部分20b_13を試験に利用して他の回路部分20a_13の試験が行われる場合に、当該試験用の回路部分20b_13が完成品の積層デバイス1c内で導通して余計な容量成分となることを確実に防止し、積層デバイス1cの品質を高めることができる。また、試験用の回路部分20b_13の形成位置を導通ビア4の形成位置として利用することができるため、積層デバイス1cを小型化することができる。
[2.2.積層デバイス1cの製造方法]
本実施形態に係る積層デバイス1cは、第1の形成段階と、第1の積層段階と、試験段階と、除去段階と、第2の形成段階と、第2の積層段階と、細断段階とによって製造されてよい。第1の形成段階から除去段階までは、上記の第1実施形態における形成段階から除去段階までと同様にして行われてよい。
本実施形態に係る積層デバイス1cは、第1の形成段階と、第1の積層段階と、試験段階と、除去段階と、第2の形成段階と、第2の積層段階と、細断段階とによって製造されてよい。第1の形成段階から除去段階までは、上記の第1実施形態における形成段階から除去段階までと同様にして行われてよい。
図9は、第1の形成段階後の形成物10cを示す。図10は、除去段階後の形成物10cを示す。本実施形態に係る形成物10cは、絶縁層3_14および回路層2_13を有してよい。絶縁層3_14に設けられる導通ビア4b_14は、形成段階や除去段階の後では上端面で絶縁されていなくてよい。
第2の形成段階では、試験用の回路部分20b_13を貫通する貫通孔を絶縁層3_13に設け、貫通孔の内周面を絶縁した後、貫通孔の内部に導通ビア4_14-13を設けてよい。これにより、回路部分20b_13の少なくとも一部が積層デバイス1cの積層方向Xに沿って破壊される。
図11は、第2の積層段階を説明する図である。第2の積層段階では、上記の第1実施形態と同様にして、形成物10cに対し少なくとも1つの他の回路層2を積層してよい。本実施形態においては一例として、形成物10cの下面、つまり回路層2_13の下面に回路層2_12を積層し、回路層2_13の下面に露出する各導通ビア4_14-13を回路層2_12の回路部分20_12に電気的に接続してよい。これにより、積層デバイス1cの集合体が形成されてよい。なお、第2の積層段階においては、絶縁層3_14に設けられた導通ビア4b_14を上端面において絶縁してもよい。
そして、細断段階では、上述の第1実施形態と同様にして、半導体基板に形成された積層デバイス1cの集合体を細断して各積層デバイス1cを個片化してよい。これにより、完成品の積層デバイス1cが製造される。
以上の製造方法によれば、試験後に回路部分20b_13の少なくとも一部を積層デバイス1cの積層方向Xに沿って破壊するので、試験で利用された回路部分20b_13の位置を利用して導通ビア4_14-13の形成を行うことができる。従って、製造途中で試験用の回路部分20b_13を設けることによる積層デバイス1cの大型化を防止することができる。
なお、上記の第2実施形態においては導通ビア4_14-13を形成する第2の形成段階によって回路部分20b_13が少なくとも一部で破壊されることとして説明したが、積層デバイス1cの集合体を個片化する細断段階によって破壊されてもよい。この場合には、導通ビア4_14-13を積層デバイス1cのスクライブライン上に予め形成してよい。
[3.第3実施形態]
[3.1.積層デバイス]
図12は、本実施形態に係る積層デバイス1dを示す。なお、本実施形態に係る積層デバイス1dにおいて、図1,図8に示された積層デバイス1,1cの構成と略同一のものには同一の符号を付け、説明を省略する。
[3.1.積層デバイス]
図12は、本実施形態に係る積層デバイス1dを示す。なお、本実施形態に係る積層デバイス1dにおいて、図1,図8に示された積層デバイス1,1cの構成と略同一のものには同一の符号を付け、説明を省略する。
積層デバイス1dは、複数の回路層2(本実施形態では一例として2つの回路層2_21,2_24)と、複数の絶縁層3(本実施形態では一例として2つの絶縁層3_22,3_23)と、複数の導通ビア4とを備える。積層デバイス1dは、下層側から順に回路層2_21、絶縁層3_22、絶縁層3_23および回路層2_24を備えてよい。
[3.1-1.回路層2_21,2_24]
回路層2_21は複数の回路部分20_21を有し、回路層2_24は複数の回路部分20_24を有する。各回路部分20_21,22_24は、積層デバイス1dの回路を構成してよい。
回路層2_21は複数の回路部分20_21を有し、回路層2_24は複数の回路部分20_24を有する。各回路部分20_21,22_24は、積層デバイス1dの回路を構成してよい。
[3.1-2.絶縁層3_22,3_23]
絶縁層3_22は回路層2_21の上面に隣接して設けられ、絶縁層3_23は回路層2_24の下面に隣接して設けられる。絶縁層3_22は、回路層2_21に含まれる複数の回路部分20_21を覆ってよい。
絶縁層3_22は回路層2_21の上面に隣接して設けられ、絶縁層3_23は回路層2_24の下面に隣接して設けられる。絶縁層3_22は、回路層2_21に含まれる複数の回路部分20_21を覆ってよい。
[3.1-3.導通ビア4]
複数の導通ビア4のうち、絶縁層3_22に設けられた導通ビア4(導通ビア4_22とも称する)は、回路層2_21に含まれる複数の回路部分20_21に電気的に接続されてよい。複数の導通ビア4のうち、絶縁層3_23に設けられた導通ビア4(導通ビア4_23とも称する)は、回路層2_24に含まれる複数の回路部分20_24に電気的に接続されてよい。導通ビア4_22と、導通ビア4_23とは1対1で対応して互いに電気的に接続されてよい。これにより、回路層2_21の何れかの回路部分20_21と、回路層2_24の何れかの回路部分20_24とが電気的に接続される。
複数の導通ビア4のうち、絶縁層3_22に設けられた導通ビア4(導通ビア4_22とも称する)は、回路層2_21に含まれる複数の回路部分20_21に電気的に接続されてよい。複数の導通ビア4のうち、絶縁層3_23に設けられた導通ビア4(導通ビア4_23とも称する)は、回路層2_24に含まれる複数の回路部分20_24に電気的に接続されてよい。導通ビア4_22と、導通ビア4_23とは1対1で対応して互いに電気的に接続されてよい。これにより、回路層2_21の何れかの回路部分20_21と、回路層2_24の何れかの回路部分20_24とが電気的に接続される。
[3.2.積層デバイス1dの製造方法]
本実施形態に係る積層デバイス1dは、形成段階と、第1の積層段階と、試験段階と、除去段階と、第2の積層段階と、細断段階とによって製造されてよい。
本実施形態に係る積層デバイス1dは、形成段階と、第1の積層段階と、試験段階と、除去段階と、第2の積層段階と、細断段階とによって製造されてよい。
[3.2-1.形成段階]
図13は、形成段階を説明する図である。本実施形態の形成段階では、上述の第1実施形態と同様にして、積層デバイス1dにおける一部の回路層2まで形成された形成物10dを形成してよい。形成物10dは、複数の回路部分20_21を有する回路層2_21と、複数の回路部分20_21を覆う絶縁層3_22と、複数の回路部分20_21に電気的に接続されて絶縁層3_22の表面に露出する複数の導通ビア4_22とを有してよい。
図13は、形成段階を説明する図である。本実施形態の形成段階では、上述の第1実施形態と同様にして、積層デバイス1dにおける一部の回路層2まで形成された形成物10dを形成してよい。形成物10dは、複数の回路部分20_21を有する回路層2_21と、複数の回路部分20_21を覆う絶縁層3_22と、複数の回路部分20_21に電気的に接続されて絶縁層3_22の表面に露出する複数の導通ビア4_22とを有してよい。
[3.2-2.第1の積層段階]
図14は、第1の積層段階を説明する図である。本実施形態の第1の積層段階では、上述の第1実施形態と同様にして、形成物10d内の複数の回路部分20_21と電気的に接続する導電経路5dを形成物10dに積層してよい。導電経路5dは、完成品の積層デバイス1d内に形成される導電経路のうち、形成物10dに含まれない導電経路の少なくとも一部を有してよい。導電経路5dは、回路層2_24における複数の回路部分20_24の少なくとも一部を模した導電経路であってよい。
図14は、第1の積層段階を説明する図である。本実施形態の第1の積層段階では、上述の第1実施形態と同様にして、形成物10d内の複数の回路部分20_21と電気的に接続する導電経路5dを形成物10dに積層してよい。導電経路5dは、完成品の積層デバイス1d内に形成される導電経路のうち、形成物10dに含まれない導電経路の少なくとも一部を有してよい。導電経路5dは、回路層2_24における複数の回路部分20_24の少なくとも一部を模した導電経路であってよい。
本実施形態の第1の積層段階では、上述の第1実施形態と同様にして、複数の回路部分20_21から放熱を行う放熱構造(図示せず)を導電経路5dとともに形成物10dに積層してもよい。
[3.2-3.試験段階]
図15は、試験段階を説明する図である。本実施形態の試験段階では、上述の第1実施形態と同様にして、導電経路5dを用いて複数の回路部分20_21の少なくとも一部に対する試験を行ってよい。本実施形態においては一例として、複数の回路部分20_21のそれぞれに対する試験を行ってよい。
図15は、試験段階を説明する図である。本実施形態の試験段階では、上述の第1実施形態と同様にして、導電経路5dを用いて複数の回路部分20_21の少なくとも一部に対する試験を行ってよい。本実施形態においては一例として、複数の回路部分20_21のそれぞれに対する試験を行ってよい。
[3.2-4.除去段階]
図16は、除去段階を説明する図である。本実施形態の除去段階では、上述の第1実施形態と同様にして、導電経路5dを破壊除去してよい。
図16は、除去段階を説明する図である。本実施形態の除去段階では、上述の第1実施形態と同様にして、導電経路5dを破壊除去してよい。
図17は、除去段階が行われた後の形成物10dを示す。除去段階後の形成物10dにおいては、形成段階において形成された絶縁層3_22や導通ビア4_22における表面側(図中の上面側)の余剰部分100が除去されていてよい。
[3.2-5.第2の積層段階]
図18は、第2の積層段階を説明する図である。本実施形態の第2の積層段階では、上述の第1実施形態と同様にして、形成物10dに対し、少なくとも1つの他の回路層2を積層してよい。本実施形態においては一例として、形成物10dに対して絶縁層3_23および回路層2_24を積層してよい。これにより、積層デバイス1dの集合体が形成されてよい。
図18は、第2の積層段階を説明する図である。本実施形態の第2の積層段階では、上述の第1実施形態と同様にして、形成物10dに対し、少なくとも1つの他の回路層2を積層してよい。本実施形態においては一例として、形成物10dに対して絶縁層3_23および回路層2_24を積層してよい。これにより、積層デバイス1dの集合体が形成されてよい。
[3.2-6.細断段階]
そして、細断段階では、上述の第1実施形態と同様にして、半導体基板に形成された積層デバイス1dの集合体を細断して各積層デバイス1dを個片化してよい。これにより、完成品の積層デバイス1dが製造される。
そして、細断段階では、上述の第1実施形態と同様にして、半導体基板に形成された積層デバイス1dの集合体を細断して各積層デバイス1dを個片化してよい。これにより、完成品の積層デバイス1dが製造される。
以上の製造方法によれば、導電経路5dは積層デバイス1d内で回路部分20により形成される導電経路のうち、形成物10dに含まれない導電経路の少なくとも一部を有するので、形成物10d内の回路部分20_21を完成品の積層デバイス1d内と同様の電気的な接続状態にして試験を行うことができる。別言すれば、完成品の積層デバイス1dの電気的な接続状態を模して試験を行うことができる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
1 積層デバイス
2 回路層
3 絶縁層
4 導通ビア
5 導電経路
10 形成物
20 回路部分
50 電極パッド
500 プローブ
2 回路層
3 絶縁層
4 導通ビア
5 導電経路
10 形成物
20 回路部分
50 電極パッド
500 プローブ
Claims (13)
- 複数の回路層を有する積層デバイスにおける一部の回路層まで形成された形成物の複数の回路部分と電気的に接続する導電経路を前記形成物に積層する積層段階と、
前記導電経路を用いて前記複数の回路部分の少なくとも一部に対する試験を行う試験段階と、
前記導電経路を破壊除去する除去段階と、
を備える積層デバイスの製造方法。 - 前記除去段階の後に、前記形成物に対し、前記複数の回路層のうち前記一部の回路層とは異なる他の回路層を積層する段階をさらに備える、請求項1に記載の積層デバイスの製造方法。
- 前記複数の回路部分は、
前記積層デバイスの回路を構成する第1回路部分と、
前記第1回路部分の試験に利用される第2回路部分と、
を有する、請求項1または2に記載の積層デバイスの製造方法。 - 前記第2回路部分は、
前記試験段階で生じる静電気放電から前記第1回路部分を保護するESD保護回路と、
前記第1回路部分の試験を行うBIST回路と、
前記第1回路部分の物理特性を監視するプロセスモニタ回路と、
複数の前記第1回路部分との間で接続を切り替える切り替え回路と、
のうち少なくとも1つを有する、請求項3に記載の積層デバイスの製造方法。 - 前記試験段階の後に、前記第2回路部分の少なくとも一部を前記積層デバイスの積層方向に沿って破壊する段階をさらに備える、請求項3または4に記載の積層デバイスの製造方法。
- 前記導電経路は、前記形成物の表面に沿って電流を流す領域を有する、請求項1から5の何れか一項に記載の積層デバイスの製造方法。
- 前記導電経路は、前記積層デバイス内に形成される導電経路のうち、前記形成物に含まれない導電経路の少なくとも一部を有する、請求項1から6の何れか一項に記載の積層デバイスの製造方法。
- 前記導電経路は、前記試験段階で用いられるプローブと電気的に接続される電極パッドを有する、請求項1から7の何れか一項に記載の積層デバイスの製造方法。
- 前記積層段階では、前記複数の回路部分から放熱を行う放熱構造を前記導電経路とともに前記形成物に積層し、
前記除去段階では、前記放熱構造をさらに除去する、請求項1から8の何れか一項に記載の積層デバイスの製造方法。 - 前記形成物は、
前記複数の回路部分を覆う絶縁層と、
前記複数の回路部分に電気的に接続されて前記絶縁層の表面に露出する複数の導通ビアと、
を有し、
前記積層段階では、前記複数の導通ビアを介して前記複数の回路部分と電気的に接続する前記導電経路を、前記絶縁層の表面に形成する、請求項1から9の何れか一項に記載の積層デバイスの製造方法。 - それぞれ回路部分を有する複数の回路層と、
前記複数の回路層のうち一部の回路層に含まれる複数の回路部分を覆う絶縁層と、
前記絶縁層に設けられ前記複数の回路部分に電気的に接続された複数の導通ビアと、
を備え、
前記複数の回路部分のうち一部の回路部分に電気的に接続された導通ビアは、前記複数の回路部分とは反対側の端面において電気的に絶縁されている、積層デバイス。 - 前記一部の回路部分は、少なくとも一部で積層方向に沿って破壊されている、請求項11に記載の積層デバイス。
- 前記一部の回路部分は、ESD保護回路と、BIST回路と、プロセスモニタ回路と、接続先を切り替える切り替え回路と、これらの回路の何れかを少なくとも一部で積層方向に沿って破壊した残骸とのうち少なくとも1つを有する、請求項11または12に記載の積層デバイス。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2021159670A JP2023049739A (ja) | 2021-09-29 | 2021-09-29 | 積層デバイスの製造方法、および、積層デバイス |
US17/838,295 US20230098533A1 (en) | 2021-09-29 | 2022-06-13 | Fabrication method of stacked device and stacked device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2021159670A JP2023049739A (ja) | 2021-09-29 | 2021-09-29 | 積層デバイスの製造方法、および、積層デバイス |
Publications (1)
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JP2023049739A true JP2023049739A (ja) | 2023-04-10 |
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ID=85718535
Family Applications (1)
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JP2021159670A Pending JP2023049739A (ja) | 2021-09-29 | 2021-09-29 | 積層デバイスの製造方法、および、積層デバイス |
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US (1) | US20230098533A1 (ja) |
JP (1) | JP2023049739A (ja) |
-
2021
- 2021-09-29 JP JP2021159670A patent/JP2023049739A/ja active Pending
-
2022
- 2022-06-13 US US17/838,295 patent/US20230098533A1/en active Pending
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Publication number | Publication date |
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US20230098533A1 (en) | 2023-03-30 |
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