KR101329609B1 - 반도체 장치의 제조방법 - Google Patents

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나오키 이즈미
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

웨이퍼의 다이싱을 행할 때, 블레이드의 무딤을 억제하면서, 칩핑 사이즈를 작게 한다. 웨이퍼(34)를 절단할 때, 입도가 #3000이상의 연마 입자를 포함하고, 선단부가 V자 형상의 메탈 본드 블레이드(31)을 사용하여, V자 형상의 어깨의 부분이 웨이퍼(34)의 표면보다도 하측(기판표면부터의 깊이 Z2)으로 들어가도록 하여 절단 한다. 이와 같이 가공함으로써, 절단저항이 상승하여, 블레이드의 무딤을 방지할 수 있다. 이에 따라 블레이드의 무딤을 방지하면서, 칩핑 사이즈를 작게 억제할 수 있다.
웨이퍼, 블레이드, 절단저항, 연마 입자, 저유전율막

Description

반도체 장치의 제조방법{MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
도 1은 실리콘 기판 위에 소자 등을 형성한 후의 웨이퍼의 사시도,
도 2는 실리콘 기판 위에 소자 등을 형성한 후의 웨이퍼의 단면도,
도 3은 웨이퍼를 다이싱 테이프에 붙인 후의 단면도,
도 4는 웨이퍼의 표면을 절삭할 때의 단면도,
도 5는 웨이퍼 표면에 형성된 홈의 단면도,
도 6은 블레이드의 선단부의 단면을 도시한 도면,
도 7은 블레이드의 선단부의 형상의 정의를 도시한 도면,
도 8은 웨이퍼의 표면을 절삭할 때의 단면도,
도 9는 웨이퍼 표면에 형성된 홈의 단면도,
도 10은 웨이퍼의 표면을 절삭할 때의 단면도,
도 11은 웨이퍼 표면에 형성된 홈의 단면도,
도 12는 V자 형상의 블레이드를 사용해서 웨이퍼를 절단할 때의 단면도,
도 13은 도 12의 블레이드의 투시 사시도,
도 14는 플랫 형상의 블레이드를 사용해서 웨이퍼를 절단할 때의 단면도,
도 15는 도 14의 블레이드의 투시 사시도,
도 16은 블레이드에 포함되는 연마 입자의 입경이 클 경우의 단면도,
도 17은 블레이드에 포함되는 연마 입자의 입경이 작을 경우의 단면도,
도 18은 연마 입자를 나누는 메시를 도시한 도면,
도 19는 V자 형상의 블레이드의 선단부를 도시한 도면,
도 20은 웨이퍼로의 슬리팅이 얕을 경우의 블레이드의 투시 사시도,
도 21은 웨이퍼로의 슬리팅이 깊을 경우의 블레이드의 투시 사시도,
도 22는 도 20, 도 21의 단면도,
도 23은 웨이퍼를 풀 커팅시에 있어서의 단면도,
도 24는 웨이퍼를 풀 커팅한 후의 단면도.
도 25는 다이싱 공정부터 출하를 행할 때까지의 공정 플로우 도면,
도 26은 다이싱 테이프를 박리할 때의 단면도,
도 27은 배선 기판의 평면도,
도 28은 배선 기판의 단면도,
도 29는 배선 기판 위에 다이본드 필름을 점착한 후의 단면도,
도 30은 배선 기판 위에 반도체 칩의 와이어 본드한 후의 단면도,
도 31은 반도체 칩의 밀봉 수지한 후의 단면도,
도 32는 완성된 반도체 장치의 단면도이다.
[도면의 주요부분에 대한 부호의 설명]
1 : 실리콘 기판 5∼10 : 절연막
7, 9 : 저유전율막 14, 16, 18 : 동배선
21 : 메탈 본드 블레이드 26 : 연마 입자
34 : 웨이퍼 38 : 다이싱 테이프
41 : 반도체칩
본 발명은 반도체장치의 제조 방법에 관하며, 특히, 기판 위에 SiOC막등의 저유전율막을 형성한 웨이퍼를, 다이싱 블레이드에 의해 절삭하는 공정을 가지는 반도체장치의 제조 방법에 관한 것이다.
반도체장치의 제조 방법에 있어서, 웨이퍼상에서의 제조 공정이 종료하면, 다이싱 블레이드 등에 의해, 반도체칩 단위로 절단된다. 최근에는, 배선간 용량저감을 위해, 웨이퍼 위에는 SiOC등의 저유전율막이 형성되어 있다.
저유전율막은 취약한 막이기 때문, 저유전율막을 형성한 웨이퍼를 다이싱 블레이드에 의해 절삭하는 경우에는 크랙이 들어가기 쉽고, 다이싱 불량을 야기하는 경우가 있다. 이 때문에, 상기 웨이퍼를 다이싱 할 경우에는, 레진 본딩 블레이드 또는 메탈 레진 본딩 블레이드를 사용하는 기술에 대해 특허문헌 1에 개시되어 있다.(예를 들면 특허문헌 1참조).
[특허문헌 1] 일본국 공개특허공보 특개 2003-197564호
레진 블레이드의 칼날면은 무르기 때문에, 웨이퍼에 주는 데미지가 작다. 이 때문에, 저유전율막의 박리나 크랙 발생을 방지할 수 있고, 절삭에 의해 발생하는 칩핑 사이즈를 작게할 수 있다. 그러나 상기 블레이드는 절단가공시의 소모가 크고, 내구성이 낮다. 이 때문에, 지그교환 빈도가 증가하고, 제조 비용이 상승한다.
그래서, 레진 블레이드보다도 수명이 긴 메탈 본드 블레이드를 사용하여, 저유전율막의 박리나 크랙을 억제하는 절단 방법이 검토되었다(메탈 본드 블레이드는, 다이아몬드 등의 연마 입자를 금속으로 결합시킨 절단 블레이드이다). 그 결과, 저유전율막의 박리나 크랙을 억제하기 위해서는, 블레이드 단면의 선단부의 형상이 V자 형상이고, 연마 입자의 입경을 작게 하는 것이 효과적임을 알았다.
상기 블레이드를 사용하여 웨이퍼 표면을 절삭하면, 블레이드 표면에 절삭 거스러미가 붙어, 블레이드의 무딤이 높은 빈도로 발생한다는 문제가 있었다. 상기 무딤이 발생하면 블레이드의 절단능력이 저하한다. 또한 절단면의 칩핑사이즈가 커지고, 절삭면의 품질이 저하된다는 문제가 있다.
본 발명은 상기 과제를 해결하기 위한 것으로서, 저유전율막을 형성한 웨이퍼를 절단할 때, 블레이드의 무딤을 방지하여, 절삭능력의 저하를 억제하고, 절삭면의 품질의 저하를 방지하는 것을 목적으로 한다.
본 발명에 따른 반도체장치의 제조 방법은, 기판을 블레이드에 의해 절삭하는 반도체장치의 제조 방법으로, 연마 입자의 입도가 #3000이상이며, 진행 방향으로 수직인 단면의 선단부의 평탄면의 폭이, 블레이드 폭의 40％이하인 V자 형상의 제1블레이드를 사용하여, 상기 V자 형상의 어깨 부분을 상기 기판표면 보다도 내부측으로 들어가게 하여, 상기 기판을 절삭하는 제1공정을 행하는 것을 특징으로 한다. 본 발명의 그 밖의 특징은, 이하에 있어서 상세하게 설명한다.
이하, 도면을 참조하면서 본 발명의 실시예에 관하여 설명한다. 또한, 각 도면에 있어서 동일 또는 해당하는 부분에는 동일한 부호를 붙여, 그 설명을 간략화 또는 생략한다.
실시예 1
본 발명의 반도체장치의 제조 방법에 관하여 설명한다. 여기에서는, 실리콘 기판 위에 트랜지스터 등의 소자, 배선, 절연막을 형성한 웨이퍼를, 다이싱에 의해 반도체칩 모양으로 절단하는 예에 관하여 설명한다.
실리콘 기판 위에 트랜지스터 등의 소자, 배선, 절연막을 형성한 후의 웨이퍼의 사시도를 도 1에, 단면도를 도 2에 나타낸다. 웨이퍼의 두께는 도시하지 않은 웨이퍼 이면의 백 그라인딩 공정에 의해, 250㎛정도의 두께까지 이면연마된다. 이면연마의 방법으로서는, 기계적 수단이나, 화학적 수단 및 기계적 수단과 화학적 수단을 병용할 경우 등이 적절히 선택가능하다. 실리콘 기판(1)위에 디바이스 영역 A1, A2가 형성되어, 이들의 영역이 인접하고 있다. 또한 이들의 영역 사이에 는, 후공정에서 웨이퍼의 절단 부분이 되는 다이싱 라인 A가 설치되어 있다. 본 실시예에 있어서의, 다이싱 라인의 폭은, 웨이퍼상의 본딩 패드나, 트랜지스터 등의 능동소자를 형성한 영역과, 외측의 영역 사이에 형성되는 가드 링간의 거리 A로서 규정되며, 본 실시예에 있어서는 180㎛가 되고 있다. 반도체칩 표면의 표면보호막(11)은, 질화 실리콘 막이나 폴리이미드 막 등으로 이루어지고, 다이싱 블레이드에 의해 절단되는 부분에 걸리지 않도록, 다이싱 영역에 개구가 형성되어 있다. 표면보호막(11)의 개구의 폭 B는, 본 실시예에 있어서는 140㎛이다. 가드 링은, 칩내 배선과 동층의 도전체 막을 적층하는 것에 의해 형성되어, 다이싱후의 반도체칩 측면에 노출하는 층간 절연막을 통해, 제품으로서 기능하는 부분의 내부로 수분이 침입하는 것을 최소한으로 억제하는 효과가 있다. 또한 가드 링은 칩상 전극의 외측을 따라, 제품으로서 기능하는 능동소자가 형성된 영역을 둘러싸도록 배치되어 있다. 가드 링을 빈틈없이 둘러싸는 형상으로 하는 것에 의해, 수분의 침입을 더 확실하게 방지할 수 있다. 나중에 설명한 바와 같이, 절단에 사용하는 다이싱 블레이드의 폭은 100㎛이다. 또한 반도체칩 주면위에는, 와이어 본딩이나 플립 칩 접속시에 전극으로서 사용하는 Al배선(20)이 노출하고 있다. 다이싱 공정시에, 다이싱 블레이드는 최대 ±2.5㎛정도 위치 이동을 일으킬 경우가 있다. 이러한 구성에 있어서, 다이싱 공정시의 칩핑이 40㎛보다 커지면, 가드 링을 손상시키기 때문에, 제품으로서 기능하는 영역으로 수분의 침입 경로가 형성되어, 제품의 신뢰성이 현저하게 저하한다. 또한 칩핑이 더욱 커지면, 제품으로서 기능하는 배선 등을 손상시키므로, 반도체칩 자체가 손상에 의해 기능하지 않게 될 가능성도 있다. 그래 서, 다이싱 공정시에 칩핑은, 제조 편차 등도 고려한 후, 칩 절단면부터 가드 링까지의 거리의 절반 이하로 억제하는 것이 바람직하다. 또한 본 실시예에 있어서는, 다이싱 블레이드의 위치 이동 등도 고려하여, 칩핑의 크기가 최대 15㎛이하가 되면, 제품의 신뢰성을 확보할 수 있다.
도 2에 나타나 있는 바와 같이 실리콘 기판(1)위에는, 소자분리(2), 소스/드레인(3), 트랜지스터의 게이트(4)가 설치된다. 이들 위에, 절연막(5∼10)이 형성되고, 그 위에 표면보호막(11)이 형성되어 있다. 절연막(7, 9)은 SiOC막 등의 저유전율막이며, 비유전률은 3정도이다. 그 밖의 절연막은, 실리콘 산화막 등이다. 절연막(6∼10) 안에는, 동배선(14, 16, 18)이 매립되어 있다. 또한 동배선(18) 위에는, Al배선(20)이 설치되어 있다.
전술한 저유전율막으로서는, SiOC막 외에, SiOF막, SiLK막, SiCN막, 메틸기를 함유하는 SiO2막, MSQ(Methyl Silses Quioxane)등이 포함된다. 이들의 저유전율막은, 모두 SiO2막(비유전률 3.9∼4정도)보다도 비유전률이 낮은 막이다.
저유전율막은 일반적으로 SiO2막에 비교해서 밀도가 낮고, 또한 막의 종류에 따라서는, 다공질 형상이 되고 있으며, 중공율이 높기 때문에 막자체가 취약하고, 구조적으로 약하며, SiO2막과의 계면의 접착력이 약하다. 이 때문에, 저유전율막이 웨이퍼 위에 형성되어 있을 경우, 다이싱을 행할 때에 크랙이나 칩핑이 발생하기 쉽다.
다이싱 라인 A안에는, 최상층의 Al배선(20)과, Al배선(20)의 하층에 접속하 는 복수층의 동배선(14, 16, 18)이 형성된다. 최하층의 동배선(14)과, 트랜지스터의 반도체 영역과의 사이에는, W(텅스텐)등으로 이루어지는 플러그(13)가 설치되고, 최하층의 동배선(14)과, 반도체기판 위에 형성된 반도체 영역을 서로 접속하고 있다. 이들의 동배선(14, 16, 18), Al배선(20), 플러그(13)에 의해, 전기 테스트를 행하기 위한 TEG(Test Element Group)패턴이 구성되어 있다.
다음에 도 3에 나타나 있는 바와 같이 웨이퍼(34)를, 다이싱 테이프(38)에 붙인다. 다이싱 테이프(38)의 주위는, 금속제의 틀(39)로 지지되고 있다. 다음에 도 1에 나타낸 웨이퍼의 표면을 절삭할 때의 단면도를 도 4에 나타낸다. 이 도에서는, 다이싱 라인 A(도 2참조)의 표면이, 메탈 본드 블레이드에 의해 절삭되고 있는 상태를 나타내고 있다. 또한 도 4의 공정에 의해 절단된 결과, 반도체 웨이퍼의 표면에는, 도 5에 나타내는 홈이 다이싱 에어리어를 따라 형성된다.
여기에서, 상기 메탈 본드 블레이드에 관하여 설명한다. 여기에서 사용하는 메탈 본드 블레이드는 원반형이며, 중심축의 주변을 회전하고 원주부분을 피가공면에 접촉시켜서 절단가공을 행한다. 이 블레이드의 원주부분 부근의 단면을 도 6에 나타낸다. 도 6에 나타나 있는 바와 같이, 메탈 본드 블레이드(21)는, 선단부가 V자 형상이다(이하, 「선단부 」란, 블레이드 단면의 선단부를 가리키는 것으로 한다). 이 메탈 본드 블레이드는, 다이아몬드 등의 연마 입자(26)를, Ni등의 금속(27)을 주결합제로서 결합시킨 것이다. 상기 결합제로서는, 블레이드의 내마모성을 확보하기 위해, 레진이 포함되어 있지 않은 것을 사용하는 것이 바람직하다. 본 실시예에 있어서는, 전해 도금에 의해 전착제조되는 Ni를 본드재로 하여, 다이 아몬드 연마 입자(26)를 결합시킨 Ni전기주조 메탈 본드 블레이드를 사용한다. 단, 연마 입자(26)에는, 레진이 포함된 것이라도 된다.
메탈 본드 블레이드와 같이 연마 입자를 포함하는 블레이드에서는, 연마 입자가 가공에 기여한다. 즉, 절삭 가공중에 결합제(금속)를 마모시키고 새로운 연마 입자를 노출(칼날 자체발생)시키면서, 웨이퍼의 표면을 가공한다. 메탈 본드 블레이드는, 결합제에 레진을 대량으로 함유하는 블레이드와 비교해서 결합제의 소모가 작아지고, 내구성이 높다는 이점을 가지고 있다. 이 때문에, 블레이드의 지그교환 빈도를 감소시킬 수 있다. 이에 따라 생산성을 향상시키고, 제조 비용을 감소시킬 수 있다.
여기에서, 블레이드의 선단부의 형상의 정의에 대해서, 도 7을 참조하여 설명한다. 블레이드의 폭을 Wo로 한다. 블레이드 사용전에 선단부가 뾰족한 형상(a)일 경우, 절단가공에 의해 선단부가 마모하고, 폭이 W1의 평탄면, 곡률 R1의 모따기부가 형성된 형상(b)가 된다. 이 때, W1≤0.4Wo의 관계를 충족시킬 경우에, 선단부가 V자 형상이라고 정의한다. 즉, 블레이드의 진행 방향으로 수직인 단면의 선단부의 평탄면의 폭(W1)이, 블레이드 폭(Wo)의 40％이하일 때, 블레이드의 선단부가 V자 형상이라고 정의한다. 예를 들면 Wo=100㎛일 경우, W1≤40㎛일 때, 선단부는 V자 형상이다. 즉, 선단부가 V자 형상인 블레이드의 정의로서, 선단부에 평탄부가 전혀 없는, 완전한 선단 V자 형상이나, 선단 반원형상의 블레이드 뿐만아니라, 블레이드 폭에 대하여 40％이하의 평탄부를 가지는 다각형상이나, 곡면과 평면 을 조합한 형상 등을 적절히 포함한 것이다. 또한 선단부에 평탄면이 형성될 경우 뿐만아니라, 마모 상태에 따라서는 함몰면이 되는 경우도 있지만, 이 경우에는, 평탄면 및 함몰면을 합친 부분의 폭을 W1로 한다. 선단부가 V자 형상의 블레이드에 대해서, 반도체 웨이퍼의 절단에 의해 마모가 진행했을 경우에, 도 8과 같은 형상으로 변화될 경우가 있다. 도 8의 블레이드에 의해 절단한 결과, 도 9의 형상의 홈이 반도체 웨이퍼에 형성된다. 이러한 경우에도, 평탄면 또는, 평탄면과 함몰면을 합친 영역 G가, 블레이드의 폭의 40％이하이면, 양호한 절단 상태가 유지된다. 또한 평탄면의 양측에 형성되는 곡면영역에 대해서는, 특별히 한정하는 것은 아니지만, 평탄면에서의 기울기가 어느 정도 이상 형성되어 있는 것이 바람직하다. 특히, 블레이드의 측면에서, 두께의 30％의 거리 E내측 부분에서의, 선단부의 길이 F가, 거리 E이상의 크기로 되어있으면, 곡면영역 혹은 모따기 영역의 면의 경사가 충분히 확보되므로, 절단 상태가 비교적 양호하게 유지된다.
또한 도 7에 나타나 있는 바와 같이 블레이드 사용전에, 선단부가 사각형의 형상(c)일 경우, 절삭가공에 의해 선단부가 마모하여, 평탄면의 폭은 W2가 되고, 곡률 R2의 모따기부가 형성된 형상(d)가 된다. 이 때, W2>0.4Wo의 관계를 충족시킬 경우에, 선단부가 편평한 형상이다(V자 형상은 아니다)라고 정의한다. 예를 들면Wo=100㎛, W1=60㎛일 때, 선단부는 편평한 형상이다. 선단부가 사각형의 블레이드에 대해서, 반도체 웨이퍼의 절단에 의해 마모가 진행되었을 경우에, 도 10과 같은 형상으로 변화되는 경우가 있다. 또한 도 10의 블레이드에 의해 절단한 결과, 반 도체 웨이퍼에는 도 11의 형상의 홈이 반도체 웨이퍼에 형성된다. 선단부가 사각형의 블레이드에 대해서는, 마모가 진행되어도 선단부의 평탄부 및 오목부의 폭은 상당히 넓은 상태이다. 또한 사각형의 블레이드에 대해서는, 원래의 평탄부의 폭이 넓은 것에 의해, 마모가 진행함에 따라, 선단부에 오목부가 형성되는 경향에 있다. 선단부의 평탄부 및 오목부를 합한 영역의 폭이, 블레이드 두께의 40％이상을 차지하는 형상의 블레이드에 의해, 저유전율막에 의한 층간 절연막이 형성된 반도체 웨이퍼를 절단했을 경우에는, 도 11에 나타나 있는 바와 같이 저유전율막의 계면에 기인하여 칩핑(12)이나 박리(15)등이 발생할 가능성이 높아진다. 큰 사이즈의 칩핑이나 층내 박리가 발생하면, 가드 링의 손상에 의해, 반도체장치의 신뢰성이 현저하게 손상되거나 또는, 제품영역 내의 배선의 손상에 의해, 반도체장치 그 자체가 기능하지 않게 되는 문제를 발생하는 원인이 된다.
다음에 블레이드의 선단부의 형상과, 가공성과의 관계에 관하여 설명한다. 블레이드의 선단부가 V자 형상일 경우, 웨이퍼 표면을 절삭가공 할 때의 단면도를 도 12에 나타낸다. 웨이퍼의 표면은, 블레이드의 V자 형상의 부분에 의해 절삭되고, 피가공부는 V자 형상의 홈(28)이 된다. 이 때문에, 절삭 가공중의 홈(28)에서의 배수성이나, 칩 파우더의 배출성은 양호하다.
도 12의 블레이드(31)의 투시 사시도를 도 13에 나타낸다. 블레이드(31)는, 그 중심축(도시하지 않은)의 둘레를 회전하면서 화살표(29)의 방향으로 나아가, 웨이퍼 표면을 절삭가공한다. 이 때, 블레이드(31)의 선단부가 V자 형상이기 때문에, 웨이퍼 표면의 피가공부의 선단부분(32)은, 웨이퍼의 표면측에서 보아 V자 형 상이 된다. 이 때문에, 피가공부의 기점이 절단 엣지부(30)로부터 떨어져 있다. 따라서, 절단 엣지부(30)가 블레이드(31)로부터 받는 충격을 작게할 수 있다.
블레이드의 선단부가 편평한 형상일 경우, 웨이퍼 표면을 절삭가공 할 때의 피가공부의 단면도를 도 14에 나타낸다. 피가공부의 단면은, U자 형상의 홈이 된다. 웨이퍼가 가공될 때는, 절삭 거스러미가 홈의 어깨부(28a)에 모여, 배출되기 어렵다. 이 때문에, 홈부의 배수성, 절단시의 칩 파우더의 배출성은, 선단부가 V자 형상인 경우와 비교하여 좋지 않게 된다.
도 14의 블레이드(31)의 투시 사시도를 도 15에 나타낸다. 블레이드(31)의 선단부가 편평한 형상이기 때문에, 웨이퍼 표면의 피가공부의 선단부분(32)은 선모양이 된다. 이 때문에, 피가공 부분의 기점은, 절단 엣지부(30)와 접촉한다. 따라서, 절단 엣지부(30)가 블레이드(21)로부터 받는 충격은, 선단부가 V자 형상인 경우와 비교하여 커진다.
블레이드의 선단부가 V자 형상인 경우에는, 선단부분(32)의 가공에 기여하는 길이는, 도 13에 나타나 있는 바와 같이 L1의 2배이며, 블레이드의 폭보다도 길어진다. 이에 대하여 블레이드의 선단부가 평면인 경우에는, 선단부분(32)의 가공에 기여하는 길이 L2는, 도 15에 나타나 있는 바와 같이 블레이드의 폭과 같은 길이가 된다.
이 때문에, 블레이드의 선단부가 V자 형상일 경우, 편평한 형상인 경우와 비교하여, 블레이드의 가공에 기여하는 부분의 면적이 커진다. 이에 따라 연마 입자 1개당 가공에 기여하는 작업이 감소하여, 절단저항을 작게 할 수 있다. 따라서, 블레이드의 선단부를 V자 형상으로 함으로써, 웨이퍼의 가공을 행할 때 발생하는 칩핑 사이즈를 작게 억제할 수 있다.
다음에 블레이드에 포함되는 연마 입자의 입경과 가공성과의 관계에 관하여 설명한다. 연마 입자의 입경이 d1, d2(d1>d2)일 경우, 웨이퍼의 표면을 절삭가공 할 때의 피가공부의 단면도를 각각 도 16, 도 17에 나타낸다. 블레이드가 회전하여, 연마 입자가 웨이퍼의 표면에 접촉함으로써, 웨이퍼의 표면이 절단가공된다. 이 때, 도 16의 경우(연마 입자(26)의 입경=d1)와 비교하여, 도 17의 경우(연마 입자(26)의 입경=d2)쪽이, 웨이퍼에 주는 충격이 작아진다. 따라서, 연마 입자의 입경을 작게 함으로써, 웨이퍼의 가공을 행할 때에 발생하는 칩핑 사이즈를 작게 억제할 수 있다.
전술한 연마 입자의 입경은, 입도가 #3000이상(도 18에 나타내는 1인치당의 메시수가 3000이상의 메시(33)에 의해 나눌 수 있는 연마 입자이며, 입도의 수치가 큰 만큼, 최대 입경이 작다)의 것이 바람직하다. 상기 입경으로 함으로써, 메탈 본드 블레이드를 사용하여 웨이퍼를 가공할 때, 칩핑 사이즈를 작게 억제할 수 있다.
이상으로부터, 메탈 본드 블레이드로 웨이퍼를 절단가공 할 때, 웨이퍼의 절단면에 발생하는 칩핑을 작게 억제하기 위해서는, 블레이드의 선단부가 V자 형상으로, 연마 입자의 입경이 작은(입도 #3000이상)메탈 본드 블레이드를 사용하는 것이 바람직하다.
상기한 바와 같이, 선단부가 V자 형상의 메탈 본드 블레이드를 사용하여 도 12에 나타나 있는 바와 같이 절삭을 행한 경우에는, 홈(28)에서의 칩 파우더의 배출성이 좋다. 그 때문에 가공시의 절단저항이 낮아, 블레이드의 칼날 자체발생이 일어나기 어렵다. 또한 연마 입자의 입경을 작게 하면, 연마 입자의 입경이 절삭 거스러미와 동등한 크기가 되고, 인접하는 연마 입자간에 절삭 거스러미가 막히기 쉬워진다. 즉, 무딤이 발생하기 쉬워진다. 특히, 입도가 #3000이상의 연마 입자를 포함하고, 선단부가 V자 형상의 메탈 본드 블레이드를 사용하여 도 12에 나타내는 가공을 행하는 때에는, 연마 입자의 무딤 발생이 현저하게 된다.
또 일반적으로, 저유전율막을 절삭가공 할 때는, 저유전율막에 둔해지기 쉬운 물질이 포함되어 있기 때문에, 막힘이 발생하기 쉬워진다. 또한, 도 2에 나타낸 다이싱 라인 A의 TEG패턴에는, 동배선이 존재한다. 동은 연성, 가단성이 높기 때문에, 막힘의 원인이 되기 쉽다.
상기 무딤을 억제하기 위해서, 본 실시예에서는, 입도가 ＃3000이상의 연마 입자를 포함하고, 선단부가 V자 형상의 메탈 본드 블레이드를 사용하여, 웨이퍼 표면에서 내부로의 블레이드의 슬리팅 깊이를 V자 형상의 어깨 부분보다도 깊게 하도록 했다. 이하, 그 방법에 대하여 설명한다.
여기에서, 도 19에 나타나 있는 바와 같이 상기 V자 형상의 블레이드(제1블레이드)의 폭을 Wo, 블레이드의 V자의 어깨부에서 선단부까지의 깊이를 Zo로 한다. 웨이퍼 표면의 절단가공을 행할 때, 웨이퍼 표면으로의 블레이드의 슬리팅 깊이를 Zo보다도 얕게 했을 경우의 사시도를 도 20에 나타낸다. 또한 상기 슬리팅 깊이를 Zo보다도 깊게 했을 경우의 사시도를 도 21에 나타낸다.
도 20에 나타나 있는 바와 같이 블레이드(31)는, 웨이퍼(34)의 표면으로 블레이드의 슬리팅 깊이를 Z1(Z1< o)로 하고, R31의 방향으로 회전하면서, 29의 방향에 진행한다. 웨이퍼(34)의 윗면측에서 보았을 경우, 홈(34a)을 정점으로 하여 블레이드의 진행 방향(29)과 반대 방향으로 V자 모양으로 뻗어 있다. 이 때, 블레이드(31)의 중심축을 통과하는 직선 A와 피가공면과의 교점을 원점으로 하면, 진행 방향(29)을 향해 0∼X1의 범위에서 절단가공이 행해진다.
도 21에 나타나 있는 바와 같이 블레이드(31)는, 웨이퍼(34)표면으로의 블레이드의 슬리팅 깊이를 Z2(Z2>Zo)로 하여, R31의 방향으로 회전하면서, 29의 방향으로 진행한다. 웨이퍼(34)의 윗면에서 보았을 경우, 홈은 34a를 정점으로 하여 블레이드의 진행 방향(29)과 반대 방향으로 V자 모양으로 퍼지고, 또한, 이 V자 모양의 홈은 블레이드의 폭 Wo으로 블레이드의 진행 방향과 반대 방향으로 계속되고 있다. 이 때, 진행 방향(34)을 향해 0∼X2의 범위에서 절단가공이 행해진다. 이 절단가공 이 행해지는 범위는, 웨이퍼(34)표면으로의 슬리팅 깊이가 깊이가 깊은 만큼 증가한다. 여기에서는 Z1 <Zo <Z2의 관계에서, X1<X2가 되고 있다. 즉, 블레이드(31)의 슬리팅 깊이를 Z1에서 Z2로 깊게 하여 V자 형상의 어깨 부분을 웨이퍼(34)의 표면보다도 내부측으로 들어가게 하여, 블레이드(31)가 절단가공 하는 범위를 0∼X1에서 0 ∼X2로 증가하도록 했다.
도 20, 도 21의 직선 A를 지나, 블레이드 진행 방향으로 수직인 방향의 웨이퍼의 단면을 도 22에 나타낸다. 블레이드(31)의 웨이퍼 표면으로의 슬리팅 깊이를 Z1에서 Z2로 깊게 함으로써, 홈의 단면형상은, V자 홈부(35), 웨이퍼의 표면에 수직인 측면(36) 및 이들을 접속하는 어깨부(37)를 가지는 형상이 된다.
홈의 단면을 상기 형상으로 함으로써, 절단가공시의 절삭 거스러미를 어깨부(37)에 모이기 쉽도록 하여, 도 20의 경우보다도 절단저항을 증가시킬 수 있다. 이에 따라 칼날 자체발생을 촉진시켜, 무딤 발생을 억제할 수 있다. 블레이드의 선단부분의 모따기부나 곡면부와, 절단 홈의 저면과의 계면에 있어서는, 절삭 거스러미에 대한 배척 작용이 크지만, 블레이드의 측면과, 절단홈의 측면의 계면에 있어서는, 절삭 거스러미에 대한 배척 작용이 비교적 작아진다. 따라서, 절삭에 의해 발생한 절삭 거스러미가 V자 홈부(35)의 저부에 충분히 머문다. 절삭 거스러미가 홈내에 머무르는 것에 의해, 블레이드의 가공에 기여하는 부분, 즉 본 실시예에 있어서는, 블레이드의 V자 형상의 선단부에 대한 절단저항이 증가한다. 따라서, 입도가 #3000이상의 연마 입자를 포함하여, 선단부가 V자 형상의 메탈 본드 블레이드를 사용한 경우라도, 칼날 자체발생을 촉진시켜, 막힘의 발생을 억제할 수 있다.
다음에 도 2에 나타낸 웨이퍼(두께 약 250㎛)의 웨이퍼를 2단계의 절삭가공에 의해 절단하는 예에 관하여 설명한다. 예를 들면 도 6에 나타낸 메탈 본드 블레이드(21)(제1블레이드)를 사용하여, 도 21에 나타낸 Z2의 깊이를 200㎛이상으로 하여, 웨이퍼의 표면을 절삭가공 한다. 이 때, 이 절단가공에 의해 형성되는 홈이 웨이퍼를 관통하지 않도록 한다. 즉, 웨이퍼의 표면에 홈을 형성하는 하프 컷팅을 행한다.
상기 제1블레이드로서는, 니켈 전기주조 블레이드(메탈 본드 블레이드)를 사용하여, 연마 입자의 입도를 #3000∼3500으로 한다. 또한 블레이드의 폭은 70∼110㎛, 블레이드의 회전속도는 30000∼35000rpm, 블레이드의 진행 속도는 50mm/sec정도로 하여, 블레이드의 선단부를 웨이퍼의 표면에 90도 각도로 접촉시켜, 절단가공을 행한다.
전술한 슬리팅 깊이 Z2, 입도, 선단부 형상을 하기 조건으로 하여 웨이퍼 표면의 연삭가공을 행하고, 발생한 칩핑 사이즈를 평가한 결과를 표 1에 나타낸다. 칩핑 사이즈는, 절삭 가공후의 웨이퍼를 윗면에서 보았을 경우, 가공 단부로부터 발생한 칩 및 표층막으로부터 분리된 부분(칩핑)의 평균 사이즈로 정의한다. 칩핑 사이즈는 작은 것이 양호하며, 10㎛미만인 것이 바람직하다.
[표 1]
샘플 No. 깊이 Z2 입도 # 선단부 형상 칩핑 비 고
1 100㎛ #2000 플랫 15㎛ 45000∼50000rpm, 50mm/sec
2 100㎛ #3000∼3500 플랫 10㎛
3 100㎛ #2000 V자 8㎛
4 100㎛ #3000∼3500 V자 5㎛ 가공중 무딤에 의해 칩핑이 대형화
(초기 5㎛->100㎛)
5(본발명) 200㎛ #3000∼3500 V자 5㎛ 블레이드폭에 관계없이 막힘억제효과있음
표 1의 샘플 1, 2를 비교하면, 블레이드의 선단부가 플랫 형상으로, 깊이 Z2 를 100㎛로 하여 절삭했을 경우, 연마 입자의 입도를 크게 (연마 입자의 입경을 작게 한다)하는 것에 의해, 칩핑 사이즈는 작아지는 경향이 있음을 알 수 있다. 또한 샘플 3, 4의 비교에 의해, 블레이드의 선단부가 V자 형상이고, 깊이 Z2를 100㎛로 하여 절삭한 경우도, 연마 입자의 입도를 크게 하면 칩핑 사이즈는 작아지는 것을 알 수 있다. 따라서, 연마 입자의 입도를 크게 (연마 입자의 입경을 작게 한다)하는 것에 의해, 칩핑 사이즈를 작게 할 수 있다. 입도가 작은 블레이드나, 선단이 편평한 형상의 블레이드에 있어서는, 큰 칩핑이 발생할 뿐만아니라, 칩핑이 발생한 부분부터, 저유전율막의 계면을 기점으로 하여, 칩핑의 몇 배 크기의 계면박리가 칩 내부를 향해 진행하는 경우도 있다.
표 1의 샘플 1, 3을 비교하면, 깊이 Z2를 100㎛, 연마 입자의 입도를 #2000로서 절단했을 경우, 블레이드의 선단부를 플랫 형상에서 V자 형상으로 함으로써, 칩핑 사이즈는 작아지는 경향이 있음을 알 수 있다. 또한 샘플 2, 4의 비교에 의해, 깊이 Z2가 100㎛, 연마 입자의 입도가 ＃3000∼3500의 경우도, 블레이드의 선단부를 플랫 형상에서 V자 형상으로 함으로써, 칩핑 사이즈는 작아지는 경향이 있음을 알 수 있다. 따라서, 블레이드의 선단형상을 플랫에서 V자형으로 함으로써, 칩핑 사이즈를 작게할 수 있다.
표 1의 샘플 1∼4중에서는, 연마 입자의 입도가 ＃3000∼3500, 블레이드의 선단부를 V자 형상으로 한 샘플 4의 절단 초기에 있어서의 칩핑이 가장 작다. 그러나, 샘플 4에서는, 절삭 가공중에 무딤이 발생하고, 다음에 칩핑 사이즈가 커지 는 경향에 있었다. 예를 들면 절단 초기에 있어서의 칩핑이 5㎛였던 것이, 직경 30센치의 웨이퍼를 한번 절단하는 것만으로, 절단 후기에 있어서는 무딤이 진행되어, 칩핑의 크기가 100㎛이상까지 대형화되는 경우가 있다. 이에 대하여 연마 입자의 입도, 선단부의 형상이 샘플 4와 동일하여, 깊이 Z2를 200㎛로 깊게 한 샘플 5(본 발명)에서는, 절단 초기에 있어서의 칩핑 사이즈를 샘플 4와 동등하게 작게 할 수 있으며, 또한, 절삭 가공중의 무딤의 발생을 효과적으로 억제할 수 있기 때문에, 절단 성능의 저하에 의한 칩핑의 대형화를 효과적으로 억제할 수 있음을 알았다. 또한 블레이드 폭(70∼110㎛)에 의하지 않고, 무딤 효과를 억제할 수 있음을 알았다. 샘플 5에 있어서는, 칩핑 및 저유전율막의 계면박리 모두 충분히 작게 할 수 있다. 샘플 5에 있어서의 칩핑 및 계면박리는, 최대, 절단면과 가드 링의 거리의 절반 이하, 또한 보다 바람직한 15㎛이하로 억제되고 있었다.
상기 무딤 억제 효과는, 깊이 Z2를 200㎛로 깊게 하여 V자 형상의 어깨 부분을 웨이퍼(34)의 표면보다도 내부측으로 들어가도록 하여 절삭함으로써, 가공중 절삭저항이 증가함으로써 얻어진다. 상기 절삭방법에 의해, 무딤에 의한 칩핑의 경시적인 대형화를 억제하면서, 칩핑 사이즈를 작게 억제할 수 있다.
또한 도 13에 나타낸 경우와 같이, 웨이퍼 표면측에서 본 피가공부의 선단부분은, V자 형상이 된다. 이 때문에 피가공부의 기점은, 절단 엣지부로부터 떨어져 있다. 이에 따라 웨이퍼의 절단 엣지부가 블레이드로부터 받는 충격을 작게할 수 있다. 따라서, 선단부가 V자 형상인 이점과, 연마 입자의 입경이 작은(입도#3000 이상)이점을 양립시킬 수 있다.
이 후, 상기 하프 커팅에 의해 형성된 홈의 저면을, 폭 D가 30∼40㎛의 블레이드에 의해 절삭가공하고, 도 23에 나타나 있는 바와 같이, 홈을 실리콘 기판(1)의 이면에 관통시키는(풀 커팅)공정을 행한다. 도 23에 나타내는 절단 공정에 의해, 도 24에 나타나 있는 바와 같이 반도체 웨이퍼 전체가 절단되고, 또한, 다이싱 테이프(38)의 일부가 절단된다. 전술한 하프 커팅에서는, 입도 #3000이상의 연마 입자를 가지는 제1블레이드를 사용하도록 했다. 이에 대하여 풀 커팅에 사용하는 블레이드(제2블레이드)의 연마 입자의 입도는, 하프 커팅에 사용하는 블레이드(제1블레이드)의 연마 입자보다도 작은 입도, 예를 들면 #2000(도 18에 나타내는 개구 d가, 6㎛정도의 메시에 의해 나눌 수 있는 연마 입자)을 사용하는 것이 바람직하다.
상기 입도의 연마 입자를 사용함으로써, 입도가 큰 연마 입자를 사용하는 경우와 비교하여, 절단속도를 용이하게 향상시킬 수 있다. 또한 도 23의 실리콘 기판(1)의 이면에 점착된 다이싱 테이프(38)의 마찰열에 의한 손상을 억제할 수 있다.
상기 풀 커팅의 공정에 있어서, 제2블레이드의 폭은, 하프 커팅 공정에서 사용한 제1블레이드의 폭보다도 작은 블레이드를 사용하는 것이 바람직하다. 이에 따라 제2블레이드를 웨이퍼의 표면에 접촉시키지 않고, 풀 커팅를 행할 수 있다. 따라서, 풀 커팅에 의한 칩핑의 발생을 억제할 수 있다.
또한 상기 풀 커팅의 공정에 있어서, 제2블레이드는, 블레이드 폭이, 제1블 레이드의 선단부의 평탄면의 폭(도 7에 나타낸 W1의 폭)보다도 큰 블레이드를 사용하는 것이 바람직하다. 이에 따라 풀 커팅를 행할 때, 제2블레이드의 선단부를, 하프 커팅에 의해 형성된 V자 형상의 경사면에 접촉시켜서, 절삭을 행할 수 있다. 이에 따라 풀 커팅를 행할 때, 제2블레이드가 웨이퍼에 주는 응력을 완화할 수 있다. 따라서, 풀 커팅에 의한 실리콘 기판의 크랙이나 칩의 발생을 억제할 수 있다.
본 실시예에서는, 웨이퍼를 하프 커팅한 후에, 풀 커팅하는 2단계의 절삭에 의해, 웨이퍼의 다이싱을 행하도록 했다. 이에 따라 하프 커팅의 단계에서는, 블레이드의 무딤을 억제하여 절삭능력의 저하를 방지하고, 칩핑의 크기를 작게 억제한 절삭가공을 행할 수 있다. 또한 풀 커팅의 단계에서는, 가공 대상에, 저유전율막이나, TEG패턴을 포함하지 않기 때문에, 절삭속도를 크게 할 수 있다. 하프 커팅과 풀 커팅를 동시에 행할 경우에는, 같은 절삭단속도로 절삭하는 것도 가능하다.
또한 도 2에 나타나 있는 바와 같이, 실리콘 기판(1) 위에는 저유전율막이 형성되어 있다. 또한 다이싱 라인 A의 영역에는 TEG가 존재하고, 동배선이 매립되고 있다. 이들의 저유전율막이나 동배선은, 절삭 가공중 무딤의 원인이 되기 쉽지만, 웨이퍼 표면의 연삭을 행할 때 제거된다. 이러한 경우라도, 본 실시예에서 나타낸 연삭방법을 사용함으로써, 무딤의 발생을 효과적으로 억제할 수 있다.
이상에서 설명한 바와 같이 본 실시예의 형태에서는, 입도가 #3000이상의 연 마 입자를 포함하고, 선단부가 V자 형상의 메탈 본드 블레이드를 사용하여, 웨이퍼 표면에서 내부로의 블레이드의 슬리팅 깊이를, V자 형상의 어깨의 부분보다도 깊게 하여 웨이퍼 표면을 절삭하도록 했다. 이에 따라 절단가공시의 절단저항을 증가시킬 수 있다. 따라서 웨이퍼상의 절삭가공시의 무딤의 발생을 억제하여 절삭능력의 저하를 방지할 수 있다. 또한 다이싱 시에 발생하는 칩핑 크기를 작게 억제하고, 절삭면의 품질 저하를 막을 수 있다.
본 실시예에서는, 실리콘 기판 위에 저유전율막을 형성한 웨이퍼를 가공하는 예에 관하여 설명했다. 그러나, 본 발명의 적용 대상은 상기 웨이퍼를 절단하는 경우에 한정되지 않고, SOI(Silicon On Insulator)용의 웨이퍼 등을 절단하는 경우에도 적용할 수 있다. 또한 본 실시예에서는, 반도체 웨이퍼의 두께가 250㎛인 경우에 대해서 기재했지만, 이것에 한정되는 것은 아니며, 더욱 얇은 반도체 웨이퍼의 경우에도 적용할 수 있다. 예를 들면 반도체 웨이퍼의 두께가 100㎛이하인 경우, 선단부가 V자 형상의 메탈 본드 블레이드로 절단할 때, 반도체 웨이퍼의 미절단부의 두께가 너무 작으면, 절단중에 반도체 웨이퍼가 깨지는 문제가 발생할 가능성이 있기 때문에, 반도체 웨이퍼의 두께가 100㎛이하가 되는 경우에는, 선단부가 V자 형상의 메탈 본드 블레이드로 반도체 웨이퍼를 절단할 때, 적어도 웨이퍼 두께의 3분의 1이상, 더 바람직하게는 반도체 웨이퍼의 두께의 절반 이상을 부분적으로 남기고 자르는 것이 바람직하다. 이러한 경우, 선단 V자 형상의 블레이드에 의한 슬리팅 깊이는 대단히 얕아진다. 그래서, 선단 V자 블레이드의 측면부분까지의 슬리팅을 충분하게 확보하기 위해서는, V자가 된 선단부분의 길이를 짧게 할 필요가 있다. 이러한 경우에는, 블레이드의 두께가, 반도체 웨이퍼의 두께의 3분의 2이하, 더 바람직하게는, 절반 이하의 것을 사용하는 것이 바람직하다. 예를 들면 100㎛의 두께의 반도체 웨이퍼를 절단할 때, 블레이드의 두께가 50㎛, V자 형상의 선단부분의 길이가 25㎛의 것을 사용하여, 슬리팅 깊이 50㎛로 절단함으로써, 절단 중간에 반도체 웨이퍼의 크랙을 방지하면서, 양호한 절단 상태를 확보할 수 있다.
실시예 2
실시예에서는, 실시예 1에서 나타낸 다이싱 공정을 행한 후에, 반도체칩의 조립을 행하고, 출하에 이르기까지의 공정에 관하여 설명한다.
실시예 1에서 나타낸 다이싱 공정과, 그 후에 출하를 행할 때까지의 공정을 포함하는 공정 플로우를 도 25에 나타낸다. 우선, 도 1에 기재와 같이, 실리콘 기판 위에 트랜지스터 등의 소자를 형성한 웨이퍼(34)를 준비한다(S1). 다음에 도 3과 같이, 웨이퍼(34)의 이면에 다이싱 테이프(38)을 점착하고 마운트 한다(S2). 다음에 실시예 1에서 나타낸 방법에 의해, 다이싱을 행한다(S3). 다음에 다이싱 테이프(38)의 접착력을 저하시키기 위해서, 자외선을 조사한다(S4). 이에 따라 후 공정에서의 다이싱 테이프(38)의 박리를 용이하게 할 수 있다. 다음에 도 26에 기재와 같이, 다이싱 테이프(38)을 박리하고, 칩 단위로 절단된 반도체칩(41)을 픽업 한다(S5).
상기 S5에 의해 픽업된 반도체칩(41)을 조립하기 위해서, 도 27(평면도), 도 28(단면도)과 같이, 에폭시계 수지 등 유기수지에 의해 형성되는 배선 기판(42)을 준비한다(S6). 다음에 배선 기판(42)을 200℃의 온도로 30초 정도 열처리하여, 흡 습율을 저하시켜, 잔존하는 용매를 제거하는 프리베이크를 행한다(S7).
다음에 도 29에 기재와 같이, S7에서 프리베이크를 행한 배선 기판(42)위에 120∼190℃의 온도로 다이본드 필름(43)을 점착한다(S8). 다음에 이 필름을 120∼250℃의 온도로 2∼20분 정도 열처리하고(S9), 다이본드 필름의 경화 수축을 촉진시킨다. 이에 따라 배선 기판(42)의 표면과 다이본드 필름(43) 사이에 보이드가 발생했을 경우, 보이드를 밀어내어, 보이드를 저감시킬 수 있다.
다음에 다이본드 필름(43)위에, S5에서 픽업된 반도체칩을 마운트 한다(S1O). 이 때, 반도체칩(41)에는 150∼250℃정도의 열이 가해진다. 다음에 다이본드를 행하기 위한 수지를 150∼250℃의 온도로 큐어한다(S11). 다음에 도 30에 기재와 같이, 와이어 본드(S12)를 행한다. 이 때, 반도체칩에는 130∼180℃정도의 온도가 가해진다. 다음에 도 31과 같이, 수지밀봉을 행한다(S13). 이 때, 반도체칩(41)에는, 150∼200℃정도의 온도가 가해진다.
다음에 배선 기판(42)의 이면의 전극위에, 외부단자가 되는 땜납 볼을 형성하고(S14), 반도체칩을 개편화(S15)하여, 마크(S16), 최종 테스트(S17)를 거쳐, 도 32와 같이 완성된 반도체장치(44)가 출하된다.
본 발명에 의하면, 저유전율막을 형성한 웨이퍼를 절단할 때, 블레이드의 무딤을 방지하여 절삭능력의 저하를 억제하고, 절삭면의 품질 저하를 방지할 수 있다.

Claims (17)

  1. 복수의 다이싱 라인으로 나누어진 복수의 반도체칩 영역을 갖고, 실리콘 기판과, 상기 실리콘 기판의 표면에 형성된 복수의 트랜지스터와, 상기 복수의 트랜지스터 위에 형성된 실리콘 산화막의 제1 절연층과, 상기 제1 절연층 위에 형성된 복수의 배선층, 및 상기 복수의 배선층 사이에 형성되고 상기 실리콘 산화막보다 낮은 유전율을 갖고 상기 다이싱 라인 상에 연장되는 적어도 제2 절연층을 포함하는 반도체 웨이퍼를 준비하는 공정(a);
    제1 폭의 제1 부분과, 상기 제1 부분과 일체로 형성되고 V자 형상으로 형성되며 상기 제1 폭보다 작은 제2 폭의 선단(edge) 포인트를 갖는 제2 부분을 구비한 제1블레이드와,
    상기 제1 폭보다 작고 상기 제2 폭보다 큰 제3 폭을 갖는 제2 블레이드를 준비하는 공정(b);
    상기 제1 블레이드에 의해 상기 다이싱 라인을 따라 상기 반도체 웨이퍼를 절삭하고, 상기 제1 블레이드의 상기 제1 부분이 상기 실리콘 기판에 도달되게 하여 제1 홈을 상기 다이싱 라인을 따라 상기 실리콘 기판에 형성하는 제1 다이싱 공정을 행하는 공정(c); 및
    상기 제1 다이싱 공정 후에 상기 제2 블레이드에 의해 상기 다이싱 라인을 따라 상기 반도체 웨이퍼를 절삭하고, 상기 제1 홈의 저면을 절삭하여 상기 제1 홈보다 깊은 제2 홈을 상기 다이싱 라인을 따라 상기 실리콘 기판에 형성하는 제2 다이싱 공정을 행하는 공정(d)을 포함하는, 반도체장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제2 다이싱 공정에서는, 실리콘 웨이퍼를 복수의 반도체칩으로 나누는, 반도체장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제2 절연층은 SiOC막으로 이루어진, 반도체장치의 제조 방법.
  4. 제 1 항에 있어서,
    상기 제2 절연층은 SiOF막, SiLK막, SiCN막, 메틸기를 함유하는 SiO2막, MSQ(Methyl Silses Quioxane)의 군으로부터 선택된 재료로 이루어진, 반도체장치의 제조 방법.
  5. 제 1 항에 있어서,
    상기 제1 블레이드의 상기 제2 폭이 상기 제1 폭의 40％이하인, 반도체장치의 제조 방법.
  6. 제 1 항에 있어서,
    상기 제1 블레이드는, 금속을 결합제로 하여 연마 입자를 결합시킨 메탈 본드 블레이드인, 반도체장치의 제조 방법.
  7. 제 1 항에 있어서,
    상기 제2 블레이드는 금속을 결합제로 하여 연마 입자를 결합시킨 메탈 본드 블레이드이고, 상기 제2 블레이드의 연마 입자의 입도는 상기 제1 블레이드의 연마 입자의 입도보다 작은, 반도체장치의 제조 방법.
  8. 복수의 다이싱 라인으로 나누어진 복수의 반도체칩 영역을 갖고, 표면에 소자 분리용 복수의 홈이 형성된 실리콘 기판과, 상기 소자 분리용 홈에 의해 분리된 각각의 영역에 형성된 복수의 트랜지스터, 상기 복수의 트랜지스터 위에 형성된 실리콘 산화막의 제1 절연층, 상기 제1 절연층 위에 형성된 복수의 배선층, 및 상기 복수의 배선층 사이에 형성되고 상기 실리콘 산화막보다 낮은 유전율을 갖고 상기 다이싱 라인 상에 연장되는 적어도 제2 절연층을 포함하는 반도체 웨이퍼를 준비하는 공정(a);
    제1 폭의 제1 부분과, 상기 제1 부분과 일체로 형성되고 V자 형상으로 형성되며 상기 제1 폭보다 작은 제2 폭의 선단(edge) 포인트를 갖는 제2 부분을 구비한, 제1블레이드와,
    상기 제1 폭보다 작고 상기 제2 폭보다 큰 제3 폭을 갖는 제2 블레이드를 준비하는 공정(b);
    상기 제1 블레이드에 의해 상기 다이싱 라인을 따라 상기 반도체 웨이퍼를 절삭하고, 상기 제1 블레이드의 상기 제1 부분이 상기 실리콘 기판에 도달되게 하여 제1 홈을 상기 다이싱 라인을 따라 상기 실리콘 기판에 형성하는 제1 다이싱 공정(c); 및
    상기 제1 다이싱 공정 후에 상기 제2 블레이드에 의해 상기 다이싱 라인을 따라 상기 반도체 웨이퍼를 절삭하고, 상기 제1 홈의 저면을 절삭하여 상기 제1 홈보다 깊은 제2 홈을 상기 다이싱 라인을 따라 상기 실리콘 기판에 형성하는 제2 다이싱 공정(d)을 포함하는, 반도체장치의 제조 방법.
  9. 제 8 항에 있어서,
    상기 제2 다이싱 공정에서는, 실리콘 웨이퍼를 복수의 반도체칩으로 나누는, 반도체장치의 제조 방법.
  10. 제 8 항에 있어서,
    상기 제2 절연층은 SiOC막으로 이루어진, 반도체장치의 제조 방법.
  11. 제 8 항에 있어서,
    상기 제2 절연층은 SiOF막, SiLK막, SiCN막, 메틸기를 함유하는 SiO2막, MSQ(Methyl Silses Quioxane)의 군으로부터 선택된 재료로 이루어진, 반도체장치의 제조 방법.
  12. 제 8 항에 있어서,
    상기 제1 블레이드의 상기 제2 폭이 상기 제1 폭의 40％이하인, 반도체장치의 제조 방법.
  13. 제 8 항에 있어서,
    상기 제1 블레이드는, 금속을 결합제로 하여 연마 입자를 결합시킨 메탈 본드 블레이드인, 반도체장치의 제조 방법.
  14. 제 8 항에 있어서,
    상기 제2 블레이드는 금속을 결합제로 하여 연마 입자를 결합시킨 메탈 본드 블레이드이고, 상기 제2 블레이드의 연마 입자의 입도는 상기 제1 블레이드의 연마 입자의 입도보다 작은, 반도체장치의 제조 방법.
  15. 상면과 상기 상면과 반대의 저면을 갖고, 복수의 반도체칩을 탑재하기 위해 상기 상면 위에 복수의 실장 영역을 갖는, 배선 기판(board)을 준비하는 공정(a);
    상기 배선 기판의 상기 상면 위의 상기 복수의 실장 영역 위에 복수의 반도체칩을 실장하는 공정(b);
    상기 복수의 반도체칩과 상기 배선 기판을 복수의 접속 배선으로 접속하는 공정(c);
    상기 복수의 반도체칩과 상기 복수의 접속 배선을 수지에 의해 블록으로 밀봉하는 공정(d);
    복수의 땜납 볼을 상기 배선 기판의 상기 저면에 형성하는 공정(e);
    상기 배선 기판과 함께 상기 수지를 개별적으로 분리하여서 복수의 반도체 패키지를 형성하는 공정(f)을 포함하는 반도체장치의 제조 방법으로서,
    상기 복수의 반도체칩의 각각은,
    실리콘 기판;
    상기 실리콘 기판의 표면에 형성된 복수의 트랜지스터;
    상기 복수의 트랜지스터 위에 형성된 산화 실리콘의 제1 절연막;
    상기 제1 절연막 위에 형성된 다층 배선 구조;
    상기 다층 배선 구조의 배선층들 사이에 형성되고 상기 산화 실리콘보다 낮은 유전율을 갖는 제2 절연막을 포함하고,
    상기 반도체칩들 각각은 각 측면에 경사면을 갖고, 상기 경사면은 선단부(tip)에 가공된 V자 형상의 블레이드와 함께 반도체 웨이퍼의 상부면을 절삭하여서 형성되고, 상기 경사면은 상기 제1 절연막과 상기 다층 배선 구조 및 상기 제2 절연막에는 형성되지 않고 상기 실리콘 기판에 형성되어 있는 반도체장치의 제조 방법.
  16. 제 15 항에 있어서,
    상기 제2 절연막은 SiOC막인, 반도체장치의 제조 방법.
  17. 제 15 항에 있어서,
    상기 제2 절연막은 SiOF막, SiLK막, SiCN막, 메틸기를 함유하는 SiO2막, 및 Methyl Silses Quioxane 막의 군으로부터 선택된 재료로 이루어진, 반도체장치의 제조 방법.
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