CN108428670B - 一种半导体器件及电子装置 - Google Patents

Abstract

本发明提供一种半导体器件及电子装置，该半导体器件包括半导体衬底，在所述半导体衬底上形成有互连结构以及位于所述互连结构之上的若干焊盘，在相邻焊盘之间形成有沿所述互连结构和所述焊盘堆叠方向延伸的空间区域，在所述空间区域中形成有应力阻断单元；所述应力阻断单元包括：自所述焊盘的侧面突出的伸出部；形成在所述空间区域中的虚拟互连结构，所述伸出部与所述虚拟互连结构沿所述堆叠方向的投影至少有部分重叠。该半导体器件可以避免相邻焊盘之间的空间区域中的钝化层发送破裂。该电子装置具体类似的优点。

Description

一种半导体器件及电子装置

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件及电子装置。

背景技术

在集成电路制造中不仅需要形成诸如NMOS、PMOS、CMOS等各种晶体管器件，而且还需要形成互连结构来实现这些器件之间以及器件与外部信号之间的连接。当制作完互连结构后，即在其上形成用于与封装基板连接的焊盘和覆盖器件互连结构并暴露焊盘的钝化层。

近来发现在28nm后端工艺中经常遇到钝化层破裂问题，经过研究发现所有的缺陷均位于相邻焊盘之间窄的空间区域中，并且焊盘-焊盘之间的空间越小，出现缺陷的概率越高。

因此，需要提出一种新的半导体器件及其制作方法、电子装置，以至少部分地解决上述问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

针对现有技术的不足，本发明提出一种半导体器件，其可以克服目前的半导体器件相邻焊盘之间的空间区域中的钝化层容易发送破裂的问题。

为了克服目前存在的问题，本发明一方面提供一种半导体器件，其包括：

半导体衬底，在所述半导体衬底上形成有互连结构以及位于所述互连结构之上的若干焊盘，在相邻焊盘之间形成有沿所述互连结构和所述焊盘堆叠方向延伸的空间区域，在所述空间区域中形成有应力阻断单元；

所述应力阻断单元包括：

自所述焊盘的侧面突出的伸出部；

形成在所述空间区域中的虚拟互连结构，所述伸出部与所述虚拟互连结构沿所述堆叠方向的投影至少有部分重叠。

进一步地，所述应力阻断单元在所述空间区域底部的投影在相邻的所述焊盘的连线方向上完全覆盖所述空间区域底部。

进一步地，所述虚拟互连结构至少包括顶部虚拟金属层，所述顶部虚拟金属层与所述互连结构中的顶部金属层高度一致，所述伸出部与所述顶部虚拟金属层沿所述堆叠方向的投影至少有部分重叠。

进一步地，所述虚拟互连结构还包括位于所述顶部虚拟金属层之下，但位于所述互连结构的第一金属层之上的中层虚拟金属层，所述顶部虚拟金属层与相邻层的所述中层虚拟金属层沿所述堆叠方向的投影至少有部分重叠，相邻层的所述中层虚拟金属层沿所述堆叠方向的投影至少有部分重叠。

进一步地，所述互连结构除所述第一金属层之外的每层金属层的同一高度处都设置有所述虚拟互连层。

进一步地，所述应力阻断单元还包括所述互连结构中的第一金属层的突出部，所述突出部与相邻层的所述虚拟金属层沿所述堆叠方向上的投影至少有部分重叠。

进一步地，所述突出部设置在所述空间区域中所述伸出部的相对侧。

进一步地，所述应力阻断单元的数量为若干个，并在与相邻的所述焊盘的连线方向垂直的方向上间隔排列。

进一步地，所述伸出部间隔布置，并且所述相邻焊盘中每个所述焊盘的所述伸出部与另一个所述焊盘的所述伸出部交错布置。

进一步地，相邻的两个所述应力阻断单元呈X状分布。

进一步地，所述空间区域的宽度小于等于2.55微米

根据本发明的半导体器件在相邻焊盘之间的空间区域中形成有虚拟互连结构，并且所述虚拟互连结构与自所述相邻焊盘中的每个所述焊盘的侧面突出的伸出部沿所述堆叠方向的投影至少有部分重叠，这样所述焊盘边缘的应力被所述虚拟互连结构阻止不能沿堆叠方向向下释放，因此可以避免由于该应力释放导致的钝化层破裂问题。

进一步地，所述伸出部和所述虚拟互连结构形成的应力阻断单元在所述空间区域底部的投影在相邻的所述焊盘的连线方向上完全覆盖所述空间区域底部，这样在与相邻的所述焊盘的连线方向垂直的方向便不会形成贯通所述空间区域的狭缝，从而阻断了上方焊盘/钝化层应力沿所述空间区域向下释放的路径，进而避免由于该应力释放导致的钝化层破裂问题。

本发明再一方面提供一种电子装置，其包括如上所述的半导体器件以及与所述半导体器件相连接的电子组件。

本发明提出的电子装置，由于具有上述半导体器件性能和良率提高，因而具有类似的优点。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1示出了相邻焊盘之间的空间区域发生钝化层破裂的示意图；

图2A示出了根据本发明的一实施方式的半导体器件的俯视图；

图2B为图2A所示半导体器件沿A-A方向的剖视图；

图2C为图2A所示半导体器件沿B-B方向的剖视图；

图2D为图2B和图2C的组合在一起的示意图；

图3A为根据本发明的另一实施方式的半导体器件的俯视图；

图3B为图3A所示半导体器件沿A-A方向的剖视图；

图3C为图3A所示半导体器件沿B-B方向的剖视图；

图4A为根据本发明的再一实施方式的半导体器件的俯视图；

图4B为图4A所示半导体器件沿A-A方向的剖视图；

图4C为根据本发明的又一实施方式的半导体器件剖视图；

图5A为根据本发明的又一实施方式的半导体器件的俯视图；

图5B为图5A所示半导体器件沿A-A方向的剖视图；

图5C为图5A所示半导体器件沿B-B方向的剖视图；

图6示出了根据本发明一实施方式的电子装置的结构示意图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在…下面”和“在…下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

为了更好地理解本发明，首先对钝化层发生破裂的原因进行分析。图1其示出了相邻焊盘之间的空间区域发生钝化层破裂的示意图。如图1所示，在半导体衬底100上形成有互连结构，所述互连结构包括金属层M1～M5以及顶部金属层UTM，在金属层之间形成有介质层101以隔离各层金属层，在顶部金属层UTM上形成有焊盘102，焊盘102之间以及焊盘102与顶部金属层UTM之间形成有钝化层103，焊盘102之间的空间区域中的钝化层103容易发生破裂。经过分析得出以下结论：1)热应力或薄膜应力带来的铜/铝(金属层、焊盘)收缩会导致钝化层破裂；2)空间区域越窄，盖层应力(焊盘、钝化层应力)越大，这是因为没有足够的空间共同承受应力，并且经过观察得出当空间尺寸小于2.55微米时便容易发生钝化层破裂问题；3)破裂指向没有金属层的区域，因为这些区域很难阻止应力释放；4)焊盘越厚，焊盘边缘的应力越大，应力峰值位于焊盘角落附近。

本发明基于上述分析，提出一种半导体器件，该半导体器件包括：

半导体衬底，在所述半导体衬底上形成有互连结构以及位于所述互连结构之上的若干焊盘，在相邻焊盘之间形成有沿所述互连结构和所述焊盘堆叠方向延伸的空间区域，在所述空间区域中形成有应力阻断单元；

所述应力阻断单元包括：

自所述焊盘的侧面突出的伸出部；

形成在所述空间区域中的虚拟互连结构，相邻的所述焊盘中的每个焊盘的所述伸出部与所述虚拟互连结构沿所述堆叠方向的投影至少有部分重叠。

根据本发明的半导体器件在相邻焊盘之间的空间区域中形成有虚拟互连结构，并且所述虚拟互连结构与自所述相邻焊盘中的每个所述焊盘的侧面突出的伸出部沿所述堆叠方向的投影至少有部分重叠，这样所述焊盘边缘的应力被所述虚拟互连结构阻止不能沿堆叠方向向下释放，因此可以避免由于该应力释放导致的钝化层破裂问题。

为了彻底理解本发明，将在下列的描述中提出详细的结构及步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

实施例一

下面将参图2A～图2D对根据本发明一实施方式的半导体器件做详细描述。

如图2A～图2D所示，根据本实施例的半导体器件包括半导体衬底，在所述半导体衬底上形成有互连结构以及位于所述互连结构之上相邻的第一焊盘201和第二焊盘202，所述互连结构包括位于所述半导体衬底之上的第一至第五金属层M1～M5，以及位于所述第五金属层之上的顶部金属层UTM，所述第一金属层M1为所述互连结构中最靠近所述半导体衬底的金属层，所述顶部金属层为所述互连结构中最远离所述半导体衬底并靠近焊盘的金属层。第一至第五金属层M1～M5以及顶部金属层UTM之间以及形成有金属间介电层(IMD)203，第一焊盘201和第二焊盘202之间，第一焊盘201与顶部金属层UTM之间，以及第二焊盘202与顶部金属层UTM之间均形成有钝化层204。可以理解的是，在本实施例中，图2A～图2D中出于简洁目的，未示出半导体衬底，仅示出具有改进的互连结构以及钝化层区域，并且图2A～图2D仅示出互连结构以及钝化层区域的局部区域，实际上互连结构中的各金属层彼此之间通过形成在金属间介电层(IMD)203中填充有导电材料的通孔(Via)电连接，由于图2A～图2D为第一焊盘201和第二焊盘202附近的局部放大图示，因此图中没有通孔(Via)，但是本领域技术人员应当理解在互连结构的其他区域是形成有通孔(Via)的，其他实施例的附图同本实施例的附图类似，后续将不再进行说明。

进一步地，如图2A～图2D所示，在第一焊盘201和第二焊盘202下方均形成有顶部金属层UTM以及金属层M1～M5，在第一焊盘201和第二焊盘202之间的区域以及该区域的下方没有形成顶部金属层UTM以及金属层M1～M5，因此该区域成为第一焊盘201和第二焊盘202上应力的释放路径，如果不阻挡该应力释放路径，该区域中的钝化层204将如前所述，容易发生破裂。为避免出现这种情况，在本实施例中，在第一焊盘201和第二焊盘202之间沿所述互连结构和焊盘堆叠方向延伸的空间区域中间隔设置有多个应力阻断单元，每个所述应力阻断单元包括形成在所述空间区域中的虚拟互连结构，自所述第一焊盘201和第二焊盘202的侧面S突出的伸出部205，所述第一金属层M1延伸至所述空间区域的突出部206，所述应力阻断单元沿所述堆叠方向的投影在相邻的所述焊盘的连线方向上(即图2A中双箭头所示方向上)完全覆盖所述空间区域底部，这样在与相邻的所述焊盘的连线方向垂直的方向便不会形成贯通所述空间区域的狭缝，从而阻断了上方焊盘/钝化层应力沿所述空间区域向下释放的路径，并增强了所述空间区域的应力承受能力，进而避免由于该应力释放导致的钝化层破裂问题。

需要说明的是，所述空间区域指的是相邻的焊盘以及相邻的互连结构所围成的空间，即，图2A～图2D中实线方框所示区域。所述空间区域底部指的是相邻的第一金属层M1底部之间的空间。本文中空间区域和空间区域底部均同此处含义，后文将不再赘述。

进一步地，在本实施例中，如图2A～图2D所示，伸出部205和突出部206在所述空间区域中间隔设置，并且伸出部205和突出部206分别设置在所述空间区域中彼此的相对侧上。具体地，在第一焊盘201和第二焊盘202上均间隔设置有多个伸出部205，并且第一焊盘201上的伸出部205和第二焊盘202上的伸出部205交错布置。同样地，在所述空间区域底部的第一金属层M1相对的两侧上均间隔设置有多个突出部206，并且第一金属层M1相对的两侧上的所述多个突出部206交错布置，也即，第一焊盘201下方的第一金属层M1上的突出部206和第二焊盘202下方的第一金属层M1上的突出部206交错布置。并且，对于每个位于所述空间区域顶部的所述伸出部205，在所述空间区域的底部的相对侧上形成有所述突出部206。

在所述空间区域中，对应于所述第二至第五金属层M5以及顶部金属层UTM的高度的位置分别形成有第一至第四虚拟金属层207～210以及顶部虚拟金属层211。在本实施例中，第一至第四虚拟金属层207～210以及顶部虚拟金属层211均间隔布置，并且第一至第四虚拟金属层207～210以及顶部虚拟金属层211的位置与所述伸出部205和突出部206的位置对应，也即，对于每一对沿所述堆叠方向的投影处于同一直线上的所述伸出部205和突出部206，在其连线上对应于所述第二至第五金属层M5以及顶部金属层UTM的高度的位置分别形成有第一至第四虚拟金属层207～210以及顶部虚拟金属层211。并且，第一至第四虚拟金属层207～210以及顶部虚拟金属层211中相邻的虚拟金属层彼此之间沿所述堆叠方向投影有部分重叠，顶部虚拟金属层211与伸出部205彼此之间沿所述堆叠方向的投影有部分重叠，第一虚拟金属层207与突出部206彼此之间沿所述堆叠方向的投影有部分重叠。因此，对于每一个应力阻断单元而言，其不仅呈梯形状，而且阻断单元中上下相邻的部分沿所述堆叠方向的投影有部分重叠。这样，每个所述应力阻断单元沿所述堆叠方向的投影在相邻的所述焊盘的连线方向上(即图2A中双箭头所示方向上)完全覆盖所述空间区域底部。

进一步地由于在本实施例中，在所述空间区域中间隔设置有多个所述应力阻断单元，并且如图2D所示，相邻的两个所述应力阻断单元呈X状分布，这样通过该多个应力阻断单元在与相邻的所述焊盘的连线方向垂直的方向便不会形成贯通所述空间区域的狭缝，从而如图2D所示，第一焊盘201和第二焊盘202以及钝化层204上的应力将不能沿该空间区域向下释放，并且第一焊盘201和第二焊盘202以及钝化层204上的应力被所述空间区域中的虚拟金属层共同承受，这样便避免了钝化层发生破裂的问题。

实施例二

下面将参图3A～图3C对根据本发明另一实施方式的半导体器件做详细描述。

如图3A～图3C所示，根据本实施例的半导体器件包括半导体衬底，在所述半导体衬底上形成有互连结构以及位于所述互连结构之上相邻的第一焊盘301和第二焊盘302，所述互连结构包括位于所述半导体衬底之上的第一至第五金属层M1～M5，以及位于所述第五金属层之上的顶部金属层UTM。第一至第五金属层M1～M5以及顶部金属层UTM之间以及形成有金属间介电层(IMD)303，第一焊盘301和第二焊盘302之间，以及第一焊盘301和第二焊盘302与顶部金属层之间形成有钝化层304。

进一步地，如图3A～图3C所示，在第一焊盘301和第二焊盘302下方均形成有顶部金属层UTM以及金属层M1～M5，在第一焊盘301和第二焊盘302之间的区域以及该区域的下方没有形成顶部金属层UTM以及金属层M1～M5，因此该区域成为第一焊盘301和第二焊盘302上应力的释放路径，如果不阻挡该应力释放路径，该区域中的钝化层304将如前所述，容易发生破裂。为避免出现这种情况，在本实施例中，在第一焊盘301和第二焊盘302之间沿所述互连结构和焊盘堆叠方向延伸的空间区域(即，图3A～图3C中实线方框所示区域)中间隔设置有多个应力阻断单元，每个所述应力阻断单元包括形成在所述空间区域中的虚拟互连结构，自所述第一焊盘301和第二焊盘302的侧面S突出的伸出部305，所述第一金属层M1延伸至所述空间区域的突出部306，所述应力阻断单元沿所述堆叠方向的投影在相邻的第一焊盘301和第二焊盘302的连线方向上(即图3A中双箭头所示方向上)完全覆盖所述空间区域底部，这样在与相邻的所述焊盘的连线方向垂直的方向便不会形成贯通所述空间区域的狭缝，从而阻断了上方焊盘/钝化层应力沿所述空间区域向下释放的路径，并增强了所述空间区域的应力承受能力，进而避免由于该应力释放导致的钝化层破裂问题。

进一步地，在本实施例中，如图3A～图3C所示，伸出部205和突出部206在所述空间区域中间隔设置，并且伸出部205和突出部206分别设置在所述空间区域中彼此的相对侧上。具体地，第一焊盘301和第二焊盘302上均间隔设置有多个伸出部305，并且第一焊盘301上的伸出部305和第二焊盘302上的伸出部305交错布置。同样地，在所述空间区域底部的第一金属层M1相对的两侧上均间隔设置有多个突出部306，并且第一金属层M1相对的两侧上的所述多个突出部306交错布置，也即，第一焊盘301下方的第一金属层M1上的突出部306和第二焊盘302下方的第一金属层M1上的突出部306交错布置。并且，对于每个位于所述空间区域顶部的所述伸出部305，在所述空间区域的底部的相对侧上形成有所述突出部306。

在所述空间区域中，对应于所述第二至第五金属层M5以及顶部金属层UTM的高度的位置分别形成有第一至第四虚拟金属层307～310以及顶部虚拟金属层311。在本实施例中，第一至第四虚拟金属层307～310以及顶部虚拟金属层311均间隔布置，并且第一至第四虚拟金属层307～310以及顶部虚拟金属层311的位置与所述伸出部305和突出部306的位置对应，也即，对于每一对沿所述堆叠方向的投影处于同一直线上的所述伸出部305和突出部306，在其连线上对应于所述第二至第五金属层M5以及顶部金属层UTM的高度的位置分别形成有第一至第四虚拟金属层307～310以及顶部虚拟金属层311。并且，第一至第四虚拟金属层307～310以及顶部虚拟金属层311中相邻的虚拟金属层彼此之间沿所述堆叠方向的投影有部分重叠，顶部虚拟金属层311与伸出部305彼此之间沿所述堆叠方向的投影有部分重叠，第一虚拟金属层307与突出部306彼此之间沿所述堆叠方向的投影有部分重叠。因此，对于每一个应力阻断单元而言，其不仅呈梯形状，而且阻断单元中上下相邻的部分沿所述堆叠方向的投影有部分重叠。这样，每个所述应力阻断单元沿所述堆叠方向的投影在相邻的所述焊盘的连线方向上(即图3A中双箭头所示方向上)完全覆盖所述空间区域底部。

进一步地由于在本实施例中，在所述空间区域中间隔设置有多个所述应力阻断单元，并且如图3C所示，相邻的两个所述应力阻断单元呈X状分布，这样通过该多个应力阻断单元在与相邻的所述焊盘的连线方向垂直的方向便不会形成贯通所述空间区域的狭缝，从而第一焊盘301和第二焊盘302以及钝化层304上的应力将不能沿该空间区域向下释放，并且第一焊盘301和第二焊盘302以及钝化层304上的应力被所述空间区域中的虚拟金属层共同承受，这样便避免了钝化层发生破裂的问题。

实施例三

下面将参图4A～图4C对根据本发明再一实施方式的半导体器件做详细描述。

如图4A～图4C所示，根据本实施例的半导体器件包括半导体衬底，在所述半导体衬底上形成有互连结构以及位于所述互连结构之上相邻的第一焊盘401和第二焊盘402，所述互连结构包括位于所述半导体衬底之上的第一至第五金属层M1～M5，以及位于所述第五金属层之上的顶部金属层UTM。第一至第五金属层M1～M5以及顶部金属层UTM之间以及形成有金属间介电层(IMD)403，第一焊盘401和第二焊盘402之间，以及第一焊盘401和第二焊盘402与顶部金属层之间形成有钝化层404。

进一步地，如图4A～图4C所示，在第一焊盘401和第二焊盘402下方均形成有顶部金属层UTM以及金属层M1～M5，在第一焊盘401和第二焊盘402之间的区域以及该区域的下方没有形成顶部金属层UTM以及金属层M1～M5，因此该区域成为第一焊盘401和第二焊盘402上应力的释放路径，如果不阻挡该应力释放路径，该区域中的钝化层404将如前所述，容易发生破裂。为避免出现这种情况，在本实施例中，在第一焊盘401和第二焊盘402之间沿所述互连结构和焊盘堆叠方向延伸的空间区域(即，图4A～图4C中实线方框所示区域)中形成有应力阻断单元，所述应力阻断单元至少包括形成在所述空间区域中的虚拟互连结构，自所述第一焊盘401和第二焊盘402的侧面S突出的伸出部405，所述应力阻断单元在沿所述堆叠方向的投影在第一焊盘401和第二焊盘402的连线方向上(即图4A中双箭头所示方向上)完全覆盖所述空间区域底部，这样在与相邻的所述焊盘的连线方向垂直的方向便不会形成贯通所述空间区域的狭缝，从而阻断了上方焊盘/钝化层应力沿所述空间区域向下释放的路径，并增强了所述空间区域的应力承受能力，进而避免由于该应力释放导致的钝化层破裂问题。

进一步地，在本实施中，如图4A～图4B所示，在所述空间区域中仅设置有一个所述应力阻断单元，所述应力阻挡单元中的伸出部405为一个整体而不是间隔设置，即，所述伸出部405在所述空间区域中在与所述第一焊盘401和第二焊盘402的连线方向垂直的方向上连续，也即伸出部405在所述空间区域中在与所述第一焊盘401和第二焊盘402的连线方向垂直的方向上的尺寸与所述第一焊盘401和第二焊盘402在该方向上的尺寸一致，或者说伸出部405沿所述堆叠方向的投影在与所述第一焊盘401和第二焊盘402的连线方向垂直的方向上完全覆盖所述空间区域底部。

在所述空间区域中，对应于所述第一至第五金属层M5以及顶部金属层UTM的高度的位置分别形成有第一至第五虚拟金属层406～410以及顶部虚拟金属层411。同样地，在本实施例中，第一至第五虚拟金属层406～410以及顶部虚拟金属层411中的每层虚金属层在所述空间区域中为一个整体而不是间隔设置，即第一至第五虚拟金属层406～410以及顶部虚拟金属层411中的每层虚拟金属层在与所述第一焊盘401和第二焊盘402的连线方向垂直的方向连续，也即，在所述空间区域中，每层所述虚拟金属层在与所述第一焊盘401和第二焊盘402的连线方向垂直的方向上的尺寸与所述第一焊盘401和第二焊盘402在该方向上的尺寸一致，或者说每层所述虚拟金属层沿所述堆叠方向的投影在与所述第一焊盘401和第二焊盘402的连线方向垂直的方向上完全覆盖所述空间区域底部。进一步地，在本实施例中，顶部虚拟金属层411和伸出部405沿所述堆叠方向的投影有部分重叠，并且第一至第五虚拟金属层406～410以及顶部虚拟金属层411彼此之间沿所述堆叠方向的投影完全重叠，这样通过该应力阻断单元在与相邻的所述焊盘的连线方向垂直的方向便不会形成贯通所述空间区域的狭缝，从而第一焊盘401和第二焊盘402以及钝化层404上的应力将不能沿该空间区域向下释放，并且第一焊盘401和第二焊盘402以及钝化层404上的应力被所述空间区域中的虚拟金属层共同承受，这样便避免了钝化层发生破裂的问题。

可以理解的是，在本发明其他实施例中，也可以不设置第一虚拟金属层406，而如实施例一和二中的一样，在所述空间区域的底部在第一金属层M1上形成有延伸至所述空间区域的突出部412，突出部412中在与所述第一焊盘401和第二焊盘402的连线方向垂直的方向上连续，也即突出部412在所述空间区域中在与所述第一焊盘401和第二焊盘402的连线方向垂直的方向上的尺寸与所述第一焊盘401和第二焊盘402在该方向上的尺寸一致，或者说突出部412沿所述堆叠方向的投影在与所述第一焊盘401和第二焊盘402的连线方向垂直的方向上完全覆盖所述空间区域底部。并且，突出部412和第二虚拟金属层407沿所述堆叠方向的投影有部分重叠，以进一步避免在所述空间区域中形成长度方向和宽度方向均贯通的狭缝。

实施例四

下面将参图5A～图5C对根据本发明另一实施方式的半导体器件做详细描述。

如图5A～图5C所示，根据本实施例的半导体器件包括半导体衬底，在所述半导体衬底上形成有互连结构以及位于所述互连结构之上相邻的第一焊盘501和第二焊盘502，所述互连结构包括位于所述半导体衬底之上的第一至第五金属层M1～M5，以及位于所述第五金属层之上的顶部金属层UTM。第一至第五金属层M1～M5以及顶部金属层UTM之间以及形成有金属间介电层(IMD)503，第一焊盘501和第二焊盘502之间，以及第一焊盘501和第二焊盘502与顶部金属层之间形成有钝化层504。

进一步地，如图5A～图5C所示，在第一焊盘501和第二焊盘502下方均形成有顶部金属层UTM以及金属层M1～M5，在第一焊盘501和第二焊盘502之间的区域以及该区域的下方没有形成顶部金属层UTM以及金属层M1～M5，因此该区域成为第一焊盘501和第二焊盘502上应力的释放路径，如果不阻挡该应力释放路径，该区域中的钝化层504将如前所述，容易发生破裂。为避免出现这种情况，在本实施例中，在第一焊盘501和第二焊盘502之间沿所述互连结构和焊盘堆叠方向延伸的空间区域(即，图5A～图5C中实线方框所示区域)中间隔所述多个应力阻断单元，每个所述应力阻断单元包括形成在所述空间区域中的虚拟互连结构，自所述第一焊盘501和第二焊盘502的侧面S突出的伸出部505，所述第一金属层M1延伸至所述空间区域的突出部506，所述应力阻断单元沿所述堆叠方向的投影在相邻的所述焊盘的连线方向上(即图5A中双箭头所示方向上)完全覆盖所述空间区域底部，这样在与相邻的所述焊盘的连线方向垂直的方向便不会形成贯通所述空间区域的狭缝，从而阻断了上方焊盘/钝化层应力沿所述空间区域向下释放的路径，并增强了所述空间区域的应力承受能力，进而避免由于该应力释放导致的钝化层破裂问题。

进一步地，在本实施例中，如图5A～图5C所示，伸出部505和突出部506在所述空间区域中间隔设置，并且伸出部205和突出部206分别设置在所述空间区域中彼此的相对侧上。具体地，如图5A～图5C所示，在本实施例中，第一焊盘501和第二焊盘502上均间隔设置有多个伸出部505，并且第一焊盘501上的伸出部505和第二焊盘502上的伸出部505交错布置。同样地，在所述空间区域底部的第一金属层M1相对的两侧上均间隔设置有多个突出部506，并且第一金属层M1相对的两侧上的所述多个突出部506交错布置，也即，第一焊盘501下方的第一金属层M1上的突出部506和第二焊盘502下方的第一金属层M1上的突出部506交错布置。并且，对于每个位于所述空间区域顶部的所述伸出部505，在所述空间区域的底部的相对侧上形成有所述突出部506。

在所述空间区域中，对应于所述第二至第五金属层M5以及顶部金属层UTM的高度的位置分别形成有第一至第四虚拟金属层507～510以及顶部虚拟金属层511。在本实施例中，所述多个应力阻断单元共用一个顶部虚拟金属层511。具体地，在所述空间区域中顶部虚拟金属层511在与所述第一焊盘501和第二焊盘502的连线方向垂直的的方向上均连续，也即，在所述空间区域中，顶部虚拟金属层511在与所述第一焊盘501和第二焊盘502的连线方向垂直的方向上的尺寸与所述第一焊盘501和第二焊盘502在该方向上的尺寸一致，或者说顶部虚拟金属层511沿所述堆叠方向的投影在与所述第一焊盘501和第二焊盘502的连线方向垂直的方向上完全覆盖所述空间区域底部。

进一步地，在所述空间区域中，第一至第四虚拟金属层507～510在所述空间区域均间隔布置，并且第一至第四虚拟金属层507～510的位置与所述伸出部505和突出部506的位置对应，也即，对于每一对沿所述堆叠方向的投影处于同一直线上的所述伸出部505和突出部506，在其连线上对应于所述第二至第五金属层M5的高度的位置分别形成有第一至第四虚拟金属层507～510。第一至第四虚拟金属层507～510中相邻的部分沿所述堆叠方向的投影有部分重叠，例如第一虚拟金属层507和第二虚拟金属层508沿所述堆叠方向的投影有部分重叠。顶部虚拟金属层511与伸出部505沿所述堆叠方向的投影有部分重叠，第一虚拟金属层507和突出部506沿所述堆叠方向的投影有部分重叠，这样通过该多个应力阻断单元在与相邻的所述焊盘的连线方向垂直的方向便不会形成贯通所述空间区域的狭缝，从而第一焊盘501和第二焊盘502以及钝化层504上的应力将不能沿该空间区域向下释放，并且第一焊盘501和第二焊盘502以及钝化层504上的应力被所述空间区域中的虚拟金属层共同承受，这样便避免了钝化层发生破裂的问题。

实施例五

本发明的再一个实施例提供一种电子装置，包括半导体器件以及与所述半导体器件相连的电子组件。其中，该半导体器件包括：半导体衬底，在所述半导体衬底上形成有互连结构以及位于所述互连结构之上的焊盘，在相邻焊盘之间形成有沿所述互连结构和所述焊盘堆叠方向延伸的空间区域，在所述空间区域中形成有应力阻断单元；所述应力阻断单元包括：所述焊盘延伸至所述空间区域的伸出部；形成在所述空间区域中的虚拟互连结构，相邻的所述焊盘中的每个焊盘的所述伸出部与所述虚拟互连结构沿所述堆叠方向的投影至少有部分重叠；所述应力阻断单元沿所述堆叠方向的投影在相邻的所述焊盘的连线方向上完全覆盖所述空间区域底部。

其中，半导体衬底可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。半导体衬底上可以形成有器件，例如NMOS和/或PMOS等。同样，半导体衬底中还可以形成有导电构件，导电构件可以是晶体管的栅极、源极或漏极，也可以是与晶体管电连接的金属互连结构，等等。此外，在半导体衬底中还可以形成有隔离结构，所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。作为示例，在本实施例中，半导体衬底的构成材料选用单晶硅。

其中，该电子组件，可以为分立器件、集成电路等任何电子组件。

本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括该半导体器件的中间产品。

其中，图6示出手机的示例。手机600的外部设置有包括在外壳601中的显示部分602、操作按钮603、外部连接端口604、扬声器605、话筒606等。

本发明实施例的电子装置，由于所包含的半导体器件可以避免钝化层破裂，良率和性能提高，因此该电子装置同样具有类似的优点。

可以理解的是，在本发明中仅以第一焊盘和第二焊盘为例来说明在相邻焊盘之间的空间区域设置虚拟金属层来阻断应力释放路径，以避免钝化层破裂，在其它实施例中，互连结构上焊盘的数量可以为更多个，并且对于相邻焊盘之间的空间区域只要其没有形成有金属层便可设置根据本发明的虚拟金属层来阻断应力释放路径。

还可以理解的是，在本发明中，金属层和虚拟金属层的数量是示例性的，其不构成对本发明的限制，在本发明其他实施例中可以具有更多或更少的金属层和虚拟金属层。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (11)

1.一种半导体器件，其特征在于，包括：

半导体衬底，在所述半导体衬底上形成有互连结构以及位于所述互连结构之上的若干焊盘，在相邻焊盘之间形成有沿所述互连结构和所述焊盘堆叠方向延伸的空间区域，在所述空间区域中形成有应力阻断单元；

所述应力阻断单元包括：

自所述焊盘的侧面突出的伸出部；

形成在所述空间区域中的虚拟互连结构，所述伸出部与所述虚拟互连结构沿所述堆叠方向的投影至少有部分重叠，

其中，所述应力阻断单元在所述空间区域底部的投影在相邻的所述焊盘的连线方向上完全覆盖所述空间区域底部。

2.根据权利要求1所述的半导体器件，其特征在于，所述虚拟互连结构至少包括顶部虚拟金属层，所述顶部虚拟金属层与所述互连结构中的顶部金属层高度一致，所述伸出部与所述顶部虚拟金属层沿所述堆叠方向的投影至少有部分重叠。

3.根据权利要求2所述的半导体器件，其特征在于，所述虚拟互连结构还包括位于所述顶部虚拟金属层之下，但位于所述互连结构的第一金属层之上的中层虚拟金属层，所述顶部虚拟金属层与相邻层的所述中层虚拟金属层沿所述堆叠方向的投影至少有部分重叠，相邻层的所述中层虚拟金属层沿所述堆叠方向的投影至少有部分重叠。

4.根据权利要求3所述的半导体器件，其特征在于，在所述互连结构除所述第一金属层和顶部金属层之外的每层金属层的同一高度处都设置有所述中层虚拟金属层。

5.根据权利要求3所述的半导体器件，其特征在于，所述应力阻断单元还包括所述互连结构中的第一金属层的突出部，所述突出部与相邻层的所述中层虚拟金属层沿所述堆叠方向的投影至少有部分重叠。

6.根据权利要求5所述的半导体器件，其特征在于，所述突出部设置在所述空间区域中所述伸出部的相对侧。

7.根据权利要求1至6任一项所述的半导体器件，其特征在于，所述应力阻断单元的数量为若干个，并在与相邻的所述焊盘的连线方向垂直的方向上间隔排列。

8.根据权利要求7所述的半导体器件，其特征在于，所述伸出部间隔布置，并且所述相邻焊盘中每个所述焊盘的所述伸出部与另一个所述焊盘的所述伸出部交错布置。

9.根据权利要求7所述的半导体器件，其特征在于，相邻的两个所述应力阻断单元呈X状分布。

10.根据权利要求1至6任一项所述的半导体器件，其特征在于，所述空间区域的宽度小于等于2.55微米。

11.一种电子装置，其特征在于，包括如权利要求1-10中的任意一项所述的半导体器件以及与所述半导体器件相连接的电子组件。

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