CN105702636B - 湿气阻挡结构和/或保护环、半导体器件以及制造方法 - Google Patents

湿气阻挡结构和/或保护环、半导体器件以及制造方法 Download PDF

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Abstract

本发明公开了湿气阻挡结构和/或保护环、包括其的半导体器件以及制造其的方法。湿气阻挡结构包括设置在基板的密封区域上的有源鳍，该基板包括芯片区域以及围绕芯片区域的周边的密封区域，该有源鳍连续地围绕芯片区域并且在平面图中具有蜿蜒线形状。栅结构覆盖有源鳍并且围绕芯片区域的周边。导电结构设置在栅结构上，该导电结构围绕芯片区域的周边。

Description

湿气阻挡结构和/或保护环、半导体器件以及制造方法
技术领域
本发明构思涉及湿气阻挡结构和/或保护环(guard ring)、包括该湿气阻挡结构和/或保护环的半导体器件以及制造该湿气阻挡结构和/或保护环的方法。
背景技术
在芯片区域周围的密封区域中，湿气阻挡结构被设置来保护芯片免受在晶片切割工艺期间产生的湿气和/或裂纹的影响。保护环可以形成在密封区域中以使芯片接地。鳍型场效应晶体管(FinFET)可以形成在芯片区域中。在进行化学机械抛光(CMP)工艺以形成finFET的有源鳍时，可能发生凹陷(dishing)。因而，绝缘层在芯片区域和密封区域之间会具有高度差。
发明内容
根据本发明构思的示例性实施方式，湿气阻挡结构包括：设置在基板的密封区域上的有源鳍，该基板包括芯片区域以及围绕芯片区域的周边的密封区域，该有源鳍连续地围绕芯片区域并且在平面图中具有蜿蜒线形状；覆盖有源鳍并且围绕芯片区域的周边的栅结构；以及设置在栅结构上的导电结构，该导电结构围绕芯片区域的周边。
在本发明构思的示例性实施方式中，湿气阻挡结构还包括多个有源鳍，其中该栅结构覆盖多个有源鳍中的两个相邻有源鳍。
在本发明构思的示例性实施方式中，两个相邻的有源鳍基本上彼此平行。
在本发明构思的示例性实施方式中，导电结构包括：设置在栅结构上的接触插塞，该接触插塞围绕芯片区域的周边；以及设置在接触插塞上的通路，该通路围绕芯片区域的周边。
在本发明构思的示例性实施方式中，湿气阻挡结构还包括多个有源鳍、多个栅结构以及多个导电结构、以及设置在多个导电结构上的金属板。
在本发明构思的示例性实施方式中，湿气阻挡结构还包括设置在栅结构和导电结构之间的阻挡层图案，该阻挡层图案包括绝缘材料。
在本发明构思的示例性实施方式中，栅结构包括顺序层叠在有源鳍上的栅绝缘层图案和栅电极。
在本发明构思的示例性实施方式中，栅绝缘层图案包括高k电介质材料，并且栅电极包括金属。
在本发明构思的示例性实施方式中，有源鳍包括：多个第一部分，其每个均在基本上平行于基板的顶表面的第一方向上延伸；以及多个第二部分，其每个均在基本上平行于基板的顶表面并且基本上垂直于第一方向的第二方向上延伸，其中多个第一部分中的每个第一部分的每个端部连接到多个第二部分的相应的第二部分的端部。
在本发明构思的示例性实施方式中，有源鳍具有波浪形状。
根据本发明构思的示例性实施方式，保护环包括：设置在基板的密封区域上的有源鳍，该基板包括芯片区域以及围绕芯片区域的外边缘的密封区域，并且有源鳍连续地围绕芯片区域的外边缘并且在平面图中具有蜿蜒线形状；以及设置在有源鳍上的导电结构，该导电结构围绕芯片区域。
在本发明构思的示例性实施方式中，保护环还包括多个有源鳍，其中该导电结构覆盖多个有源鳍中的两个相邻有源鳍。
在本发明构思的示例性实施方式中，两个相邻的有源鳍基本上彼此平行。
在本发明构思的示例性实施方式中，导电结构包括：设置在有源鳍上的接触插塞，该接触插塞围绕芯片区域的外边缘；以及设置在接触插塞上的通路，该通路围绕芯片区域的外边缘。
在本发明构思的示例性实施方式中，湿气阻挡结构还包括多个有源鳍和多个导电结构、以及设置在多个导电结构上的金属板。
在本发明构思的示例性实施方式中，保护环还包括设置在有源鳍和导电结构之间的源/漏层和金属硅化物图案。
在本发明构思的示例性实施方式中，源/漏层是用杂质掺杂的外延层。
在本发明构思的示例性实施方式中，源/漏层包括硅锗或硅碳化物。
在本发明构思的示例性实施方式中，有源鳍包括：多个第一部分，其每个均在基本上平行于基板的顶表面的第一方向上延伸；以及多个第二部分，其每个均在基本上平行于基板的顶表面并且基本上垂直于第一方向的第二方向上延伸，其中多个第一部分中的每个第一部分的每个端部连接到多个第二部分中相应的第二部分的端部。
在本发明构思的示例性实施方式中，有源鳍具有波浪形状。
根据本发明构思的示例性实施方式，半导体器件包括：基板，包括第一区域、第二区域和第三区域，第二区域围绕第一区域的周边设置，第三区域围绕第二区域的周边设置；第一有源鳍，设置在基板的第一区域上；第一保护环；以及湿气阻挡结构。该第一保护环包括：设置在基板的第二区域上的第二有源鳍，该第二有源鳍连续地围绕第一区域的周边并且在平面图中成形为蜿蜒线；以及第一导电结构，设置在第二有源鳍上，该第一导电结构围绕第一区域的周边。湿气阻挡结构包括：设置在基板的第三区域上的第三有源鳍，该第三有源鳍连续地围绕第二区域的周边并且在平面图中成形为蜿蜒线；第一栅结构，覆盖第三有源鳍并且围绕第二区域的周边，以及设置在第二栅结构上的第二导电结构，该第二导电结构围绕第二区域的周边。
在本发明构思的示例性实施方式中，半导体器件还包括多个第二有源鳍和多个第三有源鳍，其中第一导电结构覆盖多个第二有源鳍中的两个相邻第二有源鳍，第二导电结构覆盖多个第三有源鳍中的两个相邻第三有源鳍。
在本发明构思的示例性实施方式中，两个相邻的第二有源鳍基本上彼此平行。
在本发明构思的示例性实施方式中，第一导电结构包括：设置在第二有源鳍上的第一接触插塞，该第一接触插塞围绕第一区域的周边；以及设置在第一接触插塞上的第一通路，该第一通路围绕第一区域的周边，其中第二导电结构包括：设置在第一栅结构上的第二接触插塞，该第二接触插塞围绕第二区域的周边；以及在第二接触插塞上的第二通路，该第二通路连续地围绕第二区域。
在本发明构思的示例性实施方式中，第一和第二接触插塞包括基本上相同的材料，第一接触插塞的顶表面部分与第二接触插塞的顶表面部分基本上共面，并且其中第一和第二通路包括基本上相同的材料。
在本发明构思的示例性实施方式中，半导体器件还包括：多个第一有源鳍、多个第二有源鳍、多个第三有源鳍、多个第一导电结构、多个第二导电结构以及多个第二栅结构；以及设置在多个第一导电结构和多个第二导电结构上的金属板。
在本发明构思的示例性实施方式中，半导体器件还包括设置在第二有源鳍和第一导电结构之间的源/漏层和金属硅化物图案。
在本发明构思的示例性实施方式中，半导体器件还包括设置在第二栅结构和第二导电结构之间的阻挡层图案，该阻挡层图案包括绝缘材料。
在本发明构思的示例性实施方式中，第二栅结构包括顺序层叠在第三有源鳍上的第二栅绝缘层图案和第二栅电极。
在本发明构思的示例性实施方式中，其中第一有源鳍在基本上平行于基板的顶表面的第一方向上延伸，其中第二有源鳍包括每个均在第一方向上延伸的多个第一部分以及每个均在基本上平行于基板的顶表面并且基本上垂直于第一方向的第二方向上延伸的多个第二部分，其中多个第一部分中的每个第一部分的每个端部连接到多个第二部分中的相应的第二部分的端部。
在本发明构思的示例性实施方式中，第三有源鳍包括每个均在第一方向上延伸的多个第三部分以及每个均在第二方向上延伸的多个第四部分，其中多个第三部分中的每个第三部分的每个端部连接到多个第四部分中的相应的第四部分的端部。
在本发明构思的示例性实施方式中，半导体器件还包括第一栅结构，该第一栅结构包括顺序层叠在第一有源鳍上的第一栅绝缘层图案和第一栅电极。
在本发明构思的示例性实施方式中，第一和第二栅结构包括基本上相同的材料。
在本发明构思的示例性实施方式中，第二和第三有源鳍的每个具有波浪形状。
在本发明构思的示例性实施方式中，半导体器件还包括：设置在基板的第三区域上的第四有源鳍，该第四有源鳍围绕第二区域的周边并且在平面图中具有蜿蜒线形状；以及包括第四有源鳍的第二保护环；以及设置在第四有源鳍上的第三导电结构，该第三导电结构围绕第二区域的周边。
在本发明构思的示例性实施方式中，第一区域是在其中形成半导体芯片的芯片区域，第二和第三区域的每个是密封区域。
根据本发明构思的示例性实施方式，一种制造半导体器件的方法包括：在基板上形成隔离层图案以限定场区，以及形成从隔离层图案突出的第一、第二和第三有源鳍，基板包括第一区域、围绕第一区域的周边的第二区域以及围绕第二区域的周边的第三区域，该场区的顶表面被隔离层图案覆盖，第一、第二和第三有源鳍的顶表面没有被隔离层图案覆盖，第一有源鳍在第一区域中，第二有源鳍在第二区域中，第三有源鳍在第三区域中，其中第二有源鳍连续地围绕第一区域的周边并且在平面图中具有蜿蜒线形状，第三有源鳍连续地围绕第二区域的周边并且在平面图中具有蜿蜒线形状；形成第一栅结构以覆盖第三有源鳍并且连续地围绕第二区域；在第二有源鳍上形成第一导电结构以围绕第一区域的周边；以及在第一栅结构上形成第二导电结构以围绕第二区域的周边。
在本发明构思的示例性实施方式中，形成第一、第二和第三有源鳍包括：在第一区域上形成第一掩模；在第二区域上形成第二掩模以及在第三区域上形成第三掩模；使用第一掩模蚀刻基板以在第一区域上形成第一沟槽；使用第二掩模蚀刻基板以在第二区域上形成第二沟槽；以及使用第三掩模蚀刻基板以在第三区域上形成第三沟槽；在基板上形成隔离层以填充第一、第二和第三沟槽；在隔离层上进行化学机械抛光(CMP)工艺以暴露基板的顶表面并且平坦化隔离层；以及去除隔离层的上部分。
在本发明构思的示例性实施方式中，形成第一、第二和第三掩模包括：在基板上形成掩模层；在第一区域的掩模层上形成第一牺牲层图案；在第二区域中的掩模层上形成第二牺牲层图案；以及在第三区域中的掩模层上形成第三牺牲层图案，该第二牺牲层图案连续地围绕第一区域的周边并且具有蜿蜒线形状，第三牺牲层图案连续地围绕第二区域的周边并且具有蜿蜒线形状；在第一牺牲层图案的侧壁上形成第一间隔物；在第二牺牲层图案的侧壁上形成第二间隔物；以及在第三牺牲层图案的侧壁上形成第三间隔物；以及在去除第一至第三牺牲层图案之后，使用第一、第二和第三间隔物作为蚀刻掩模来蚀刻掩模层。
在本发明构思的示例性实施方式中，一种方法还包括形成多个第二有源鳍和多个第三有源鳍，其中形成第一栅结构包括形成第一栅结构以覆盖多个第三有源鳍中的两个相邻的第三有源鳍，其中形成第一导电结构包括形成第一导电结构以覆盖多个第二有源鳍中的两个相邻的第二有源鳍。
在本发明构思的示例性实施方式中，该两个相邻的第二有源鳍彼此平行，该两个相邻的第三有源鳍彼此平行。
在本发明构思的示例性实施方式中，一种方法还包括形成多个第一有源鳍，其中多个第一有源鳍中的第一有源鳍在基本上平行于基板的顶表面的第二方向上延伸，其中多个第一有源鳍中的另一第一有源鳍在基本上平行于基板的顶表面并且基本上垂直于第二方向的第一方向上延伸。
在本发明构思的示例性实施方式中，一种方法还包括形成第二栅结构，其中形成第二栅结构包括在多个第一有源鳍上形成第二栅结构以及形成隔离层图案以在第二方向上延伸。
在本发明构思的示例性实施方式中，形成第一和第二导电结构包括：在第二有源鳍上形成第一接触插塞以围绕第一区域的周边；以及在第一栅结构上形成第二接触插塞以围绕第二区域的周边；在第一接触插塞上形成第一通路以连续地围绕第一区域；以及在第二接触插塞上形成第二通路以围绕第二区域的周边。
根据本发明构思的示例性实施方式，一种半导体器件包括：基板，具有第一区域和第二区域，其中第二区域围绕第一区域设置；设置在第一区域上的第一有源鳍；设置在第二区域上的第二有源鳍；以及设置在第二区域上的第三有源鳍，其中第二有源鳍形成围绕第一区域的闭环，第三有源鳍形成围绕第二有源鳍的闭环；设置在第二有源鳍上的第一导电结构，其中第一导电结构形成围绕第一区域的闭环；覆盖第三有源鳍的第一栅结构；设置在第一栅结构上的第二导电结构，其中第一栅结构形成围绕第二有源鳍的闭环，第二导电结构形成围绕第二有源鳍的闭环。
在本发明构思的示例性实施方式中，半导体器件还包括：设置在第二和第三有源鳍之间的第四有源鳍，该第四有源鳍形成围绕第二有源鳍的闭环；以及设置在基板的第二区域上的第五有源鳍，该第五有源鳍形成围绕第三有源鳍的闭环，其中第一导电结构覆盖第二和第四有源鳍，第二导电结构覆盖第三和第五有源鳍。
在本发明构思的示例性实施方式中，第二和第三有源鳍每个均包括弯曲部分或Z字形部分。
在本发明构思的示例性实施方式中，半导体器件还包括第二栅结构，第二栅结构包括顺序层叠在第一有源鳍上的第一栅绝缘层图案以及第一栅电极。
在本发明构思的示例性实施方式中，第一导电结构包括：设置在第二有源鳍上的第一接触插塞，该第一接触插塞形成围绕第一区域的闭环；以及设置在第一接触插塞上的第一通路，该第一通路形成围绕第一区域的闭环，其中第二导电结构包括：设置在第一栅结构上的第二接触插塞，该第二接触插塞形成围绕第二有源鳍的闭环；以及设置在第二接触插塞上的第二通路，该第二通路形成围绕第二有源鳍的闭环。
附图说明
通过参考附图对本发明构思的示例性实施方式的详细描述，本发明构思将被更清楚地理解，在附图中：
图1是示出根据本发明构思的示例性实施方式的湿气阻挡结构和第一保护环的平面图；
图2、3和4是图1的截面图，示出了根据本发明构思的示例性实施方式的湿气阻挡结构和第一保护环；
图5、6、7、8、9、10和11是示出根据本发明构思的示例性实施方式的图1的湿气阻挡结构和第一保护环的放大平面图；
图12是示出根据本发明构思的示例性实施方式的半导体器件的平面图；
图13、14、15和16是图12的截面图，示出了根据本发明构思的示例性实施方式的半导体器件；以及
图17、18、19、20、21、22、23、24、25、26、27、28、29、30、31、32、33、34、35、36、37、38、39、40、41、42、43、44、45、46、47、48、49、50、51、52、53、54、55、56、57、58、59、60、61、62、63、64和65是示出根据本发明构思的示例性实施方式的制造半导体器件的方法的平面图和截面图。
具体实施方式
以下将参考附图更全面地描述本发明构思的示例性实施方式。然而，本发明构思可以以许多不同的形式实现且不应被理解为限于在此阐述的示例性实施方式。在图中，为了清晰，可以夸大层和区域的尺寸和相对尺寸。
将理解，当元件或层被称为“在”另一元件或层“上”、“连接到”或“联接到”另一元件或层时，它可以直接在另一元件或层上、直接连接到或直接联接到另一元件或层，或者可以存在居间元件或层。相同的附图标记可以在本申请中始终指示相同的元件。
在此使用时，单数形式“一”、“该”也旨在包括复数形式，除非上下文清晰地另外表示。
此处参考作为理想化示例的截面图示描述本发明构思的示例性实施方式。因此，由于例如制造技术和/或公差引起的图示形状的偏离是可以预期的。因而，本发明构思的示例性实施方式不应被理解为限于由例如制造产生的特定形状。例如，被示为矩形的注入区通常可以在其边缘具有圆化或弯曲的特征和/或注入浓度的梯度，而不是从注入区到非注入区的二元变化。同样地，通过注入形成的埋入区可导致在埋入区与通过其发生注入的表面之间的区域中的一些注入。因而，在图中示出的区域本质上是示意性的，它们的形状不旨在示出装置的区域的实际形状，并且不旨在限制本发明构思的范围。
图1是示出根据本发明构思的示例性实施方式的湿气阻挡结构和第一保护环的平面图。图2至4是图1的截面图，其示出了根据本发明构思的示例性实施方式的湿气阻挡结构和第一保护环。图5至11是示出根据本发明构思的示例性实施方式的图1的湿气阻挡结构和第一保护环的放大平面图。具体地，图2至4是沿图1的线L-L'截取的截面图。图5和7是图1所示的区域Z的放大平面图。图6是图1所示的区域Y的放大平面图。
参考图1至3以及图5至7，第一保护环404和第一湿气阻挡结构406可以形成在基板100的第二区域II上。
基板100可以包括例如半导体材料诸如硅、锗等。基板100可以包括例如III-V族化合物半导体，诸如GaP、GaAs、GaSb等。在本发明构思的示例性实施方式中，基板100可以是绝缘体上硅(SOI)基板或绝缘体上锗(GOI)基板。
基板100可以包括第一区域I和第二区域II。第二区域II可以包括第三区域III和第四区域IV。第三区域III可以包括第五区域V、第六区域VI和第七区域VII。第四区域IV可以包括第八区域VIII、第九区域IX和第十区域X。
第一区域I可以是可以在其中形成半导体芯片的芯片区域，第二区域II可以是围绕(例如，围绕第一区域I的外围)并保护第一区域I中的半导体芯片的密封区域。更具体地，第一区域I的边界可以被第二区域II围绕，但是第二区域II可以不完全交叠第一区域I的顶侧和底侧。在下文中，术语“围绕”可以指围绕元件或区域的除其全部顶侧或底侧之外的边界。然而，术语“围绕”的意思不限于此。第二区域II中的第三区域III可以是保护环区域，在该保护环区域中可以形成用于使半导体芯片接地的第一保护环404。第二区域II中的第四区域IV可以是在其中可以形成用于保护半导体芯片的第一湿气阻挡结构406的区域。第一阻挡结构406可以在切割工艺期间防止湿气渗透或裂纹产生。切割工艺可以使设置在晶片上的多个半导体芯片彼此分开。
第三区域III可以围绕第一区域I，并且可具有围绕第一区域I的各种形状。例如，第三区域III可以围绕第一区域I的外围。图1显示了具有八边形形状的第三区域III。然而，本发明构思不需要限制于此。当第三区域III具有八边形形状时，第三区域III可具有在基本上平行于基板100的顶表面的第一方向上延伸的第五区域V、在基本上平行于基板100的顶表面且基本上垂直于第一方向的第二方向上延伸的第六区域VI、以及使第五区域V和第六区域VI彼此连接的第七区域VII。第七区域VII可以在关于第一方向和第二方向具有锐角的方向上延伸。
第四区域IV可以围绕第三区域III，并且可具有围绕第三区域III的各种形状。例如，第四区域IV可以围绕第三区域III的外围。除此之外，图1显示了第四区域IV具有覆盖第七区域VII的外围的矩形环形状和条形状。然而，本发明构思可以不限于此。在图1中，第四区域IV包括在第一方向上延伸的第八区域VIII、在第二方向上延伸的第九区域IX、以及第十区域X，第十区域X连接到第八区域VIII和第九区域IX并且在与第七区域VII可以延伸的方向基本上相同的方向上延伸。
第一保护环404可以形成在基板100的第三区域III上，并且可以在平面图中以蜿蜒线的形式连续地围绕第一区域I。例如，第一保护环404可以在平面图中围绕第三区域III。第一保护环404的蜿蜒线可以包括波形线、Z字形线等。
在本发明构思的示例性实施方式中，第一保护环404可以包括其每个均可以在第一方向上延伸的多个第一部分以及其每个可以在第二方向上延伸的多个第二部分。每个第一部分的每个端部可以连接到第二部分的端部。
在本发明构思的示例性实施方式中，可以形成多个第一保护环404，并且多个第一保护环404可以从第一区域I的中心向外设置。例如，它们可以远离第一区域I的中心形成。每个第一保护环404可以以蜿蜒线的方式延伸以具有凹入和凸起部分。在本发明构思的示例性实施方式中，其中一个第一保护环404的凹入和凸起部分可以设置为分别面对与其相邻的另一个第一保护环404的凸起和凹入部分。然而，本发明构思可以不限于此。参考图10，外第一保护环404的凹入和凸起部分可以设置为分别面对与外第一保护环404相邻的内第一保护环404的凹入和凸起部分。另外，其中一个第一保护环404的凹入和凸起部分可以设置为不精确地面对与其相邻的另一第一保护环404的凸起和凹入部分。例如，内第一保护环404的凹入和凸起部分可以相对于与内保护环404相邻的外第一保护环404的凹入和凸起部分错开。
在本发明构思的示例性实施方式中，参考图8，第一保护环404可以包括分别在第三和第四方向上延伸的第三和第四部分。第三和第四部分的每个可具有关于第一和第二方向的锐角。每个第三部分的每个端部可以连接到第四部分的端部。
在本发明构思的示例性实施方式中，参考图9，第一保护环404可以以曲线的形式例如以波形线的形式延伸。因此，第一保护环404可具有波浪形状。
因而，第一保护环404可具有任何类型的蜿蜒线。在一些情形下，第一保护环404可以不是直线形状或条形状。
在本发明构思的示例性实施方式中，第一保护环404可以包括顺序地层叠在基板100的第三区域III上的第二有源鳍104和第一导电结构。第二有源鳍104可以以蜿蜒线的形式连续地围绕第一区域I(例如，在平面图中围绕第一区域I)。第一导电结构可具有与第二有源鳍104的形状相应的形状。第二有源鳍104可具有蜿蜒线形状(例如，弯曲形状或波浪形状)。因此，心轴(mandrel)或掩模间隔物可以不落下，并且可以在用于形成第二有源鳍104的双图案化工艺中是稳定的。抛光应力可以在用于形成隔离层图案125的化学机械抛光(CMP)工艺中被有效地分散，从而可以稳定地形成第二有源鳍104。
第二有源鳍104可以从基板100突出。第二有源鳍104的下侧壁可以被隔离层图案125覆盖。第二有源鳍104的上部分可以从隔离层图案125的顶表面突出。第二间隔物184可以形成在第二有源鳍104的两个侧壁上。第二有源鳍104可以包括例如硅氮化物的氮化物或例如硅氧化物的氧化物。
第二有源鳍104可以包括与基板100基本上相同的材料。在本发明构思的示例性实施方式中，第二有源鳍104可以用例如硼、磷等的杂质掺杂。
在本发明构思的示例性实施方式中，多个第二有源鳍104可以从第一区域I的中心向外形成(例如，远离第一区域I的中心形成)，并且第一导电结构可以形成在两个相邻的第二有源鳍104上。
第一导电结构可以包括顺序层叠的第一接触插塞294和第一通路314。第一接触插塞294可以形成在第一绝缘夹层200中。第一绝缘夹层200可以形成在基板100上并且可以覆盖第二有源鳍104和第二间隔物184。第二绝缘夹层270可以设置在第一绝缘夹层200上。第一通路314可以形成在第三绝缘夹层300中。第三绝缘夹层300可以设置在第二绝缘夹层270上。第一接触插塞294和第一通路314可以包括金属，例如钨、铜、铝等。第一接触插塞294可以包括掺杂多晶硅。
在本发明构思的示例性实施方式中，多个第一导电结构可以从第一区域I的中心向外形成(例如，远离第一区域I的中心形成)。金属板320可以设置在多个第一导电结构上。因而，多个第一导电结构可以彼此电连接。在金属板320和与其连接的其它上布线中流动的电流可以通过包括第二有源鳍104、第一接触插塞294和第一通路314的第一保护环404而接地到基板100。
第二源/漏层204和第二金属硅化物图案284可以形成在第二有源鳍104和第一接触插塞294之间。
第二源/漏层204可以形成在第二有源鳍104和第二间隔物184上。第二源/漏层204可以通过使用第二有源鳍104作为籽晶的选择性外延生长(SEG)工艺形成。在本发明构思的示例性实施方式中，第二源/漏层204可以包括用杂质掺杂的单晶硅-锗层、用杂质掺杂的单晶硅碳化物层、用杂质掺杂的单晶硅层等。
第二金属硅化物图案284可以通过源/漏层204和金属层之间的化学反应形成。第二金属硅化物图案284可以包括例如钴硅化物、镍硅化物等。
在本发明构思的示例性实施方式中，可以不形成第二源/漏层204和第二金属硅化物图案284。在该情形下，第一接触插塞294可以直接接触第二有源鳍104。
第一湿气阻挡结构406可以形成在基板100的第四区域IV上，并且可以在平面图中以蜿蜒线的形式连续地围绕第三区域III。例如，第一湿气阻挡结构406可以在平面图中围绕第三区域III。
第一湿气阻挡结构406可以在平面图中具有与第一保护环404类似的形状。例如，参考图11，第八区域VIII上的第一湿气阻挡结构406可具有与参考图5示出的第一保护环404类似的形状。第一湿气阻挡结构406可以包括每个均可在第一方向上延伸的多个第五部分以及每个均可在第二方向上延伸的多个第六部分。每个第五部分的每个端部可以连接到第六部分的端部。另外，第九区域IX和第十区域X上的第一湿气阻挡结构406可具有与第五区域V和第六区域VI上的第一保护环404类似的形状。
多个第一湿气阻挡结构406可以从第一区域I的中心向外形成(例如，从第一区域I的中心偏移)。在本发明构思的示例性实施方式中，第一湿气阻挡结构406可以例如像波浪一样地弯曲。换言之，第一湿气阻挡结构406可具有包括多个蜿蜒的弯曲形状。根据本发明构思的示例性实施方式，第一湿气阻挡结构406可具有锯齿形部分。第一湿气阻挡结构406也可以形成为直线。
在本发明构思的示例性实施方式中，第一湿气阻挡结构406可以包括顺序层叠在基板100的第四区域IV上的第三有源鳍106、第二栅结构256和第二导电结构。
第三有源鳍106可以以蜿蜒线的方式连续地围绕第三区域III(例如，在平面图中围绕第三区域III)。每个第二栅结构256和每个第二导电结构可具有与第三有源鳍106的形状相应的形状。第三有源鳍106可具有蜿蜒线形状。因此，心轴(mandrel)或掩模间隔物可以不落下，并且可以在用于形成第三有源鳍106的双图案化工艺中是稳定的。抛光应力可以在用于形成隔离层图案125的CMP工艺中被有效地分散，从而可以稳定地形成第三有源鳍106。
第三有源鳍106可以从基板100突出。第三有源鳍106的下侧壁可以被隔离层图案125覆盖，并且第三有源鳍106的上部分可以从隔离层图案125的顶表面突出。第三有源鳍106可以包括与基板100基本上相同的材料。在本发明构思的示例性实施方式中，第三有源鳍106可以用例如硼、磷等的杂质掺杂。
在本发明构思的示例性实施方式中，多个第三有源鳍106可以从第一区域I的中心向外形成(例如，远离第一区域I的中心形成)，并且第二栅结构256可以形成在两个相邻的第三有源鳍106上。第二栅结构256可以覆盖隔离层图案125的在两个第三有源鳍106之间的部分。第二栅结构256可以覆盖隔离层图案125的与第二栅结构256的外侧壁相邻的部分。
第二栅结构256可以包括顺序层叠在第三有源鳍106上的第二界面层图案226、第二栅绝缘层图案236和第二栅电极246。第二栅间隔物176可以形成在第二栅结构256的两个侧壁上，第二阻挡层图案266可以形成在第二栅结构256和第二栅间隔物176的顶表面上。
第二界面层图案226可以包括氧化物，例如硅氧化物。在本发明构思的示例性实施方式中，第二界面层图案226可以仅形成在第三有源鳍106的顶表面上。第二界面层图案226也可以形成在隔离层图案125上。备选地，可以省略第二界面层图案226。
第二栅绝缘层图案236可以包括具有高介电常数的金属氧化物，例如铪氧化物、钽氧化物、锆氧化物等。第二栅绝缘层图案236可以形成在第二界面层图案226、隔离层图案125以及第二栅间隔物176的内侧壁上。第二栅绝缘层图案236可以覆盖第二栅电极246的底部和侧壁。
第二栅电极246可以包括具有低电阻的材料，例如金属，诸如铝、铜、钽等。第二栅电极246可以包括掺杂多晶硅。
第二栅结构256可以包括包含硅氧化物的虚设栅绝缘层图案以及包括多晶硅的虚设栅电极，而不是包括第二界面层图案226、第二栅绝缘层图案236和第二栅电极246。
第二栅间隔物176和第二阻挡层图案266可以包括氮化物，例如硅氮化物。
第二导电结构可以包括顺序层叠的第二接触插塞296和第二通路316。第二接触插塞296可以形成在第二绝缘夹层270中。第二通路316可以形成在第三绝缘夹层300中。第二接触插塞296和第二通路316可以包括与第一接触插塞294和第一通路314基本上相同的材料。第二接触插塞296和第二通路316可以包括金属，例如钨、铜、铝等，或可以包括掺杂多晶硅。
在本发明构思的示例性实施方式中，多个第二导电结构可以从第一区域I的中心向外形成(例如，偏离第一区域I的中心)，金属板320可以形成在多个第二导电结构上。因而，多个第二导电结构可以彼此电连接，并且电连接到第一导电结构。
在包括第三有源鳍106、第二栅结构256、第二阻挡层图案266、第二接触插塞296和第二通路316的第一湿气阻挡结构406中，第二栅结构256可以覆盖两个第三有源鳍106。因而，湿气可以通过其从外部流入第一区域I中的通道可以变长，并且可以减轻由其引起的外部影响。
参考图4，第二湿气阻挡结构407可以在第二栅结构256上不包括阻挡层图案。在该情形下，第二栅结构256可以直接接触第四接触插塞297。
保护环(例如，第一保护环404)可以仅形成在基板100的第三区域III上。然而，保护环也可以形成在基板100的第四区域IV上。该保护环可以被称为第二保护环。例如，第二保护环可以包括顺序层叠的第三有源鳍106、第一接触插塞294和第一通路314。第二保护环可以形成在基板100的第四区域IV上以使电流接地并阻挡湿气，从而减少其对芯片区域的影响。
图12是示出根据本发明构思的示例性实施方式的半导体器件的平面图。图13至16是图12的截面图，其示出了根据本发明构思的示例性实施方式的半导体器件。具体地，图13是示出图12的区域X、Y和Z的放大截面图。图14至16分别是沿图12的线A-A’、B-B’和C-C’截取的截面图。半导体器件可以包括参考图1至11说明的第一湿气阻挡结构406和第一保护环404。为了简便起见，可以省略已参考图1至11描述的元件的详细描述。
参考图12至16，半导体器件可以包括在基板100上的晶体管、第一保护环404和第一湿气阻挡结构406。
基板100可以包括第一区域I至第十区域X。第一区域I可以是在其中可以形成包括晶体管的半导体芯片的芯片区域。第二区域II可以是围绕(例如，围绕第一区域I的外围)并保护第一区域I中的半导体芯片的密封区域。第二区域II中的第三区域III可以是保护环区域，在该保护环区域中可以形成用于使半导体芯片接地的第一保护环404。第二区域II中的第四区域IV可以是在其中可以形成第一湿气阻挡结构406的区域。湿气阻挡结构406可以通过防止湿气渗透或裂纹产生而保护半导体芯片。
晶体管可以包括在基板100的第一区域I上的第一有源鳍102、在第一有源鳍102上的第一栅结构252、以及在第一有源鳍102上并与第一栅结构252相邻的第一源/漏层202。
在本发明构思的示例性实施方式中，第一有源鳍102可以在基本上平行于基板100的顶表面的第一方向上延伸。多个第一有源鳍102可以在基本上平行于基板100的顶表面并且基本上垂直于第一方向的第二方向上形成。第一间隔物182可以形成在第一有源鳍102的两个侧壁上，并且可以包括例如硅氮化物的氮化物或者例如硅氧化物的氧化物。
第一栅结构252可以包括顺序层叠在第一有源鳍102上的第一界面层图案222、第一栅绝缘层图案232以及第一栅电极242。第一栅间隔物172可以形成在第一栅结构252的两个侧壁上。第一阻挡层图案262可以形成在第一栅结构252和第一栅间隔物172的顶表面上。
第一界面层图案222可以包括氧化物，例如硅氧化物。在本发明构思的示例性实施方式中，第一界面层图案222可以仅形成在第一有源鳍102的顶表面上。第一界面层图案222也可以形成在第一有源鳍102的顶表面上以及基板100上的隔离层图案125上。备选地，可以省略第一界面层图案222。
第一栅绝缘层图案232可以包括具有高介电常数的金属氧化物，例如铪氧化物、钽氧化物、锆氧化物等。第一栅绝缘层图案232可以形成在第一界面层图案222、隔离层图案125以及第一栅间隔物172的内侧壁上。第一栅绝缘层图案232可以覆盖第一栅电极242的底部和侧壁。
第一栅电极242可以包括具有低电阻的材料，例如金属，诸如铝、铜、钽等，或可以包括掺杂多晶硅。第一栅间隔物172和第一阻挡层图案262可以包括氮化物，例如硅氮化物。
第一源/漏层202可以形成在第一有源鳍102和第一间隔物182上。第一源/漏层202可以通过使用第一有源鳍102作为籽晶的SEG工艺形成。在本发明构思的示例性实施方式中，第一源/漏层202可以包括用杂质掺杂的单晶硅-锗层、用杂质掺杂的单晶硅碳化物层、用杂质掺杂的单晶硅层等。
第一金属硅化物图案282可以形成在第一源/漏层202上。第一金属硅化物图案282可以包括例如钴硅化物、镍硅化物等。
晶体管可以形成在第一绝缘夹层200中。第二和第三绝缘夹层270和300可以顺序地形成在第一绝缘夹层200上。第三接触插塞292可以形成在第一和第二绝缘夹层200和270中。第三接触插塞292可以接触第一金属硅化物图案282。第三通路312可以形成在第三绝缘夹层300中。第三通路312可以接触第三接触插塞292。第三接触插塞292和第三通路312可以包括金属，例如钨、铜、铝等，或可以包括掺杂多晶硅。金属板320可以设置在第三通路312的顶表面上。
第五接触插塞可以形成在第一和第二绝缘夹层200和270中。第五接触插塞可以接触第一栅结构252。另外，第五通路可以形成在第五绝缘夹层300中。第五通路可以接触第五接触插塞的顶表面和金属板320的底部。
第一保护环404可以形成在基板100的第三区域III上，并且可以在平面图中以蜿蜒线的方式连续地围绕(例如，在平面图中围绕)第一区域I。在第五至第七区域V、VI和VII上，第一保护环404可以包括各种蜿蜒，诸如波浪形部分或Z字形部分。在该情形下，第一保护环404可以是或可以不是直线或条的形式。
在本发明构思的示例性实施方式中，第一保护环404可以包括顺序层叠在基板100的第三区域III上的第二有源鳍104和第一导电结构。第二有源鳍104可以以蜿蜒线的方式连续地围绕第一区域I，并且第一导电结构可具有与第二有源鳍104的形状相应的形状。
第二有源鳍104可以从基板100突出，并且可以包括与基板100和第一有源鳍102基本上相同的材料。在本发明构思的示例性实施方式中，第二有源鳍104可以用杂质例如硼、磷等掺杂。第二间隔物184可以形成在第二有源鳍104的两个侧壁上。第二间隔物184可以包括与第一间隔物182基本上相同的材料。
第一导电结构可以包括顺序层叠的第一接触插塞294和第一通路314。第一接触插塞294和第一通路314可以包括分别与第三接触插塞292和第三通路312基本上相同的材料。
在本发明构思的示例性实施方式中，多个第一导电结构可以从第一区域I的中心向外形成(例如，远离第一区域I的中心形成)。金属板320可以形成在多个第一导电结构上。因而，多个第一导电结构可以彼此电连接。此外，多个第一导电结构可以电连接到第三通路312和第三接触插塞292。因而，在金属板320和在第一区域I上的与其连接的布线中流动的电流可以通过包括第二有源鳍104、第一接触插塞294和第一通路314的第一保护环404接地到基板100。
第二源/漏层204和第二金属硅化物图案284还可以形成在第二有源鳍104与第一接触插塞294之间。第二源/漏层204和第二金属硅化物图案284可以包括分别与第一源/漏层202和第一金属硅化物图案282基本上相同的材料。然而，在本发明构思的示例性实施方式中，可以不形成第二源/漏层204和第二金属硅化物图案284。在该情形下，第一接触插塞294可以直接接触第二有源鳍104。
第一湿气阻挡结构406可以形成在基板100的第四区域IV上，并且可以在平面图中以蜿蜒线的方式连续地围绕(例如，在平面图中围绕)第三区域III。第一湿气阻挡结构406可具有在第八至第十区域IIIV、IX和X上的各种蜿蜒线形状。第一湿气阻挡结构406可以不具有直线形状。
在本发明构思的示例性实施方式中，第一湿气阻挡结构406可以包括顺序层叠在基板100的第四区域IV上的第三有源鳍106、第二栅结构256和第二导电结构。第三有源鳍106可以以蜿蜒线的方式连续地围绕(例如，在平面图中围绕)第三区域III，并且第二栅结构可具有与第三有源鳍106的形状相应的形状。
第三有源鳍106可以从基板100突出，并且第三有源鳍106的下侧壁可以被隔离层图案125覆盖。第三有源鳍106的上部分可以从隔离层图案125的顶表面突出。第三有源鳍106可以包括与基板100以及第一和第二有源鳍102和104基本上相同的材料。在本发明构思的示例性实施方式中，第三有源鳍106例如可以用杂质诸如硼、磷等掺杂。
第二栅结构256可以包括顺序层叠在第三有源鳍106上的第二界面层图案226、第二栅绝缘层图案236和第二栅电极246。第二栅间隔物176可以形成在第二栅结构256的两个侧壁上，第二阻挡层图案266可以形成在第二栅结构256和第二栅间隔物176的顶表面上。
第二界面层图案226、第二栅绝缘层图案236和第二栅电极246可以包括分别与第一界面层图案222、第一栅绝缘层图案232和第一栅电极242基本上相同的材料。然而，第二栅结构256可以包括包含硅氧化物的虚设栅绝缘层图案以及包括多晶硅的虚设栅电极，而不是包括第二界面层图案226、第二栅绝缘层图案236和第二栅电极246。
第二栅间隔物176和第二阻挡层图案266可以包括分别与第一栅间隔物172和第一阻挡层图案262基本上相同的材料。
第二导电结构可以包括顺序层叠的第二接触插塞296和第二通路316。第二接触插塞296和第二通路316可以包括分别与第一接触插塞294和第一通路314基本上相同的材料。
在本发明构思的示例性实施方式中，多个第二导电结构可以从第一区域I的中心向外形成，金属板320可以形成在所述多个第二导电结构的顶表面上。因而，多个第二导电结构可以经由金属板320彼此电连接。多个第二导电结构还可以电连接到第一区域I上的第一导电结构、第三通路312和第三接触插塞292。
在包括第三有源鳍106、第二栅结构256、第二阻挡层图案266、第二接触插塞296和第二通路316的第一湿气阻挡结构406中，第二栅结构256可以覆盖两个第三有源鳍106。因而，湿气可以通过其从外部流入第三区域III中的通道可以变长，并且可以减轻由其引起的外部影响。
在本发明构思的示例性实施方式中，第一湿气阻挡结构406可以在第二栅结构256上不包括阻挡层图案。在该情形下，第二栅结构256可以直接接触第四接触插塞296。
第二保护环可以形成在基板100的第四区域IV上。第二保护环可以包括顺序层叠的第三有源鳍106、第一接触插塞294和第一通路314。基板100可以通过第二保护环接地。第二保护环可以形成在基板100的第四区域IV上以使电流接地并阻挡湿气，从而减少其对芯片区域的影响。
图17至65是示出根据本发明构思的示例性实施方式的制造半导体器件的方法的步骤的平面图和截面图。图17、19、22、27、31、35、39、43、47、51、54、57和61是半导体器件的平面图。图18、20、21、23-26、28、32、36、40、44、48、50、52、55、58、62和65是沿相应的平面图的线A-A'截取的截面图。图29、33、37、41、45、59和63是沿相应的平面图的线B-B'截取的截面图。图30、34、38、42、46、49、53、56、60和64是沿相应的平面图的线C-C'截取的截面图。为了简洁，在图31、35、39、43、47、51、54、57和61中，显示了图27的区域X、Y和Z的放大截面图，而不是全部区域。
该方法可以用于制造参考图12至17说明的半导体器件。然而，本发明构思不限于此。
参考图17和18，可以在基板100上形成掩模层500。可以在掩模层500上分别在第一、第三和第四区域I、III、IV中形成第一、第二和第三牺牲层图案512、514和516。第一至第三牺牲层图案512、514和516可以用作双图案化工艺中的心轴。
在本发明构思的示例性实施方式中，第一牺牲层图案512可以在第一方向上延伸，第二和第三牺牲层图案514和516可以在平面图中以蜿蜒线的方式分别连续地围绕(例如，在平面图中围绕)第一和第三区域I和III。在本发明构思的示例性实施方式中，可以形成多个第一牺牲层图案512、多个第二牺牲层图案514和多个第三牺牲层图案516。
第一牺牲层图案512可以在第一方向上以直线形式延伸，因而如果第一牺牲层图案512具有大于给定长度的长度，则第一牺牲层图案512会落下。多个第一牺牲层图案512，其每个具有小于给定长度的长度，可以在第一方向上形成。然而，第二和第三牺牲层图案514和516的每个可以不以直线形式在一方向上延伸。因而，第二和第三牺牲层图案514和516不会落下，而是可以以较长长度稳定地形成。
掩模层500可以包括氮化物，例如硅氮化物。第一至第三牺牲层图案512、514和516可以包括多晶硅、非晶碳层(ACL)、旋涂有机硬掩模(SOH)等。
参考图19和20，可以分别在第一、第二和第三牺牲层图案512、514和516的两个侧壁上形成第一、第二和第三掩模间隔物522、524和526。
在本发明构思的示例性实施方式中，第一至第三掩模间隔物522、524和526可以通过在掩模层500上形成掩模间隔物层以覆盖第一至第三牺牲层图案512、514和516并且各向异性地蚀刻掩模间隔物层而形成。第一至第三掩模间隔物522、524和526可以形成为具有比第一至第三牺牲层图案512、514和516的宽度小的宽度。尽管第一至第三掩模间隔物522、524和526可具有小的宽度，但由于以上参考第一至第三牺牲层图案512、514和516描述的相同原因，第一至第三掩模间隔物522、524和526也不会落下。
掩模间隔物层可以是氧化物。氧化物可以通过使用例如原子层沉积(ALD)工艺形成。
参考图21，在去除第一至第三牺牲层图案512、514和516之后，可以使用第一至第三掩模间隔物522、524和526作为蚀刻掩模来蚀刻掩模层500，以分别在第一、第三和第四区域I、III和IV中形成第一、第二和第三掩模502、504和506。
在本发明构思的示例性实施方式中，第一至第三牺牲层图案512、514和516可以通过湿法蚀刻工艺或干法蚀刻工艺被去除，并且掩模层500可以通过干法蚀刻工艺被蚀刻。
在本发明构思的示例性实施方式中，第一至第三掩模502、504和506可以形成为具有分别与第一至第三掩模间隔物522、524和526的形状基本上相同的形状。
参考图22至23，可以使用第一至第三掩模502、504和506作为蚀刻掩模蚀刻基板100以分别在第一、第三和第四区域I、III和IV中形成第一、第二和第三有源鳍102、104和106。因而，第一沟槽110可以形成在基板100上在第一至第三有源鳍102、104和106之间。在该蚀刻工艺中，可以去除第一至第三掩模522、524和526。
第一至第三有源鳍102、104和106可以形成为分别具有与第一至第三掩模502、504和506基本上相同的形状。例如，第一有源鳍102可以在基板100的第一区域I上在第一方向上延伸，并且多个第一有源鳍102可以在第一和第二方向两者上形成。第二有源鳍104可以形成在基板100的第三区域III上从而以蜿蜒线的方式连续地围绕(例如，在平面图中围绕)第一区域I。多个第二有源鳍104可以从第一区域I向外形成。第三有源鳍106可以形成在基板100的第四区域IV上从而以蜿蜒线的方式连续地围绕第三区域III，并且多个第三有源鳍106可以从第一区域I向外形成。
在蚀刻工艺之后，可以去除第一至第三掩模502、504和506。
参考图24，可以形成隔离层120以填充第一沟槽110。
在本发明构思的示例性实施方式中，在基板100上形成隔离层120之后，隔离层120可以被平坦化直到可以暴露基板100的顶表面(例如，有源鳍102、104和106的顶表面)。隔离层120可以形成为包括氧化物，例如硅氧化物。平坦化工艺可以通过CMP工艺执行。在进行CMP工艺时，第一至第三有源鳍102、104和106可以分别形成在基板100的第一、第三和第四区域I、III和IV上。因而，在第一、第三和第四区域I、III和IV之间可以没有密度差或有非常小的密度差。因而，CMP工艺可以被执行而没有凹陷。
参考图25，可以去除隔离层120的上部分以暴露第一沟槽110的上部分。因而，可以形成隔离层图案125。在本发明构思的示例性实施方式中，可以通过回蚀工艺进行蚀刻工艺。
在形成隔离层图案125时，可具有被隔离层图案125覆盖的顶表面的场区(fieldregion)可以被限定在基板100的第一、第三和第四区域I、III和IV的每个中。有源区，其不需要具有被隔离层图案125覆盖的顶表面，可以被限定在基板100的第一、第三和第四区域I、III和IV的每个中。
参考图26，虚设栅绝缘层130、虚设栅电极层140和硬掩模层150可以顺序地形成在基板100上。隔离层图案125可以形成在基板100上。
虚设栅绝缘层130可以形成为包括氧化物，例如硅氧化物。虚设栅电极层140可以形成为包括例如多晶硅。硬掩模层150可以形成为包括氮化物，例如硅氮化物。
虚设栅绝缘层130可以通过化学气相沉积(CVD)工艺、ALD工艺等形成。备选地，虚设栅绝缘层130可以通过在第一至第三有源鳍102、104和106的上部分上的热处理工艺而形成。在该情形下，虚设栅绝缘层130可以不形成在隔离层图案125上。虚设栅电极层140和硬掩模层150也可以通过CVD工艺、ALD工艺等形成。
参考图27至30，可以使用光致抗蚀剂图案作为蚀刻掩模来进行蚀刻工艺以图案化硬掩模层150。因而，第一和第二硬掩模152和156可以分别形成在第一和第四区域I和IV中。虚设栅电极层140和虚设栅绝缘层130可以使用第一和第二硬掩模152和156作为蚀刻掩模被蚀刻，以分别在第一和第四区域I和IV中形成第一和第二虚设栅结构162和166。
在本发明构思的示例性实施方式中，第一虚设栅结构162可以延伸以部分地覆盖设置在第二方向上的第一有源鳍102。第二虚设栅结构166可以延伸以具有与第三有源鳍106类似的形状，使得第二虚设栅结构166可以覆盖第三有源鳍106。在本发明构思的示例性实施方式中，第二虚设栅结构166可以覆盖多个第三有源鳍106当中的两个相邻的第三有源鳍106以及隔离层图案125的在所述相邻的第三有源鳍106之间的部分。第二虚设栅结构166可以覆盖隔离层图案125的与所述相邻的第三有源鳍106的外侧壁邻近的部分。
第一虚设栅结构162可以包括顺序层叠的第一虚设栅绝缘层图案132、第一虚设栅电极142和第一硬掩模152。第二虚设栅结构166可以包括顺序层叠的第二虚设栅绝缘层图案136、第二虚设栅电极146和第二硬掩模156。
第三区域III中的第二有源鳍104可以不被虚设栅结构162和166覆盖。第三区域III中的第二有源鳍104可以被暴露。
可以进行离子注入工艺以在没有被第一和第二虚设栅结构162和166覆盖的第一和第二有源鳍102和104的上部分处形成杂质区。
参考图31至34，可以分别在第一和第二虚设栅结构162和166的侧壁上形成第一和第二栅间隔物172和176。第一和第二间隔物182和184可以分别形成在第一和第二有源鳍102和104的侧壁上。
在本发明构思的示例性实施方式中，第一和第二栅间隔物172和176以及第一和第二间隔物182和184可以通过在第一和第二虚设栅结构162和166、第一和第二有源鳍102和104以及隔离层图案125上形成间隔物层并且通过各向异性地蚀刻间隔物层而形成。间隔物层可以例如包括氮化物，诸如硅氮化物(SixNy)、硅氧碳氮化物(SiOxCyNz)等。
参考图35至38，没有被第一和第二虚设栅结构162和166、第一和第二栅间隔物172和176以及第一和第二间隔物182和184覆盖的第一和第二有源鳍102和104的上部分可以被蚀刻以分别在第一和第三区域I和III中形成第二和第三沟槽192和194。
第二和第三沟槽192和194的每个可具有朝向基板100内部的给定深度。
图36至38显示了第二和第三沟槽192和194形成在第一和第二有源鳍102和104的其侧壁没有被隔离层图案125覆盖的上部分上。然而，本发明构思可以不限于此。在本发明构思的示例性实施方式中，第二和第三沟槽192和194可以形成为延伸到第一和第二有源鳍102和104的其侧壁可以被隔离层图案125覆盖的下部分。第二和第三沟槽192和194的每个可以形成为具有矩形形状、沿第一方向截取的U形形状截面、沿第一方向截取的扇形截面、沿第一方向截取的∑形状截面等。
参考图31至34说明的用于形成第二和第三沟槽192和194的蚀刻工艺可以被原位地进行。参考图31至34说明的用于形成第一和第二栅间隔物172和176以及第一和第二间隔物182和184的各向异性蚀刻工艺可以被原位地进行。
参考图39至42，可以形成第一和第二源/漏层202和204以分别填充第二和第三沟槽192和194。
在本发明构思的示例性实施方式中，可以使用第一和第二有源鳍102和104的分别通过第二和第三沟槽192和194暴露的顶表面作为籽晶进行SEG工艺，以分别形成第一和第二源/漏层202和204。
在本发明构思的示例性实施方式中，SEG工艺可以使用硅源气体例如二氯甲硅烷(SiH2Cl2)气体和锗源气体例如锗烷(GeH4)气体进行，从而可以形成单晶硅-锗层。在本发明构思的示例性实施方式中，p型杂质源气体例如乙硼烷(B2H6)气体可以被用来形成用p型杂质掺杂的单晶硅-锗层。因而，第一和第二源/漏层202和204可以用作P沟道金属氧化物半导体(PMOS)晶体管的源/漏区。
在本发明构思的示例性实施方式中，第一和第二源/漏层202和204的每个可以在垂直方向和水平方向两个方向上生长，第一和第二源/漏层202和204的每个的上部分可具有沿第一方向截取的五边形或六边形横截面形状。第一和第二源/漏层202和204的每个可以形成为具有比第一和第二有源鳍102和104的顶表面高的顶表面。因而，第一和第二源/漏层202和204的每个可以用作提升的源/漏(ESD)层。
在本发明构思的示例性实施方式中，SEG工艺可以使用硅源气体例如乙硅烷(Si2H6)气体和碳源气体例如甲硅烷(SiH3CH3)气体进行以形成单晶硅碳化物层。备选地，SEG工艺可以例如使用硅源气体诸如乙硅烷(Si2H6)气体进行以形成单晶硅层。在本发明构思的示例性实施方式中，n型杂质源气体例如磷化氢(PH3)气体也可以被用来形成用n型杂质掺杂的单晶硅碳化物层或单晶硅层。因而，第一和第二源/漏层202和204可以用作N沟道金属氧化物半导体(NMOS)晶体管的源/漏区。
在本发明构思的示例性实施方式中，多个第一和第二源/漏层202和204的其中之一可以用作PMOS晶体管的源/漏区，多个第一源/漏层202和204的其中之一可以用作NMOS晶体管的源/漏区。
参考图43至46，第一绝缘夹层200可以形成在基板100和隔离层图案125上以覆盖第一和第二虚设栅结构162和166、第一和第二栅间隔物172和176、第一和第二间隔物182和184以及第一和第二源/漏层202和204。第一绝缘夹层200可以被平坦化直到可以暴露第一和第二虚设栅结构162和166的第一和第二虚设栅电极142和146的顶表面。在第一和第二虚设栅电极142和146上的第一和第二硬掩模152和156以及在第一和第二栅间隔物172和176的上部分可以被去除。在本发明构思的示例性实施方式中，可以通过CMP工艺和/或回蚀工艺进行平坦化工艺。
参考图47至49，可以去除暴露的第一和第二虚设栅电极142和146以及第一和第二虚设栅绝缘层图案132和136以分别形成第一和第二开口212和214。因此，第一和第三有源鳍102和106以及与其相邻的隔离层图案125的顶表面可以被暴露。
在本发明构思的示例性实施方式中，第一和第二虚设栅电极142和146以及第一和第二虚设栅绝缘层图案132和136可以通过首先进行干法蚀刻工艺然后进行湿法蚀刻工艺而被去除。湿法蚀刻工艺可以使用氢氟酸(HF)作为蚀刻溶液进行。
备选地，参考图50，在形成覆盖第四区域IV的光致抗蚀剂图案之后，可以进行蚀刻工艺，从而不去除第二虚设栅电极146和第二虚设栅绝缘层图案136。在芯片区域I中，为了形成有源操作的栅结构，可以进行用于形成包括金属的栅电极的栅替换工艺。然而，在密封区域II中，不需要有源操作的栅结构。因而，栅替换工艺可以不在第四区域IV中进行，并且虚设栅电极可以保留。
参考图51至53，可以形成第一界面层图案222、第一栅绝缘层图案232和第一栅电极242以填充第一开口212。可以形成第二界面层图案226、第二栅绝缘层图案236和第二栅电极246以填充第二开口214。
在通过第一和第二开口212和214暴露的第一和第三有源鳍102和106的顶表面上进行热氧化工艺以分别形成第一和第二界面层图案222和226之后，可以在第一和第二界面层图案222和226上、在第一和第二栅间隔物172和176的内侧壁上以及在第一绝缘夹层200上形成栅绝缘层。栅电极层可以形成在栅绝缘层上以填充第一和第二开口212和214的剩余部分。
在本发明构思的示例性实施方式中，第一和第二界面层图案222和226可以形成为包括硅氧化物。栅绝缘层可以形成为包括具有高介电常数的金属氧化物，例如铪氧化物、钽氧化物、锆氧化物等。栅电极层可以包括具有低电阻的材料，例如金属，诸如铝、铜、钽等，或可以包括掺杂多晶硅。
在本发明构思的示例性实施方式中，栅绝缘层和栅电极层可以通过CVD工艺、PVD工艺、ALD工艺等形成。然而，第一和第二界面层图案222和226可以通过CVD工艺、PVD工艺、ALD工艺等而不是热氧化工艺形成。在该情形下，第一和第二界面层图案222和226可以形成在第一和第三有源鳍102和106的顶表面上、隔离层图案125的顶表面上、以及第一和第二栅间隔物172和176的内侧壁上。
在本发明构思的示例性实施方式中，可以不形成第一和第二界面层图案222和226。另外，可以在栅绝缘层和栅电极层之间形成功函数控制层。功函数控制层可以包括金属氮化物例如钛氮化物、钛铝、钛铝氮化物、钽氮化物、钽铝氮化物等，或合金。
栅电极层和栅绝缘层可以被平坦化直到可以暴露第一绝缘夹层200的顶表面，从而形成第一和第二栅电极242和246以及第一和第二栅绝缘层图案232和236。在本发明构思的示例性实施方式中，可以通过CMP工艺和/或回蚀工艺进行平坦化工艺。
第一界面层图案222可以在第一区域I中形成在通过第一开口212暴露的第一有源鳍102的顶表面上。第一栅绝缘层图案232可以形成在第一界面层图案222上。第一栅间隔物172的内侧壁以及第一栅电极242可以形成在第一栅绝缘层图案232上以填充第一开口212的剩余部分。另外，第二界面层图案226可以在第四区域IV中形成在通过第二开口214暴露的第三有源鳍106的顶表面上。第二栅绝缘层图案236可以形成在第二界面层图案226上。第二栅间隔物176的内侧壁以及第二栅电极246可以形成在第二栅绝缘层图案236上以填充第二开口214的剩余部分。
顺序层叠的第一界面层图案222、第一栅绝缘层图案232和第一栅电极242可以形成第一栅结构252。第一栅结构252和与其相邻的第一源/漏层202可以形成PMOS晶体管或NMOS晶体管。顺序层叠的第二界面层图案226、第二栅绝缘层图案236和第二栅电极246可以形成第二栅结构256。
在本发明构思的示例性实施方式中，填充第一开口212的第一栅结构252可以形成为在第一方向上延伸。填充第二开口214的第二栅结构256可以形成为以蜿蜒线的方式连续地围绕(例如，在平面图中围绕)第三区域III。
参考图54至56，可以分别在第一和第二栅结构252和256以及第一和第二栅间隔物172和176上形成第一和第二阻挡层图案262和266。
第一和第二阻挡层图案262和266可以形成为包括氮化物，例如硅氮化物。在本发明构思的示例性实施方式中，可以不形成第一和第二阻挡层图案262和266。
参考图57至60，可以在第一和第二阻挡层图案262和266以及在第一绝缘夹层200上形成第二绝缘夹层270。第三、第四和第五开口272、274和276可以形成在第一和第二绝缘夹层200和270中以分别暴露第一源/漏层202、第二源/漏层204和第二阻挡层图案266。
在本发明构思的示例性实施方式中，第四开口274可以暴露两个相邻的第二源/漏层204。
金属层可以形成在暴露的第一和第二源/漏层202和204上、在第二阻挡层图案266上、在第三、第四和第五开口272、274和276的侧壁上以及在第二绝缘夹层270上。金属层可以被退火以分别在第一和第二源/漏层202和204上形成第一和第二金属硅化物图案282和284。金属层的没有与硅化学反应的部分可以被去除。
参考图61至64，可以分别在第一和第二金属硅化物图案282和284上以及第二阻挡层图案266上形成第一、第二和第三接触插塞294、296和292以填充第三、第四和第五开口272、274和276。第一接触插塞294可以形成在第二金属硅化物图案284上以填充第四开口274，第二接触插塞296可以形成在第二阻挡层图案266上以填充第五开口276，第三接触插塞292可以形成在第一金属硅化物图案282上以填充第三开口272。
在本发明构思的示例性实施方式中，第一至第三接触插塞294、296和292可以通过在第一和第二金属硅化物图案282和284上、在第二阻挡层图案266上以及在第二绝缘夹层270上形成第一导电层而形成以填充第三至第五开口272、274和276。第一导电层可以被平坦化直到可以暴露第二绝缘夹层270的顶表面。第一导电层可以包括例如金属、金属氮化物、掺杂多晶硅等。
参考图65，在本发明构思的示例性实施方式中，可以在第二阻挡层图案266中形成第二接触插塞296以接触第二栅结构256。
再次参考图12至16，可以在第一至第三接触插塞294、296和292上形成第三绝缘夹层300。可以在第三绝缘夹层300中形成第二绝缘夹层270、以及第六、第七和第八开口以分别暴露第一至第三接触插塞294、296和292。可以形成第一、第二和第三通路314、316和312以分别填充第六至第八开口。
可以在第一至第三通路314、316和312上形成金属板320以完成半导体器件。
如上所示，在根据本发明构思的示例性实施方式的制造半导体器件的方法中，第二和第三有源鳍104和106可以不以直线形式延伸。第二和第三有源鳍104和106可以以蜿蜒线的方式延伸。因而，可以以稳定方式进行用于形成微小图案的双图案化工艺。第二和第三有源鳍104和106可以形成在芯片区域I中。此外，第二和第三有源鳍104和106可以形成在密封区域II中。因此，随后的平坦化工艺可以容易地进行。通过使用与用于在芯片区域I中形成晶体管的工艺基本上相同或类似的工艺，可以在密封区域II中形成第一保护环404和第一湿气阻挡结构406。
以上湿气阻挡结构和/或保护环、包括其的半导体器件、以及制造其的方法可以被应用于包括具有等于或小于大约25nm的宽度的微小图案的各种类型的半导体器件以及制造其的方法。例如，半导体器件和制造其的方法可以应用于逻辑器件诸如中央处理器(CPU)、主处理单元(MPU)、应用处理器(AP)等。制造阻挡结构和/或保护环的方法、以及包括阻挡结构和/或保护环的半导体器件可以应用于易失性存储器件，诸如动态随机存取存储器(DRAM)或静态随机存取存储器(SRAM)装置。此外，制造阻挡结构和/或保护环的方法以及包括其的半导体器件可以应用于非易失性存储器件，诸如快闪存储器件、相变随机存取存储(PRAM)器件、磁阻随机存取存储(MRAM)器件、电阻随机存取存储(RRAM)器件等。
在根据本发明构思的示例性实施方式的制造半导体器件的方法中，在密封区域中，有源鳍可以不以直线形式延伸，但是有源鳍可以以蜿蜒线的方式延伸，因而用于形成微小图案的双图案化工艺可以稳定地进行。另外，有源鳍可以形成在芯片区域和密封区域中，因此可以进行随后的平坦化工艺。通过与用于在芯片区域中形成晶体管的工艺基本上相同或类似的工艺，保护环和湿气阻挡结构可以形成在密封区域中，并且可以使电流接地，并且防止湿气和/或裂纹传播。
虽然已经参考本发明构思的示例性实施方式具体显示并描述了本发明构思，但是对于本领域的普通技术人员而言将明显的是，可以在形式和细节中进行各种改变而不脱离由权利要求所限定的本发明构思的精神和范围。
本申请要求享有2014年12月16日在韩国知识产权局(KIPO)提交的韩国专利申请No.10-2014-0180910的优先权，其公开通过引用整体合并于此。

Claims (23)

1.一种湿气阻挡结构，包括：
有源鳍，设置在基板的密封区域上，所述基板包括芯片区域和围绕所述芯片区域的周边的所述密封区域，所述有源鳍连续地围绕所述芯片区域并且在平面图中具有蜿蜒线形状；
栅结构，覆盖所述有源鳍并且围绕所述芯片区域的所述周边；以及
导电结构，设置在所述栅结构上，所述导电结构围绕所述芯片区域的所述周边，
其中所述有源鳍包括：
多个第一部分，每个均在基本上平行于所述基板的顶表面的第一方向上延伸，所述多个第一部分在相对于所述第一方向具有锐角的第三方向上排列；以及
多个第二部分，每个均在基本上平行于所述基板的所述顶表面并且基本上垂直于所述第一方向的第二方向上延伸，
其中所述多个第一部分的每个第一部分的每个端部连接到所述多个第二部分的相应的第二部分的端部。
2.根据权利要求1所述的湿气阻挡结构，还包括多个有源鳍，
其中所述栅结构覆盖所述多个有源鳍中的两个相邻的有源鳍。
3.根据权利要求2所述的湿气阻挡结构，其中所述两个相邻的有源鳍基本上彼此平行。
4.根据权利要求1所述的湿气阻挡结构，其中所述导电结构包括：
设置在所述栅结构上的接触插塞，所述接触插塞围绕所述芯片区域的周边，以及
设置在所述接触插塞上的通路，所述通路围绕所述芯片区域的所述周边。
5.根据权利要求1所述的湿气阻挡结构，还包括：
多个有源鳍、多个栅结构和多个导电结构；以及
设置在所述多个导电结构上的金属板。
6.根据权利要求1所述的湿气阻挡结构，还包括设置在所述栅结构和所述导电结构之间的阻挡层图案，所述阻挡层图案包括绝缘材料。
7.根据权利要求1所述的湿气阻挡结构，其中所述栅结构包括顺序层叠在所述有源鳍上的栅绝缘层图案和栅电极。
8.根据权利要求7所述的湿气阻挡结构，其中所述栅绝缘层图案包括高k电介质材料，所述栅电极包括金属。
9.根据权利要求1所述的湿气阻挡结构，其中所述有源鳍具有波浪形状。
10.一种保护环，包括：
有源鳍，设置在基板的密封区域上，所述基板包括芯片区域和围绕所述芯片区域的外边缘的所述密封区域，所述有源鳍连续地围绕所述芯片区域的所述外边缘并且在平面图中具有蜿蜒线形状；以及
设置在所述有源鳍上的导电结构，所述导电结构围绕所述芯片区域的所述外边缘，
其中所述有源鳍包括：
多个第一部分，每个均在基本上平行于所述基板的顶表面的第一方向上延伸，所述多个第一部分在相对于所述第一方向具有锐角的第三方向上排列；以及
多个第二部分，每个均在基本上平行于所述基板的所述顶表面并且基本上垂直于所述第一方向的第二方向上延伸，
其中所述多个第一部分的每个第一部分的每个端部连接到所述多个第二部分的相应的第二部分的端部。
11.根据权利要求10所述的保护环，还包括多个有源鳍，
其中所述导电结构覆盖所述多个有源鳍中的两个相邻的有源鳍。
12.根据权利要求11所述的保护环，其中所述两个相邻的有源鳍基本上彼此平行。
13.根据权利要求10所述的保护环，其中所述导电结构包括：
设置在所述有源鳍上的接触插塞，所述接触插塞围绕所述芯片区域的所述外边缘；以及
设置在所述接触插塞上的通路，所述通路围绕所述芯片区域的所述外边缘。
14.根据权利要求10所述的保护环，还包括：
多个有源鳍以及多个导电结构；以及
设置在所述多个导电结构上的金属板。
15.根据权利要求10所述的保护环，还包括设置在所述有源鳍和所述导电结构之间的源/漏层以及金属硅化物图案。
16.根据权利要求15所述的保护环，其中所述源/漏层是用杂质掺杂的外延层。
17.根据权利要求16所述的保护环，其中所述源/漏层包括硅锗或硅碳化物。
18.根据权利要求10所述的保护环，其中所述有源鳍具有波浪形状。
19.一种半导体器件，包括：
具有第一区域和第二区域的基板，其中所述第二区域设置在所述第一区域周围；
设置在所述第一区域上的第一有源鳍、设置在所述第二区域上的第二有源鳍以及设置在所述第二区域上的第三有源鳍，其中所述第二有源鳍形成围绕所述第一区域的闭环，所述第三有源鳍形成围绕所述第二有源鳍的闭环；
设置在所述第二有源鳍上的第一导电结构，其中所述第一导电结构形成围绕所述第一区域的闭环；
覆盖所述第三有源鳍的第一栅结构、设置在所述第一栅结构上的第二导电结构，其中所述第一栅结构形成围绕所述第二有源鳍的闭环，所述第二导电结构形成围绕所述第二有源鳍的闭环。
20.根据权利要求19所述的半导体器件，还包括设置在所述第二有源鳍和第三有源鳍之间的第四有源鳍以及设置在所述基板的所述第二区域上的第五有源鳍，所述第四有源鳍形成围绕所述第二有源鳍的闭环，所述第五有源鳍形成围绕所述第三有源鳍的闭环，
其中所述第一导电结构覆盖所述第二有源鳍和第四有源鳍，所述第二导电结构覆盖所述第三有源鳍和第五有源鳍。
21.根据权利要求19所述的半导体器件，其中所述第二有源鳍和第三有源鳍每个均包括弯曲部分或Z字形部分。
22.根据权利要求19所述的半导体器件，还包括第二栅结构，所述第二栅结构包括顺序层叠在所述第一有源鳍上的第一栅绝缘层图案和第一栅电极。
23.根据权利要求19所述的半导体器件，其中所述第一导电结构包括设置在所述第二有源鳍上的第一接触插塞，所述第一接触插塞形成围绕所述第一区域的闭环，以及
设置在所述第一接触插塞上的第一通路，所述第一通路形成围绕所述第一区域的闭环，以及
其中所述第二导电结构包括设置在所述第一栅结构上的第二接触插塞，所述第二接触插塞形成围绕所述第二有源鳍的闭环，以及
设置在所述第二接触插塞上的第二通路，所述第二通路形成围绕所述第二有源鳍的闭环。
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