JP2000236092A - 高耐圧電界効果トランジスタ及びその製造方法、並びにそれを含む半導体装置の製造方法 - Google Patents
高耐圧電界効果トランジスタ及びその製造方法、並びにそれを含む半導体装置の製造方法Info
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- JP2000236092A JP2000236092A JP11037757A JP3775799A JP2000236092A JP 2000236092 A JP2000236092 A JP 2000236092A JP 11037757 A JP11037757 A JP 11037757A JP 3775799 A JP3775799 A JP 3775799A JP 2000236092 A JP2000236092 A JP 2000236092A
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Abstract
(57)【要約】
【課題】 工程数の増加なしに半導体装置の高耐圧化を
図り、ＣＭＯＳと混載可能なＨＶＭＯＳ及びそれを用い
た半導体装置とその製造方法を提供する。 【解決手段】 ｎエピタキシャル層１にｐ電界緩和層２
とｐウェル層３、ｎウェル層４とｎウェル層５をそれぞ
れ同時に形成する。次に、ＬＯＣＯＳ酸化膜６を形成
後、ｐ低濃度拡散層７とｐ低濃度拡散層８を同時に形成
する。次に、ゲート酸化膜９、ゲートポリシリコン膜１
０を順次形成後、サイドウォール１１を用いてｎソース
／ドレイン領域１２とｎウェル領域１３、ｐソース／ド
レイン領域１４と１５をそれぞれ同時に形成する。最後
に、第１の層間絶縁膜１６を形成後、ソース／ドレイン
電極１７，１８，１９を同時に形成し、第２の層間絶縁
膜２０、第２のドレイン電極２１を順次形成する。この
際、ソース電極１８はゲートポリシリコン膜１０の全体
を覆うように形成し、第２のドレイン電極２１はソース
電極１８の端部と重なるように形成する。
図り、ＣＭＯＳと混載可能なＨＶＭＯＳ及びそれを用い
た半導体装置とその製造方法を提供する。 【解決手段】 ｎエピタキシャル層１にｐ電界緩和層２
とｐウェル層３、ｎウェル層４とｎウェル層５をそれぞ
れ同時に形成する。次に、ＬＯＣＯＳ酸化膜６を形成
後、ｐ低濃度拡散層７とｐ低濃度拡散層８を同時に形成
する。次に、ゲート酸化膜９、ゲートポリシリコン膜１
０を順次形成後、サイドウォール１１を用いてｎソース
／ドレイン領域１２とｎウェル領域１３、ｐソース／ド
レイン領域１４と１５をそれぞれ同時に形成する。最後
に、第１の層間絶縁膜１６を形成後、ソース／ドレイン
電極１７，１８，１９を同時に形成し、第２の層間絶縁
膜２０、第２のドレイン電極２１を順次形成する。この
際、ソース電極１８はゲートポリシリコン膜１０の全体
を覆うように形成し、第２のドレイン電極２１はソース
電極１８の端部と重なるように形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば電源回路、
自動車用制御回路、モータ駆動回路、あるいはディスプ
レイパネルドライブ回路等にトランジスタ単体として用
いられ、あるいはロジック回路と一体化されたパワーＩ
Ｃとして用いられる高耐圧の電界効果トランジスタ（以
下ＨＶＭＯＳと略す）及びそれらの製造方法並びにそれ
を含む半導体装置の製造方法に関するものである。
自動車用制御回路、モータ駆動回路、あるいはディスプ
レイパネルドライブ回路等にトランジスタ単体として用
いられ、あるいはロジック回路と一体化されたパワーＩ
Ｃとして用いられる高耐圧の電界効果トランジスタ（以
下ＨＶＭＯＳと略す）及びそれらの製造方法並びにそれ
を含む半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】従来より、ＨＶＭＯＳは、高速でしかも
広い安全動作領域を有し、理想的なスイッチング素子と
してスイッチング電源を始めとして幅広い分野で利用さ
れている。
広い安全動作領域を有し、理想的なスイッチング素子と
してスイッチング電源を始めとして幅広い分野で利用さ
れている。
【０００３】以下、図２を用いて、従来のＨＶＭＯＳと
ＣＭＯＳが混載された半導体装置を例として説明する。
図２において、１はｎエピタキシャル層、２はＨＶＭＯ
Ｓ部のｐ電界緩和層、３はＣＭＯＳ部のｐウェル層、４
はＨＶＭＯＳ部のｎウェル層、５はＣＭＯＳ部のｎウェ
ル層、６はＬＯＣＯＳ酸化膜、７はＨＶＭＯＳ部のｐ低
濃度拡散層、８はＣＭＯＳ部のｐ低濃度拡散層、９はゲ
ート酸化膜、１０はゲートポリシリコン膜、１１はサイ
ドウォール、１２はＣＭＯＳ部のｎソース／ドレイン領
域、１３はＨＶＭＯＳ部のｎウェル領域、１４はＨＶＭ
ＯＳ部のｐソース／ドレイン領域、１５はＣＭＯＳ部の
ｐソース／ドレイン領域、１６は第１の層間絶縁膜、１
７はＨＶＭＯＳ部の第１のドレイン電極、１８はＨＶＭ
ＯＳ部のソース電極、１９はＣＭＯＳ部のソース／ドレ
イン電極である。
ＣＭＯＳが混載された半導体装置を例として説明する。
図２において、１はｎエピタキシャル層、２はＨＶＭＯ
Ｓ部のｐ電界緩和層、３はＣＭＯＳ部のｐウェル層、４
はＨＶＭＯＳ部のｎウェル層、５はＣＭＯＳ部のｎウェ
ル層、６はＬＯＣＯＳ酸化膜、７はＨＶＭＯＳ部のｐ低
濃度拡散層、８はＣＭＯＳ部のｐ低濃度拡散層、９はゲ
ート酸化膜、１０はゲートポリシリコン膜、１１はサイ
ドウォール、１２はＣＭＯＳ部のｎソース／ドレイン領
域、１３はＨＶＭＯＳ部のｎウェル領域、１４はＨＶＭ
ＯＳ部のｐソース／ドレイン領域、１５はＣＭＯＳ部の
ｐソース／ドレイン領域、１６は第１の層間絶縁膜、１
７はＨＶＭＯＳ部の第１のドレイン電極、１８はＨＶＭ
ＯＳ部のソース電極、１９はＣＭＯＳ部のソース／ドレ
イン電極である。
【０００４】次に、上記半導体装置の製造方法について
説明する。まず、図２（ａ）に示したように、半導体基
板上に形成されたｎエピタキシャル層１上のＣＭＯＳ部
にｐウェル層３とｎウェル層５を順次形成した後、ＨＶ
ＭＯＳ部にｐ電界緩和層２とｎウェル層４を順次形成す
る。
説明する。まず、図２（ａ）に示したように、半導体基
板上に形成されたｎエピタキシャル層１上のＣＭＯＳ部
にｐウェル層３とｎウェル層５を順次形成した後、ＨＶ
ＭＯＳ部にｐ電界緩和層２とｎウェル層４を順次形成す
る。
【０００５】続いて、図２（ｂ）に示したように、ｎエ
ピタキシャル層１上にＬＯＣＯＳ酸化膜６を形成した
後、ＣＭＯＳ部に、しきい値電圧調整のためのｐ低濃度
拡散層８を形成し、ＨＶＭＯＳ部に、ｎエピタキシャル
層１表面の導電型をｐ型にするためのｐ低濃度拡散層７
を形成する。
ピタキシャル層１上にＬＯＣＯＳ酸化膜６を形成した
後、ＣＭＯＳ部に、しきい値電圧調整のためのｐ低濃度
拡散層８を形成し、ＨＶＭＯＳ部に、ｎエピタキシャル
層１表面の導電型をｐ型にするためのｐ低濃度拡散層７
を形成する。
【０００６】次いで、図２（ｃ）に示したように、ｎエ
ピタキシャル層１上にゲート酸化膜９、ゲートポリシリ
コン膜１０を順次形成した後、サイドウォール１１を用
いてＬＤＤ構造となるように、ｎソース／ドレイン領域
１２とｎウェル領域１３を同時に形成し、ＣＭＯＳ部に
ｐソース／ドレイン領域１５、ＨＶＭＯＳ部にｐソース
／ドレイン領域１４を順次形成する。
ピタキシャル層１上にゲート酸化膜９、ゲートポリシリ
コン膜１０を順次形成した後、サイドウォール１１を用
いてＬＤＤ構造となるように、ｎソース／ドレイン領域
１２とｎウェル領域１３を同時に形成し、ＣＭＯＳ部に
ｐソース／ドレイン領域１５、ＨＶＭＯＳ部にｐソース
／ドレイン領域１４を順次形成する。
【０００７】最後に、図２（ｄ）に示したように、第１
の層間絶縁膜１６を形成した後、ＨＶＭＯＳ部に第１の
ドレイン電極１７及びソース電極１８、ＣＭＯＳ部にソ
ース／ドレイン電極１９を同時に形成する。この際、Ｈ
ＶＭＯＳ部のソース電極１８はゲートポリシリコン膜１
０の全体を覆うように形成し、第１のドレイン電極１７
はソース電極１８と接触しない程度に突き出して形成す
る。このようにして、ｎエピタキシャル層１上にＨＶＭ
ＯＳとＣＭＯＳを混載した半導体基板を得る。
の層間絶縁膜１６を形成した後、ＨＶＭＯＳ部に第１の
ドレイン電極１７及びソース電極１８、ＣＭＯＳ部にソ
ース／ドレイン電極１９を同時に形成する。この際、Ｈ
ＶＭＯＳ部のソース電極１８はゲートポリシリコン膜１
０の全体を覆うように形成し、第１のドレイン電極１７
はソース電極１８と接触しない程度に突き出して形成す
る。このようにして、ｎエピタキシャル層１上にＨＶＭ
ＯＳとＣＭＯＳを混載した半導体基板を得る。
【０００８】
【発明が解決しようとする課題】しかしながら、上記従
来の構成では、１００Ｖを越える高耐圧のＨＶＭＯＳを
形成する場合、突き出した第１のドレイン電極１７の端
部からの電界の影響により、ドレイン電極１７端部直下
の半導体基板表面付近で電界集中が生じる。この電界集
中は、特にＨＶＭＯＳのオン時の電流量の経時劣化を引
き起こし、半導体装置における信頼性低下の原因になる
という問題があった。
来の構成では、１００Ｖを越える高耐圧のＨＶＭＯＳを
形成する場合、突き出した第１のドレイン電極１７の端
部からの電界の影響により、ドレイン電極１７端部直下
の半導体基板表面付近で電界集中が生じる。この電界集
中は、特にＨＶＭＯＳのオン時の電流量の経時劣化を引
き起こし、半導体装置における信頼性低下の原因になる
という問題があった。
【０００９】一方、同一半導体基板上にＨＶＭＯＳとＣ
ＭＯＳを混載する場合、必然的に工程数が増加するとい
う問題があった。
ＭＯＳを混載する場合、必然的に工程数が増加するとい
う問題があった。
【００１０】本発明は、上記従来の問題点を解決するも
ので、半導体基板表面付近に電界集中を生じることな
く、１００Ｖを越える高耐圧化を容易にし、なおかつ同
一半導体基板上にＣＭＯＳと混載する場合に工程数の増
加を最小限に抑えるようにした高耐圧電界効果トランジ
スタ及びその製造方法、並びにそれを含む半導体装置の
製造方法を提供することを目的とする。
ので、半導体基板表面付近に電界集中を生じることな
く、１００Ｖを越える高耐圧化を容易にし、なおかつ同
一半導体基板上にＣＭＯＳと混載する場合に工程数の増
加を最小限に抑えるようにした高耐圧電界効果トランジ
スタ及びその製造方法、並びにそれを含む半導体装置の
製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】この目的を達成するため
に、本発明の高耐圧電界効果トランジスタは、ゲート部
分を覆うように第１の層間絶縁層を介して形成されたソ
ース電極と、前記ソース電極の一部にドレイン電極の端
部が重なるように第２の層間絶縁層を介して形成された
ドレイン電極とを備えていることを特徴とするものであ
る。
に、本発明の高耐圧電界効果トランジスタは、ゲート部
分を覆うように第１の層間絶縁層を介して形成されたソ
ース電極と、前記ソース電極の一部にドレイン電極の端
部が重なるように第２の層間絶縁層を介して形成された
ドレイン電極とを備えていることを特徴とするものであ
る。
【００１２】また、本発明の高耐圧電界効果トランジス
タの製造方法は、ゲート部分を覆うように第１の層間絶
縁層を介してソース電極を形成する工程と、前記ソース
電極の一部にドレイン電極の端部が重なるように第２の
層間絶縁層を介してドレイン電極を形成する工程とを有
することを特徴とするものである。
タの製造方法は、ゲート部分を覆うように第１の層間絶
縁層を介してソース電極を形成する工程と、前記ソース
電極の一部にドレイン電極の端部が重なるように第２の
層間絶縁層を介してドレイン電極を形成する工程とを有
することを特徴とするものである。
【００１３】上記構成によれば、ドレイン電極の端部と
半導体基板の間にソース電極の一部が介在されているた
め、半導体基板に直接、ドレイン電極端部からの電界の
影響を及ぼすことがなくなる。これにより、半導体基板
表面付近での電界集中がなくなり、特にＨＶＭＯＳオン
時の電流量の経時劣化がなくなって、半導体装置の信頼
性を向上することができる。
半導体基板の間にソース電極の一部が介在されているた
め、半導体基板に直接、ドレイン電極端部からの電界の
影響を及ぼすことがなくなる。これにより、半導体基板
表面付近での電界集中がなくなり、特にＨＶＭＯＳオン
時の電流量の経時劣化がなくなって、半導体装置の信頼
性を向上することができる。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら詳細に説明する。図１は、本発
明の一実施の形態におけるＨＶＭＯＳとＣＭＯＳが混載
された半導体装置の主要製造工程における断面を示した
ものであり、図２と同一部分には同一符号を付してあ
る。
て、図面を参照しながら詳細に説明する。図１は、本発
明の一実施の形態におけるＨＶＭＯＳとＣＭＯＳが混載
された半導体装置の主要製造工程における断面を示した
ものであり、図２と同一部分には同一符号を付してあ
る。
【００１５】すなわち、図１において、１はｎエピタキ
シャル層、２はＨＶＭＯＳ部のｐ電界緩和層、３はＣＭ
ＯＳ部のｐウェル層、４はＨＶＭＯＳ部のｎウェル層、
５はＣＭＯＳ部のｎウェル層、６はＬＯＣＯＳ酸化膜、
７はＨＶＭＯＳ部のｐ低濃度拡散層、８はＣＭＯＳ部の
ｐ低濃度拡散層、９はゲート酸化膜、１０はゲートポリ
シリコン膜、１１はサイドウォール、１２はＣＭＯＳ部
のｎソース／ドレイン領域、１３はＨＶＭＯＳ部のｎウ
ェル領域、１４はＨＶＭＯＳ部のｐソース／ドレイン領
域、１５はＣＭＯＳ部のｐソース／ドレイン領域、１６
は第１の層間絶縁膜、１７はＨＶＭＯＳ部の第１のドレ
イン電極、１８はＨＶＭＯＳ部のソース電極、１９はＣ
ＭＯＳ部のソース／ドレイン電極である。また、２０は
第２の層間絶縁膜、２１はＨＶＭＯＳ部の第２のドレイ
ン電極である。
シャル層、２はＨＶＭＯＳ部のｐ電界緩和層、３はＣＭ
ＯＳ部のｐウェル層、４はＨＶＭＯＳ部のｎウェル層、
５はＣＭＯＳ部のｎウェル層、６はＬＯＣＯＳ酸化膜、
７はＨＶＭＯＳ部のｐ低濃度拡散層、８はＣＭＯＳ部の
ｐ低濃度拡散層、９はゲート酸化膜、１０はゲートポリ
シリコン膜、１１はサイドウォール、１２はＣＭＯＳ部
のｎソース／ドレイン領域、１３はＨＶＭＯＳ部のｎウ
ェル領域、１４はＨＶＭＯＳ部のｐソース／ドレイン領
域、１５はＣＭＯＳ部のｐソース／ドレイン領域、１６
は第１の層間絶縁膜、１７はＨＶＭＯＳ部の第１のドレ
イン電極、１８はＨＶＭＯＳ部のソース電極、１９はＣ
ＭＯＳ部のソース／ドレイン電極である。また、２０は
第２の層間絶縁膜、２１はＨＶＭＯＳ部の第２のドレイ
ン電極である。
【００１６】次に、上記半導体装置の製造方法について
説明する。まず、図１（ａ）に示したように、半導体基
板上に形成されたｎエピタキシャル層１上にＨＶＭＯＳ
部のｐ電界緩和層２とＣＭＯＳ部のｐウェル層３を同時
に形成し、また、ｎウェル層４とｎウェル層５を同時に
形成する。
説明する。まず、図１（ａ）に示したように、半導体基
板上に形成されたｎエピタキシャル層１上にＨＶＭＯＳ
部のｐ電界緩和層２とＣＭＯＳ部のｐウェル層３を同時
に形成し、また、ｎウェル層４とｎウェル層５を同時に
形成する。
【００１７】続いて、図１（ｂ）に示したように、ｎエ
ピタキシャル層１上にＬＯＣＯＳ酸化膜６を形成した
後、ＨＶＭＯＳ部の、ｎエピタキシャル層１表面の導電
型をｐ型にするためのｐ低濃度拡散層７と、ＣＭＯＳ部
の、しきい値電圧調整のためのｐ低濃度拡散層８を同時
に形成する。
ピタキシャル層１上にＬＯＣＯＳ酸化膜６を形成した
後、ＨＶＭＯＳ部の、ｎエピタキシャル層１表面の導電
型をｐ型にするためのｐ低濃度拡散層７と、ＣＭＯＳ部
の、しきい値電圧調整のためのｐ低濃度拡散層８を同時
に形成する。
【００１８】次いで、図１（ｃ）に示したように、ｎエ
ピタキシャル層１上にゲート酸化膜９、ゲートポリシリ
コン膜１０を順次形成した後、サイドウォール１１を用
いてＬＤＤ構造となるように、ＣＭＯＳ部にｎソース／
ドレイン領域１２とＨＶＭＯＳ部にｎウェル領域１３を
同時に形成し、ｐソース／ドレイン領域１４とｐソース
／ドレイン領域１５を同時に形成する。
ピタキシャル層１上にゲート酸化膜９、ゲートポリシリ
コン膜１０を順次形成した後、サイドウォール１１を用
いてＬＤＤ構造となるように、ＣＭＯＳ部にｎソース／
ドレイン領域１２とＨＶＭＯＳ部にｎウェル領域１３を
同時に形成し、ｐソース／ドレイン領域１４とｐソース
／ドレイン領域１５を同時に形成する。
【００１９】さらに、図２（ｄ）に示したように、第１
の層間絶縁膜１６を形成した後、ＨＶＭＯＳ部に第１の
ドレイン電極１７及びソース電極１８、ＣＭＯＳ部にソ
ース／ドレイン電極１９を同時に形成する。この際、Ｈ
ＶＭＯＳ部のソース電極１８はゲートポリシリコン膜１
０の全体を覆うように形成する。
の層間絶縁膜１６を形成した後、ＨＶＭＯＳ部に第１の
ドレイン電極１７及びソース電極１８、ＣＭＯＳ部にソ
ース／ドレイン電極１９を同時に形成する。この際、Ｈ
ＶＭＯＳ部のソース電極１８はゲートポリシリコン膜１
０の全体を覆うように形成する。
【００２０】最後に、第２の層間絶縁膜２０を形成した
後、ＨＶＭＯＳ部の第１のドレイン電極１７に連通する
第２のドレイン電極２１形成する。このとき第２のドレ
イン電極２１は、その端部が第１のソース電極１８の一
部に第２の層間絶縁膜２０を介して重なるようにして形
成する。
後、ＨＶＭＯＳ部の第１のドレイン電極１７に連通する
第２のドレイン電極２１形成する。このとき第２のドレ
イン電極２１は、その端部が第１のソース電極１８の一
部に第２の層間絶縁膜２０を介して重なるようにして形
成する。
【００２１】このようにして、ｎエピタキシャル層１上
にＨＶＭＯＳとＣＭＯＳを混載した半導体基板を得るこ
とができる。
にＨＶＭＯＳとＣＭＯＳを混載した半導体基板を得るこ
とができる。
【００２２】以上のように構成された本実施の形態にお
けるＨＶＭＯＳは、まず、第２のドレイン電極２１の端
部とｎエピタキシャル層１の間に、第１の層間絶縁膜１
６と第２の層間絶縁膜２０を介して、ソース電極１８が
形成されているため、第２のドレイン電極２１の端部か
らの電界が直接、ｎエピタキシャル層１に対して影響を
及ぼすことがなくなる。これにより、ｎエピタキシャル
層１の表面付近での電界集中がなくなるため、特にＨＶ
ＭＯＳオン時の電流量の経時劣化がなくなり、半導体装
置の信頼性を向上することができる。
けるＨＶＭＯＳは、まず、第２のドレイン電極２１の端
部とｎエピタキシャル層１の間に、第１の層間絶縁膜１
６と第２の層間絶縁膜２０を介して、ソース電極１８が
形成されているため、第２のドレイン電極２１の端部か
らの電界が直接、ｎエピタキシャル層１に対して影響を
及ぼすことがなくなる。これにより、ｎエピタキシャル
層１の表面付近での電界集中がなくなるため、特にＨＶ
ＭＯＳオン時の電流量の経時劣化がなくなり、半導体装
置の信頼性を向上することができる。
【００２３】また、ＨＶＭＯＳ部とＣＭＯＳ部にまたが
って、ｐ電界緩和層２とｐウェル層３、ｎウェル層４と
ｎウェル層５、ｐ低濃度拡散層７とｐ低濃度拡散層８、
ｎソース／ドレイン領域１２とｎウェル領域１３、ｐソ
ース／ドレイン領域１４とｐソース／ドレイン領域１５
をそれぞれ同時に形成できるため、工程数の短縮化が可
能であり、これにより工程数の増加なしにＨＶＭＯＳと
ＣＭＯＳを混載した半導体装置を形成することが可能で
ある。
って、ｐ電界緩和層２とｐウェル層３、ｎウェル層４と
ｎウェル層５、ｐ低濃度拡散層７とｐ低濃度拡散層８、
ｎソース／ドレイン領域１２とｎウェル領域１３、ｐソ
ース／ドレイン領域１４とｐソース／ドレイン領域１５
をそれぞれ同時に形成できるため、工程数の短縮化が可
能であり、これにより工程数の増加なしにＨＶＭＯＳと
ＣＭＯＳを混載した半導体装置を形成することが可能で
ある。
【００２４】なお、上記実施の形態において、半導体基
板上のｎエピタキシャル層を用い各素子を形成したが、
ｎエピタキシャル層の代りにｎ型の拡散層または基板を
用いてもよい。また、ＬＯＣＯＳ酸化膜、ゲート酸化膜
及びゲートポリシリコン膜に関しては、それぞれ寄生Ｍ
ＯＳの影響を防止し、ＭＯＳトランジスタのゲートとし
て機能するものであれば、材料や形成方法は特に限定し
ない。
板上のｎエピタキシャル層を用い各素子を形成したが、
ｎエピタキシャル層の代りにｎ型の拡散層または基板を
用いてもよい。また、ＬＯＣＯＳ酸化膜、ゲート酸化膜
及びゲートポリシリコン膜に関しては、それぞれ寄生Ｍ
ＯＳの影響を防止し、ＭＯＳトランジスタのゲートとし
て機能するものであれば、材料や形成方法は特に限定し
ない。
【００２５】さらに、上記実施の形態において、ＣＭＯ
Ｓ部のｎソース／ドレイン領域の形成方法として、サイ
ドウォールを用いたＬＤＤ構造を採用したが、これは、
ＣＭＯＳトランジスタとして機能するものであれば、形
成方法は特に限定しない。また、上記実施の形態では特
に言及していない素子分離や埋込層、チャネルストッパ
層等の形成方法についても、特に限定するものではない
ことは明白である。
Ｓ部のｎソース／ドレイン領域の形成方法として、サイ
ドウォールを用いたＬＤＤ構造を採用したが、これは、
ＣＭＯＳトランジスタとして機能するものであれば、形
成方法は特に限定しない。また、上記実施の形態では特
に言及していない素子分離や埋込層、チャネルストッパ
層等の形成方法についても、特に限定するものではない
ことは明白である。
【００２６】
【発明の効果】以上説明したように、本発明によれば、
ＨＶＭＯＳにおいて、ゲート部分を覆うように第１の層
間絶縁層を介してソース電極を形成し、そのソース電極
の一部にドレイン電極の端部が重なるように第２の層間
絶縁層を介しドレイン電極を形成したことにより、半導
体基板が直接、ドレイン電極端部からの電界の影響を受
けることがなくなり、これにより、半導体基板表面付近
での電界集中がなくなって、特にＨＶＭＯＳオン時の電
流量の経時劣化がなくなる等、半導体装置における信頼
性を向上することができる。また、上記ＨＶＭＯＳとＣ
ＭＯＳが混載された半導体装置の製造方法においては、
ＨＶＭＯＳ部とＣＭＯＳ部にまたがって、同時に形成で
きる部分があるので、工程数の短縮化が可能となる。
ＨＶＭＯＳにおいて、ゲート部分を覆うように第１の層
間絶縁層を介してソース電極を形成し、そのソース電極
の一部にドレイン電極の端部が重なるように第２の層間
絶縁層を介しドレイン電極を形成したことにより、半導
体基板が直接、ドレイン電極端部からの電界の影響を受
けることがなくなり、これにより、半導体基板表面付近
での電界集中がなくなって、特にＨＶＭＯＳオン時の電
流量の経時劣化がなくなる等、半導体装置における信頼
性を向上することができる。また、上記ＨＶＭＯＳとＣ
ＭＯＳが混載された半導体装置の製造方法においては、
ＨＶＭＯＳ部とＣＭＯＳ部にまたがって、同時に形成で
きる部分があるので、工程数の短縮化が可能となる。
【図１】本発明の第１の実施形態におけるＨＶＭＯＳ及
びそれを用いた半導体装置とその製造方法を示す、主要
工程の断面図
びそれを用いた半導体装置とその製造方法を示す、主要
工程の断面図
【図２】従来のＨＶＭＯＳ及びそれを用いた半導体装置
とその製造方法を示す、主要工程の断面図
とその製造方法を示す、主要工程の断面図
１ ｎエピタキシャル層 ２ ＨＶＭＯＳ−ｐ電界緩和層 ３ ＣＭＯＳ−ｐウェル層 ４ ＨＶＭＯＳ−ｎウェル層 ５ ＣＭＯＳ−ｎウェル層 ６ ＬＯＣＯＳ酸化膜 ７ ＨＶＭＯＳ−ｐ低濃度拡散層 ８ ＣＭＯＳ−ｐ低濃度拡散層 ９ ゲート酸化膜 １０ ゲートポリシリコン膜 １１ サイドウォール １２ ＣＭＯＳ−ｎソース／ドレイン領域 １３ ＨＶＭＯＳ−ｎウェル領域 １４ ＨＶＭＯＳ−ｐソース／ドレイン領域 １５ ＣＭＯＳ−ｐソース／ドレイン領域 １６ 第１の層間絶縁膜 １７ ＨＶＭＯＳ−第１のドレイン電極 １８ ＨＶＭＯＳ−ソース電極 １９ ＣＭＯＳ−ソース／ドレイン電極 ２０ 第２の層間絶縁膜 ２１ ＨＶＭＯＳ−第２のドレイン電極
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F040 DA00 DB03 DC01 EC07 EF02 EF13 EF18 EH05 EH07 EJ08 EJ09 EK01 FA03 FC05 5F048 AA05 AB07 AB08 AC03 BA02 BB05 BB16 BB18 BC03 BC06 BC07 BC19 BC20 BD04 BE03 BF11 BF16 BG12 DA05 DA23
Claims (6)
- 【請求項１】 ゲート部分を覆うように第１の層間絶縁
層を介して形成されたソース電極と、前記ソース電極の
一部にドレイン電極の端部が重なるように第２の層間絶
縁層を介して形成されたドレイン電極とを備えているこ
とを特徴とする高耐圧電界効果トランジスタ。 - 【請求項２】 ゲート部分を覆うように第１の層間絶縁
層を介してソース電極を形成する工程と、前記ソース電
極の一部にドレイン電極の端部が重なるように第２の層
間絶縁層を介してドレイン電極を形成する工程とを有す
ることを特徴とする高耐圧電界効果トランジスタの製造
方法。 - 【請求項３】 同一半導体基板上に、請求項２に記載の
高耐圧電界効果トランジスタとＣＭＯＳトランジスタと
を混載する半導体装置において、高耐圧電界効果トラン
ジスタにおける第１導電型ウェル領域を、前記第１導電
型ウェル領域を形成しようとする半導体層と同じ半導体
層に形成するＣＭＯＳトランジスタの第１導電型ウェル
領域と同時に形成する工程を有することを特徴とする半
導体装置の製造方法。 - 【請求項４】 高耐圧電界効果トランジスタにおける第
２導電型ドレイン領域の周囲に形成する第２導電型電界
緩和領域を、前記第２導電型電界緩和領域を形成しよう
とする半導体層と同じ半導体層に形成するＣＭＯＳトラ
ンジスタの第２導電型ウェル領域と同時に形成する工程
を有することを特徴とする請求項３記載の半導体装置の
製造方法。 - 【請求項５】 高耐圧電界効果トランジスタにおける第
１導電型ウェル領域と第２導電型ドレイン領域の間に形
成する第２導電型低濃度拡散領域を、前記第２導電型低
濃度拡散領域を形成しようとする半導体層と同じ半導体
層に形成するＣＭＯＳトランジスタの第２導電型低濃度
拡散領域と同時に形成する工程を有することを特徴とす
る請求項３または請求項４記載の半導体装置の製造方
法。 - 【請求項６】 高耐圧電界効果トランジスタにおける第
２導電型ソースまたはドレイン領域を、前記第２導電型
ソースまたはドレイン領域を形成しようとする半導体層
と同じ半導体層に形成するＣＭＯＳトランジスタの第２
導電型ソースまたはドレイン領域と同時に形成する工程
を有することを特徴とする請求項３ないし請求項５のい
ずれか１項に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11037757A JP2000236092A (ja) | 1999-02-16 | 1999-02-16 | 高耐圧電界効果トランジスタ及びその製造方法、並びにそれを含む半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11037757A JP2000236092A (ja) | 1999-02-16 | 1999-02-16 | 高耐圧電界効果トランジスタ及びその製造方法、並びにそれを含む半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000236092A true JP2000236092A (ja) | 2000-08-29 |
Family
ID=12506350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11037757A Pending JP2000236092A (ja) | 1999-02-16 | 1999-02-16 | 高耐圧電界効果トランジスタ及びその製造方法、並びにそれを含む半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000236092A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6333234B1 (en) * | 2001-03-13 | 2001-12-25 | United Microelectronics Corp. | Method for making a HVMOS transistor |
-
1999
- 1999-02-16 JP JP11037757A patent/JP2000236092A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6333234B1 (en) * | 2001-03-13 | 2001-12-25 | United Microelectronics Corp. | Method for making a HVMOS transistor |
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