KR20110077514A - Ｅｓｄ 보호 회로 형성 방법 - Google Patents
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Abstract
본 발명의 실시 예에 따른 ESD 보호 회로 형성 방법은, P웰이 형성된 반도체 기판 상이 게이트 절연막 및 게이트를 형성하는 단계와, 게이트가 형성된 반도체 기판 상에 n형 및 p형 저농도 접합 영역을 형성하는 단계와, n형 저농도 접합 영역과 연결되는 소오스 영역과 p형 저농도 접합 영역과 연결되는 드레인 영역을 형성하는 단계를 포함한다.
이와 같이, 본 발명은 드레인 영역과 연결되는 저농도 접합 영역을 p형 불순물로 형성하여 드레인 영역과 연결되는 저농도 접합 영역의 농도를 P웰에 비해 높임으로써, 별도의 임플란트 공정 없이 항복 전압을 높일 수 있기 때문에 공정을 단순화시킬 수 있다.
ESD, 임플란트, 이온 주입, 드레인 영역, 항복전압
Description
본 발명은 ESD 보호 회로(ESD: Electro-Static Discharge, 이하, 'ESD' 라고 한다.)에 관한 것으로, 더욱 상세하게는 별도의 임플란트 공정 없이 항복 전압을 높일 수 있는 ESD 보호 회로 형성 방법에 관한 것이다.
전자부품 및 제품의 생산과정이나 사용 중에 생긴 정전기가 순간적으로 방전되어 집적회로 내부 소자 및 금속 배선의 파괴를 초래하는 정전기 방전 현상(ESD: Electro-Static Discharge, 이하, 'ESD' 라고 한다.)은 집적회로 설계분야에 있어 매우 중요한 고려대상이 되고 있다.
특히 반도체 제조 공정기술이 DSM(Deep Sub-Micron)급에서 VDSM(Very Deep Sub-Micron)급으로 발전함에 따라 게이트 산화막의 두께는 0.1㎛ 이하로 얇아지고, 반도체 칩의 소형화가 이루어지면서 ESD에 의한 소자파괴 현상은 더욱 심각해지고 있다. 그러므로, 빠른 방전 속도(speed), 정상동작 상태에서의 투명성 (transparency), 충분한 방전 전류의 감내(robustness), 그리고 낮은 트리거 전압 특성(effectiveness) 등과 같은 여러 ESD 성능지표를 만족하는 보호소자의 개발 및 회로설계가 매우 중요하다 할 수 있다.
이러한 ESD 보호회로는 NMOS 트랜지스터를 이용하여 형성되는데, NMOS 트랜지스터를 이용한 ESD 보호 회로에는 ESD 임플란트 공정을 많이 사용한다. ESD 임플란트 공정은 NMOS 트랜지스터를 이용한 ESD 보호회로의 트리거링(triggering) 전압과 이차 항복 전류 성능을 쉽게 향상시켜 주어 많은 공정에 적용된다.
트리거링 전압은 전원 전압보다 높은 구간에서 작으면 작을수록 유리하고, 이차 항복 전류는 높을수록, 즉 많은 전류를 흘려줄 수 있으면 성능이 우수한 ESD 보호회로를 형성할 수 있다.
이하, 첨부된 도면을 참조하여 일반적인 ESD 보호 회로에 대해 설명한다.
도 1은 일반적인 NMOS 트랜지스터의 구조를 도시한 단면도로서, P웰이 형성된 반도체 기판(100) 상에 게이트 산화막(102), 게이트(104) 및 스페이서 (106)를 형성한 후 스페이서(106) 및 게이트(104)를 이온 주입 마스크로 한 불순물 이온, 즉 n형 불순물 이온 주입 공정을 실시하여 소오스/드레인 영역(108, 110)을 형성함으로써, NMOS 트랜지스터를 형성할 수 있다. 여기서, NMOS 트랜지스터의 게이트(104), 소오스 영역(108) 및 반도체 기판(100)을 연결하여 한 노드, 드레인 영역(110)을 한 노드로 만들면 ESD 보호 회로로 만들 수 있다. 일반적으로 딥 서브 마이크론(Deep Sub Micron) 공정에서는 NMOS 트랜지스터에 LDD(Lightly Doped Drain)를 채택하여 핫 캐리어 효과(Hot carrier effect)를 줄이지만, 이것은 ESD 보호회로 측면에서는 악영향을 끼친다. 즉, 드레인 영역(110)쪽의 LDD 때문에 NMOS 트랜지스터가 ESD 현상 하에서 동작할 때, 전류의 흐름이 표면 쪽으로 몰려 전류 과밀 현상(Current crowding)을 유발하게 되어 많은 전류를 감당치 못하게 된다. 그렇기 때문에, 도 2에 도시된 바와 같이, 드레인 영역(110)에 아세닉(As)으로 N 타입 도핑을 깊게 하여 LDD 전 영역을 덮는 N형 불순물 영역(112)을 형성함으로써, LDD에 의한 악영향을 줄이게 된다.
이것이 일반적인 N 타입 ESD 임플란트 방법을 통해 트리거링 전압을 낮추거나 항복 전류를 높이는 방법이다.
그러나, 이러한 방법은 N형 불순물 영역(112)을 형성하기 위해 추가적으로 이온 주입 마스크 공정이 필요하게 되어 제품의 단가를 높이는 단점이 있을 뿐만 아니라 추가 공정으로 인해 공정 수가 늘어나는 단점이 있다.
상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 본 발명은 인 영역과 연결되는 저농도 접합 영역을 p형 불순물로 형성하여 드레인 영역과 연결되는 저농도 접합 영역의 농도를 P웰에 비해 높임으로써, 별도의 임플란트 공정 없이 항복 전압을 높일 수 있는 ESD 보호 회로 형성 방법을 제공하는데 있다.
본 발명의 목적은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 본 발명이 속하는 통상의 지식을 가진 자 에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시 예에 따른 ESD 보호 회로 형성 방법은, P웰이 형성된 반도체 기판 상이 게이트 절연막 및 게이트를 형성하는 단계와, 상기 게이트가 형성된 반도체 기판 상에 n형 및 p형 저농도 접합 영역을 형성하는 단계와, 상기 n형 저농도 접합 영역과 연결되는 소오스 영역과 상기 p형 저농도 접합 영역과 연결되는 드레인 영역을 형성하는 단계를 포함한다.
본 발명의 실시 예에 따른 ESD 보호 회로 형성 방법에서 상기 n형 및 p형 저농도 접합 영역을 형성하는 단계는, 상기 게이트 일측의 상기 P웰이 오픈되는 제 1 이온 주입 마스크를 형성하는 단계와, 상기 오픈된 P웰 영역에 대해 n형 불순물 이온을 주입하여 상기 n형 저농도 접합 영역을 형성하는 단계와, 상기 제 1 이온 주입 마스크를 제거한 후 상기 게이트 다른 일측의 상기 P웰이 오픈되는 제 2 이온 주입 마스크를 형성하는 단계와, 상기 게이트 다른 일측의 오픈된 상기 P웰에 대해 p형 불순물 이온을 주입하여 p형 저농도 접합 영역을 형성한 후 상기 제 2 이온 주입 마스크를 제거하는 단계를 포함한다.
본 발명의 실시 예에 따른 ESD 보호 회로 형성 방법에서 상기 드레인 영역을 형성하는 단계는, 상기 게이트 양측벽에 스페이서를 형성하는 단계와, 상기 스페이서에 의해 드러난 상기 P웰 영역 상에 n형 불순물 이온 주입 공정을 실시하여 상기 n형 저농도 접합 영역과 연결되는 상기 소오스 영역과 상기 p형 저농도 접합 영역 과 연결되는 상기 드레인 영역을 형성하는 단계를 포함한다.
본 발명은 드레인 영역과 연결되는 저농도 접합 영역을 p형 불순물로 형성하여 드레인 영역과 연결되는 저농도 접합 영역의 농도를 P웰에 비해 높임으로써, 별도의 임플란트 공정 없이 항복 전압을 높일 수 있기 때문에 공정을 단순화시킬 수 있다.
본 발명의 목적 및 효과, 그리고 그것들을 달성하기 위한 기술적 구성들은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 본 발명을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다.
그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져 야 할 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
본 발명의 실시 예에서는 드레인 영역과 연결되는 저농도 접합 영역을 p형 불순물로 형성하여 드레인 영역과 연결되는 저농도 접합 영역의 농도를 P웰에 비해 높여 별도의 임플란트 공정 없이 항복 전압을 높일 수 있는 ESD 보호 회로 형성 방법에 대해 설명한다.
도 3a 내지 도 3c는 본 발명의 실시 예에 따른 ESD 보호 회로의 형성 과정을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 반도체 기판내에 p형 불순물 확산 우물, 즉 P웰(200)을 형성한다. 반도체 기판의 소정 부분을 식각한 후 소자 분리용 절연막을 매립하여 소자 분리막(미도시됨)을 형성한다. 소자 분리막 사이의 활성 영역에 게이트 절연막(202), 게이트(204)를 형성한다.
P웰(200)이 형성된 반도체 기판 상에 게이트 절연막(202)을 형성한다. 이때, 산화공정은 습식산화 또는 건식 산화공정을 실시할 수 있다. 바람직하게는 열산화(Thermal Oxidation) 공정으로 형성한다. 특히, 게이트 절연막(202)은 메모리 소자의 동작시 쉽게 열화되지 않도록 하기 위해 질소 성분이 함유된 산화 질화막으로 형성할 수도 있다.
이어서, 게이트 절연막(202) 상에 플로팅 게이트용 폴리 실리콘막을 증착한다. 이때, 폴리 실리콘막은 도프드(doped) 또는 언도프드(undoped) 폴리 실리콘막을 이용하여 LPCVD(Low Pressure Chemical Vapor Deposition) 방식으로 형성한다. 예컨대, 도프드 폴리 실리콘막의 경우에는 SiH2와 PH3 또는 Si2H6와 PH3 가스를 이용하여 형성한다. 반면, 언도프드 폴리실리콘막의 경우에는 후속으로 진행되는 LDD 이온주입 공정 또는 소오스/드레인 이온주입 공정시 불순물을 첨가하여 폴리 실리콘막을 도핑시킨다.
그리고 나서, 폴리 실리콘막을 식각하여 게이트(204)를 형성한다.
그런 다음, 도 3b에 도시된 바와 같이, 저농도 LDD(Lightly Doped Drain) 이온주입 공정을 실시하여 n형 및 p형 저농도 접합영역(206, 208)을 형성한다. 즉, 게이트(204) 일측의 P웰(200) 영역이 오픈된 포토레지스트 패턴(미도시됨)을 형성한 후 n형 불순물 이온 주입 공정을 n형 저농도 접합 영역(206)을 형성하고, 포토레지스트 패턴을 스트립 공정으로 제거한다.
그리고 나서, 게이트(204) 다른 일측의 P웰(200)이 오픈된 포토레지스트 패턴(미도시됨)을 형성한 후 p형 불순물 이온 주입 공정을 p형 저농도 접합 영역(208)을 형성하고, 포토레지스트 패턴을 스트립 공정으로 제거한다. 여기서, n형 저농도 접합영역(208)은 n형으로 형성하는데, 즉 5족 물질로 아세닉(Asenic), 인(Phosphorus) 및 인듐(Indium) 중 어느 하나의 불순물 이온을 사용하여 이온 주입 공정을 실시하며, p형 저농도 접합 영역(210)은 p형으로 형성하는데, 즉 3족 물질로 보론(Boron), BF2 및 안티몬(Antimony) 중 어느 하나의 불순물 이온을 사용한다.
이후, 도 3c에 도시된 바와 같이, n형 및 p형 저농도 접합 영역(206, 208)이 형성된 반도체 기판 전면에 스페이서용 절연막을 형성한 후 이를 전면 식각 공정으 로 식각하여 게이트(204)의 측벽에 스페이서(210)를 형성한다.
그리고 나서, 게이트(204) 및 스페이서(210)를 불순물 이온 주입 마스크로 한 불순물 이온 주입 공정, 예컨대 n형 불순물 이온 주입 공정을 실시하여 소오스/드레인 영역(212, 214)을 형성한다. 즉, n형 저농도 접합 영역(206)과 연결되는 소오스 영역(212) 및 p형 저농도 접합 영역(208)과 연결되는 드레인 영역(214)을 형성한다.
본 발명의 실시 예에 따르면, 드레인 영역(214)에 연결되는 저농도 접합 영역(208)을 p형 불순물 이온을 주입하여 형성함으로써, 드레인 영역(214)과 연결되는 저농도 접합 영역(208)의 농도가 P웰(200)에 비해 높이기 때문에 별도의 임플란트 공정 없이 항복 전압을 낮출 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 예를 들어 당업자는 각 구성요소의 재질, 크기 등을 적용 분야에 따라 변경하거나, 개시된 실시형태들을 조합 또는 치환하여 본 발명의 실시예에 명확하게 개시되지 않은 형태로 실시할 수 있으나, 이 역시 본 발명의 범위를 벗어나지 않는 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것으로 한정적인 것으로 이해해서는 안 되며, 이러한 변형된 실시예들은 본 발명의 특허청구범위에 기재된 기술사상에 포함된다고 하여야 할 것이다.
도 1은 일반적인 NMOS 트랜지스터의 구조를 도시한 단면도이며,
도 2는 일반적인 NMOS 트랜지스터의 구조를 이용한 ESD 회로 구조를 도시한 단면도이며,
도 3a 내지 도 3c는 본 발명의 실시 예에 따른 ESD 보호 회로 형성 과정을 도시한 공정 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
200 : P웰 202 : 게이트 절연막
204 : 게이트 206 : n형 저농도 접합 영역
208 : p형 저농도 접합 영역 210 : 스페이서
212 : 소오스 영역 214 : 드레인 영역
Claims (3)
- P웰이 형성된 반도체 기판 상이 게이트 절연막 및 게이트를 형성하는 단계와,상기 게이트가 형성된 반도체 기판 상에 n형 및 p형 저농도 접합 영역을 형성하는 단계와,상기 n형 저농도 접합 영역과 연결되는 소오스 영역과 상기 p형 저농도 접합 영역과 연결되는 드레인 영역을 형성하는 단계를 포함하는ESD 보호 회로 형성 방법.
- 제 1 항에 있어서,상기 n형 및 p형 저농도 접합 영역을 형성하는 단계는,상기 게이트 일측의 상기 P웰이 오픈되는 제 1 이온 주입 마스크를 형성하는 단계와,상기 오픈된 P웰 영역에 대해 n형 불순물 이온을 주입하여 상기 n형 저농도 접합 영역을 형성하는 단계와,상기 제 1 이온 주입 마스크를 제거한 후 상기 게이트 다른 일측의 상기 P웰이 오픈되는 제 2 이온 주입 마스크를 형성하는 단계와,상기 게이트 다른 일측의 오픈된 상기 P웰에 대해 p형 불순물 이온을 주입하 여 p형 저농도 접합 영역을 형성한 후 상기 제 2 이온 주입 마스크를 제거하는 단계를 포함하는ESD 보호 회로 형성 방법.
- 제 1 항에 있어서,상기 드레인 영역을 형성하는 단계는,상기 게이트 양측벽에 스페이서를 형성하는 단계와,상기 스페이서에 의해 드러난 상기 P웰 영역 상에 n형 불순물 이온 주입 공정을 실시하여 상기 n형 저농도 접합 영역과 연결되는 상기 소오스 영역과 상기 p형 저농도 접합 영역과 연결되는 상기 드레인 영역을 형성하는 단계를 포함하는ESD 보호 회로 형성 방법.
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| KR1020090134119A KR20110077514A (ko) | 2009-12-30 | 2009-12-30 | Ｅｓｄ 보호 회로 형성 방법 |
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Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1020090134119A KR20110077514A (ko) | 2009-12-30 | 2009-12-30 | Ｅｓｄ 보호 회로 형성 방법 |
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-
2009
- 2009-12-30 KR KR1020090134119A patent/KR20110077514A/ko not_active Application Discontinuation
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