KR100595128B1 - 정전기 방전 보호 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 정전기 방전(Electro Static Discharge; ESD) 보호 소자의 제조 방법에 관한 것으로, 패턴의 크기가 최소화된 코어 셀 영역에는 기능성 역할을 수행하는 트랜지스터를 LDD 구조로 형성하는 동시에 입출력 셀 영역에는 정전기 방전 보호 소자로 동작하는 트랜지스터를 어브럽트 정션 구조로 형성함으로써 ESD 스트레스 전류에 대한 능력(Current Immunity Level)을 향상시킬 수 있는 정전기 방전 보호 소자 및 그 제조 방법이 제시된다.
ESD, ESD 보호 소자, GGNMOS, GGPMOS, LDD 구조, 어브럽트 정션

Description

정전기 방전 보호 소자 및 그 제조 방법{Electrostatic discharge protection device and manufacturing method thereof}
도 1(a) 및 도 1(b)는 입출력 셀 영역에 배치된 정전기 방전 보호 소자 및 그 동작 원리를 설명하기 위한 도면.
도 2는 CMOS 소자를 이용한 정전기 방전 보호 소자의 회로도.
도 3(a) 내지 도 3(h)는 종래의 정전기 방전 보호 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
도 4는 종래의 방법으로 제조된 정전기 방전 보호 소자의 연결 방식을 나타낸 도면.
도 5(a) 내지 도 5(g)는 본 발명의 일 실시 예에 따른 정전기 방전 보호 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
도 6(a) 내지 도 6(h)는 본 발명의 다른 실시 예에 따른 정전기 방전 보호 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
도 7은 본 발명에 따라 제조된 정전기 방전 보호 소자의 연결 방식을 나타낸 도면.
<도면의 주요 부분에 대한 부호의 설명>
A : 코어 셀 영역 B : 입출력 셀 영역
201 및 301 : 반도체 기판 202 및 302 : 소자 분리막
203 및 303 : 웰 204 및 304 : 게이트
205 및 311 : 스페이서 206 및 305 : 제 1 감광막
207 및 208, 314 및 315 : N형 활성 영역
209 및 308 : 제 2 감광막
210 및 211, 317 및 318 : P형 활성 영역
212 및 312 : 제 3 감광막 213 및 313 : 제 4 감광막
214 및 306 : N형 LDD 영역 215 및 307 : N형 이온 주입 영역
216 및 316 : 제 5 감광막 217 및 309 : P형 LDD 영역
218 및 310 : P형 이온 주입 영역
본 발명은 정전기 방전(Electro Static Discharge: 이하, "ESD"라 함) 보호 소자의 제조 방법에 관한 것으로, 특히 패턴의 크기가 최소화된 코어 셀 영역에서는 LDD 구조의 트랜지스터를 제조하는 동시에 입출력 셀 영역에서는 ESD 스트레스 전류에 대한 대응 능력을 극대화시키기 위해 완벽한 어브럽트 정션(Abrupt Junction) 구조의 트랜지스터를 제조할 수 있는 ESD 보호 소자 및 그 제조 방법에 관한 것이다.
반도체 칩을 제조함에 있어서, 정전기 방전(Electro Static Discharge)에 의해 발생하는 스트레스 전류(Stress Current)로부터 칩을 보호하는 ESD 보호용 소자의 역할은 중요하다.
도 1(a) 및 도 1(b)는 입출력 셀(Input/Output Cell) 영역에 배치된 ESD 보호 소자 및 그 동작 원리를 도식적으로 나타낸 것이다. 도 1(a)에 도시된 바와 같이 패드(Pad)를 통해 입력 버퍼 또는 출력 버퍼로 정상적인 신호, 즉 정상적인 전류가 전달될 때에는 ESD 보호 소자는 어떠한 동작도 하지 않는다. 따라서, 신호의 전달, 즉 전류의 흐름은 패드와 입력 버퍼 또는 출력 버퍼 사이에서만 이루어진다.
그러나, 도 1(b)에 도시된 바와 같이 비정상적인 신호, 즉 ESD 스트레스 전류가 패드를 통해 입력되는 경우에는 ESD 보호 소자가 동작하여 ESD 스트레스 전류를 전원 단자(Vdd) 또는 접지 단자(Vss)로 우회시킴으로써 스트레스 전류가 입력 버퍼 또는 출력 버퍼로 유입되는 것을 방지한다.
ESD 보호 소자를 구성하는 다양한 방법들중에서 가장 대표적인 경우는 도 2에 도시한 바와 같이 NMOS 트랜지스터 및 PMOS 트랜지스터의 조합한 CMOS 소자를 이용하여 ESD 보호 소자를 구성하는 경우이다.
도 2를 참조하여 그 구성을 설명하면, 전원 단자(Vdd)와 입력 패드(11) 사이 에 게이트가 전원 단자(Vdd)에 접속된 제 1 PMOS 트랜지스터(P11)가 접속된다. 입력 패드(11)와 접지 단자(Vss) 사이에 게이트가 접지 단자(Vss)에 접속된 제 1 NMOS 트랜지스터(N11)가 접속된다. 제 1 PMOS 트랜지스터(P11)과 제 1 NMOS 트랜지스터(N11)는 ESD 보호 회로(12)로 작용한다. 그리고, 전원 단자(Vdd)와 접지 단자(Vss) 사이에 제 2 PMOS 트랜지스터(P12)와 제 2 NMOS 트랜지스터(N12)로 구성된 입력 버퍼(13)가 접속된다.
여기서, 입력 버퍼(13)는 입력 패드(11)로부터 입력되는 정상적인 신호를 내부 회로에 변환 및 전달하는 역할을 하고, ESD 보호 회로(12)는 입력 패드(11)로부터 비정상적으로 입력되는 ESD 스트레스 전류(Stress Current)가 입력 버퍼(13)로 유입되는 것을 방지한다.
ESD 보호 회로(13)에서 PMOS 트랜지스터(P11) 및 NMOS 트랜지스터(N11)의 게이트와 게이트 하부의 채널(Channel) 영역은 거의 동일한 전위(Electrical Potential)를 유지하도록 구성되어 있다. 따라서, 입력 패드(11)에서 ESD 보호 회로(12)를 구성하는 제 1 PMOS 트랜지스터(P11) 및 제 1 NMOS 트랜지스터(N11)의 드레인(Drain)으로 정상적인 신호, 즉 정상적인 전류가 유입될 경우, 각 제 1 PMOS 트랜지스터(P11) 및 제 1 NMOS 트랜지스터(N11)의 채널이 닫혀 있기 때문에 전류를 통과시키지 않는다. 결국 정상적인 신호는 입력 버퍼(13)의 PMOS 트랜지스터(P12) 및 NMOS 트랜지스터(N12)의 게이트로 유입되어 내부 회로의 신호 전달에 이용된다.
그러나, 입력 패드(11)에서 ESD 보호 회로(12)를 구성하는 PMOS 트랜지스터(P11) 및 NMOS 트랜지스터(N11)의 드레인으로 비정상적인 ESD 스트레스 전류(Stress Current)가 유입될 경우에는 웰(Well) 영역과 드레인이 만나는 경계면에서 충돌 이온화(Impact Ionization)가 발생하여 다수의 캐리어(Carrier)들이 형성되고, 그 결과 기생(Parasitic) BJT(NPN Bipolar Junction Transistor)가 형성되어 드레인과 소오스 사이에는 다량의 전류가 흐르게 된다. 결국 ESD 스트레스 전류는 전원 단자(Vdd) 또는 접지 단자(Vss)로 흘러가게 되고, 그 결과 파괴적인 ESD 스트레스 전류가 입력 버퍼(13)로 유입되는 것을 방지하는 효과를 구현할 수 있다.
도 3(a) 내지 도 3(e)는 코어 셀(Core Cell) 영역에서 기능성 역할을 수행하는 NMOS 트랜지스터 및 PMOS 트랜지스터와 입출력 셀 영역에서 ESD 보호 소자로 동작하는 NMOS 트랜지스터 및 PMOS 트랜지스터를 동시에 제조하기 위해 현재 일반적으로 사용하는 공정 방식을 예시하였는데, 그 과정을 순차적으로 설명하면 다음과 같다.
도 3(a)를 참조하면, 반도체 기판(101)상의 소정 영역에 STI(Shallow Trench Isolation) 공정을 이용하여 소자 분리막(102)을 형성하여 코어 셀 영역(A) 및 입출력 셀 영역(B)등을 확정한다. 그리고, 불순물 이온 주입 공정을 실시하여 웰(103)을 형성한 후 웰(103)이 형성된 반도체 기판(101) 상부의 소정 영역에 게이트(104)를 형성한다. 이때, 코어 셀 영역(A)에 제조하는 NMOS 트랜지스터 및 PMOS 트랜지스터는 칩의 집적도를 극대화하기 위해 디자인 룰(Design Rule)이 규정하는 범위 내에서 최소화된 크기로 만든다. 반면 입출력 셀 영역(B)에 제조하는 ESD 보호용 NMOS 트랜지스터 및 PMOS 트랜지스터는 ESD 스트레스 전류에 대한 대응 능력 을 향상시키기 위해 일정한 크기 이상으로 형성한다. 따라서, 대개의 경우 입출력 셀 영역(B)에 형성되는 NMOS 트랜지스터 및 PMOS 트랜지스터의 게이트 길이(gate length)는 코어 셀 영역(A)에 형성되는 그것보다 크게 형성한다.
도 3(b)를 참조하면, 코어 셀 영역(A) 및 입출력 셀 영역(B)의 NMOS 트랜지스터가 형성되는 영역을 노출시키는 제 1 감광막(105)을 형성한 후 N형 불순물, 예를들어 P 또는 As를 약 1018/㎝-3의 농도로 주입시켜 N형 LDD 영역(106 및 107)을 형성한다.
도 3(c)를 참조하면, 코어 셀 영역(A) 및 입출력 셀 영역(B)의 PMOS 트랜지스터가 형성되는 영역을 노출시키는 제 2 감광막(108)을 형성한 후 P형 불순물, 예를들어 B 또는 BF2를 약 1018/㎝-3의 농도로 주입시켜 P형 LDD 영역(109 및 110)을 형성한다.
도 3(d)를 참조하면, 입출력 셀 영역(B)의 NMOS 트랜지스터가 형성되는 영역을 노출시키는 제 3 감광막(111)을 형성한 후 ESD 보호용 소자에 어브럽트 정션(Abrupt Junction)을 형성하기 위한 추가적인 이온 주입 공정을 실시한다. 즉, N형 불순물, 예를들어 P 또는 As를 N형 LDD 영역(107)을 형성할 때와 유사한 농도로 주입하되, 불순물을 가속시키는 에너지를 충분히 크게 조절함으로써 N형 이온 주입 영역(112)이 충분히 깊게 형성되도록 한다.
도 3(e)를 참조하면, 입출력 셀 영역(B)의 PMOS 트랜지스터가 형성되는 영역을 노출시키는 제 4 감광막(113)을 형성한 후 ESD 보호용 소자에 어브럽트 정션(Abrupt Junction)을 형성하기 위한 추가적인 이온 주입 공정을 실시한다. 즉, P형 불순문, 예를들어 B 또는 BF2를 제 1 P형 LDD 영역(110)을 형성할 때와 유사한 농도로 주입하되, 불순물을 가속시키는 에너지를 충분히 크게 조절함으로써 P형 이온 주입 영역(114)이 충분히 깊게 형성되도록 한다.
도 3(f)를 참조하면, 전체 구조 상부에 예를들어 실리콘 질화막(Si3N4)을 약 1000Å 내외의 두께로 증착한 후 활성화된 플라즈마(Plasma)를 이용한 전면 식각 공정으로 게이트(104) 측벽에 스페이서(115)를 형성한다. 그리고, 코어 셀 영역(A) 및 입출력 셀 영역(B)의 NMOS 트랜지스터가 형성되는 영역을 노출시키는 제 5 감광막(116)을 형성한 후 N형 불순물, 예를들어 P 또는 As를 약 1019/㎝3의 농도로 깊게 주입시켜, N형 활성 영역(117 및 118)을 형성한다.
도 3(g)를 참조하면, 코어 셀 영역(A) 및 입출력 셀 영역(B)의 PMOS 트랜지스터가 형성되는 영역을 노출시키는 제 6 감광막(119)을 형성한 후 P형 불순물, 예를들어 B 또는 BF2를 약 ~1019/cm-3의 농도로 깊게 주입시켜, P형 활성 영역(120 및 121)을 형성한다.
도 3(h)를 참조하면, 제 6 감광막(119)을 제거한 후 열처리 공정을 실시한다. 열처리 공정을 실시하면 LDD 영역과 활성 영역이 열 확산에 의해 채널 방향으로 약간 확산된다. 이때, 셀 코어 영역(A)에 형성되는 트랜지스터는 LDD(Lightly Doped Drain) 구조로 형성되고, 입출력 셀 영역(B)에 형성되는 트랜지스터는 어브럽트 정션(Abrupt Junction) 구조로 형성된다.
그런데, 입출력 셀 영역(B)에 형성되는 트랜지스터의 소오스 및 드레인은 각각 3회의 이온 주입 공정에 의해 형성되기 때문에 해당 영역이 손상(Damage)될 위험성이 높다. 또한, 이때 형성되는 접합(Junction)은 불완전한 구조의 어브럽트 정션(Abrupt Junction)이 된다. 뿐만 아니라 추가적인 이온 주입 공정을 위해서는 2개의 레티클(Reticle)이 필요하며, 2번의 이온 주입 공정이 추가됨에 따른 공정 비용으로 인해 칩의 제조 원가가 높아지는 문제점이 발생된다.
도 4는 종래의 방법으로 제조된 ESD 보호 소자의 웰 픽업 영역, 소오스, 게이트 및 드레인은 전원 단자(Vdd) 또는 접지 단자(Vss)에 연결되고, 드레인은 입력 패드에 연결된 GGNMOS(Gate Grounded N-type MOSFET) 소자 또는 GGPMOS(Gate Grounded P-type MOSFET) 소자의 구조 및 그 동작 상태에서의 전류 분포를 나타낸 것이다. 전류는 전기적 저항이 가장 작은 경로를 따라 흐르는 특성이 있다. 따라서, 이와 같이 불완전한 어브럽트 정션(Abrupt Junction) 구조를 갖는 GGNMOS 소자 또는 GGPMOS 소자가 ESD 보호 소자로 동작할 때, ESD 스트레스 전류는 여전히 소자의 표면을 따라 집중되는 경향이 있다. 이러한 스트레스 전류의 표면 집중 현상은 ESD 보호 소자의 스트레스 전류 대응 능력, 즉 전류 면제 레벨(Current Immunity Level)을 저하시키는 문제를 초래한다.
상기한 바와 같이 현재의 공정 방식이 가지고 있는 문제점, 즉 입출력 셀 영 역의 ESD 보호 소자의 ESD 스트레스 전류에 대한 능력이 저하되는 문제점을 개선하기 위해서는 패턴(Pattern)의 크기가 최소화된 코어 셀 영역의 트랜지스터를 제조함에 있어서, 핫 캐리어 붕괴(Hot Carrier Degradation)나 펀치 쓰루(Punch Through) 등의 문제가 발생되지 않도록 LDD 구조의 트랜지스터를 제조하는 동시에 입출력 셀 영역에서는 ESD 스트레스 전류에 대한 능력을 극대화시키기 위해 비(Non) LDD 구조, 즉 완벽하게 어브럽트 정션(Abrupt Junction) 구조를 갖는 트랜지스터를 제조하는 공정을 개발할 필요가 있다.
따라서, 본 발명의 목적은 패턴의 크기가 최소화된 코어 셀 영역에서는 LDD 구조의 트랜지스터를 형성하는 동시에 입출력 셀 영역에서는 ESD 스트레스 전류에 대한 대응 능력을 극대화시키기 위해 완벽한 어브럽트 정션(Abrupt Junction) 구조의 트랜지스터를 형성할 수 있는 ESD 보호 소자 및 그 제조 방법을 제공하는데 있다.
본 발명에 따른 ESD 보호 소자는 코어 셀 영역과 입출력 셀 영역이 확정된 반도체 기판; 상기 코어 셀 영역 및 상기 입출력 셀 영역의 반도체 기판 상부에 형성된 게이트; 상기 코어 셀 영역의 상기 반도체 기판상에 상기 게이트와 소정 간격 이격되어 코어 셀 영역의 활성 영역이 형성되고, 상기 게이트와 인접하여 상기 코어 셀 영역의 활성 영역과 일부 중첩되도록 LDD 영역이 형성된 LDD 구조의 접합부; 상기 입출력 셀 영역의 상기 반도체 기판상에 입출력 셀 영역의 활성 영역이 형성되고, 상기 입출력 셀 영역의 활성 영역과 동일한 폭으로 이온 주입 영역이 형성된 어드럽트 정션 구조의 접합부를 포함하며, 어드럽트 정션 구조의 접합부는 상기 게이트와 인접하거나 소정 간격 이격되어 형성된다.
그리고, 본 발명의 일 실시 예에 따른 ESD 보호 소자의 제조 방법은 반도체 기판의 소정 영역에 소자 분리막을 형성하여 코어 셀 영역, 입출력 셀 영역 및 이들 각 영역에서 제 1 소자 및 제 2 소자가 형성될 영역을 확정하는 단계와, 상기 코어 셀 영역 및 상기 입출력 셀 영역의 상기 반도체 기판 상부의 소정 영역에 게이트를 형성한 후 상기 게이트 측벽에 스페이서를 형성하는 단계와, 상기 코어 셀 영역 및 상기 입출력 셀 영역의 상기 제 1 소자가 형성될 영역의 상기 반도체 기판상에 제 1 활성 영역을 형성하는 단계와, 상기 코어 셀 영역 및 상기 입출력 셀 영역의 상기 제 2 소자가 형성될 영역의 상기 반도체 기판상에 제 2 활성 영역을 형성하는 단계와, 상기 코어 셀 영역의 상기 게이트 측벽에 형성된 상기 스페이서를 제거하는 단계와, 상기 코어 셀 영역 및 상기 입출력 셀 영역의 상기 제 1 소자가 형성될 영역에 이온 주입 공정을 실시하여 상기 코어 셀 영역에 제 1 LDD 영역을 형성하고, 상기 입출력 셀 영역에 제 1 이온 주입 영역을 형성하는 단계와, 상기 코어 셀 영역 및 상기 입출력 셀 영역의 상기 제2 소자가 형성될 영역에 이온 주입 공정을 실시하여 상기 코어 셀 영역에 제 2 LDD 영역을 형성하고, 상기 입출력 셀 영역에 제 2 이온 주입 영역을 형성하는 단계를 포함한다.
또한, 본 발명의 다른 실시 예에 따른 ESD 보호 소자의 제조 방법은 반도체 기판의 소정 영역에 소자 분리막을 형성하여 코어 셀 영역, 입출력 셀 영역 및 이들 각 영역에서 제 1 소자 및 제 2 소자가 형성될 영역을 확정하는 단계와, 상기 코어 셀 영역 및 상기 입출력 셀 영역의 상기 반도체 기판 상부의 소정 영역에 게이트를 형성하는 단계와, 상기 코어 셀 영역 및 상기 입출력 셀 영역의 상기 제 1 소자가 형성될 영역에 이온 주입 공정을 실시하여 상기 코어 셀 영역에 제 1 LDD 영역을 형성하고, 상기 입출력 셀 영역에 제 1 이온 주입 영역을 형성하는 단계와, 상기 코어 셀 영역 및 상기 입출력 셀 영역의 상기 제2 소자가 형성될 영역에 이온 주입 공정을 실시하여 상기 코어 셀 영역에 제 2 LDD 영역을 형성하고, 상기 입출력 셀 영역에 제 2 이온 주입 영역을 형성하는 단계와, 상기 코어 셀 영역의 상기 게이트 측벽에만 스페이서를 형성하는 단계와, 상기 코어 셀 영역 및 상기 입출력 셀 영역의 상기 제 1 소자가 형성될 영역의 상기 반도체 기판의 소정 영역에 제 1 활성 영역을 형성하는 단계와, 상기 코어 셀 영역 및 상기 입출력 셀 영역의 상기 제 2 소자가 형성될 영역의 상기 반도체 기판의 소정 영역에 제 2 활성 영역을 형성하는 단계를 포함한다.
상기 입출력 셀 영역에 형성된 게이트는 상기 코어 셀 영역에 형성된 게이트보다 크게 형성된다.
상기 제 1 LDD 영역은 상기 코어 셀 영역의 상기 제 1 활성 영역과 일부 중첩되어 형성되고, 상기 제 2 LDD 영역은 상기 코어 셀 영역의 상기 제 2 활성 영역과 일부 중첩되어 형성된다.
상기 제 1 이온 주입 영역은 상기 입출력 셀 영역의 상기 제 1 활성 영역내에 형성되고, 상기 제 2 이온 주입 영역은 상기 입출력 셀 영역의 상기 제 2 활성 영역내에 형성된다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 5(a) 내지 도 5(g)는 본 발명의 일 실시 예에 따른 ESD 보호 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 5(a)를 참조하면, 반도체 기판(201)상의 소정 영역에 STI(Shallow Trench Isolation) 공정을 이용하여 소자 분리막(202)을 형성하여 코어 셀 영역(A) 및 입출력 셀 영역(B), 그리고 각 영역에서 NMOS 트랜지스터 및 PMOS 트랜지스터가 형성될 영역을 확정한다. 그리고, 불순물 이온 주입 공정을 실시하여 웰(203)을 형성한 후 웰(203)이 형성된 반도체 기판(201) 상부의 소정 영역에 게이트(204)를 형성한다. 이때, 코어 셀 영역(A)에 제조하는 NMOS 트랜지스터 및 PMOS 트랜지스터는 칩의 집적도를 극대화하기 위해 디자인 룰(Design Rule)이 규정하는 범위 내에서 최소화된 크기로 만든다. 반면 입출력 셀 영역(B)에 제조하는 ESD 보호용 NMOS 트랜지스터 및 PMOS 트랜지스터는 ESD 스트레스 전류에 대한 대응 능력을 향상시키기 위해 일정한 크기 이상으로 형성한다. 따라서, 대개의 경우 입출력 셀 영역(B)에 형성되는 NMOS 트랜지스터 및 PMOS 트랜지스터의 게이트 길이(gate length)는 코어 셀 영역(A)에 형성되는 그것보다 크게 형성한다. 특히 입출력 셀 영역(B)의 NMOS 트랜지스터 및 PMOS 트랜지스터의 게이트 길이(Gate Length)는 어브럽트 정션(Abrupt Junction) 구조를 채용하여도 핫 캐리어 붕괴(Hot Carrier Degradation) 또는 펀치 쓰루(Punch Through) 등의 문제점이 발생하지 않도록 충분히 크게 만든다. 그리고, 전체 구조 상부에 실리콘 질화막(Si3N4)을 약 1000Å 정도의 두께로 형성한 후 활성화된 플라즈마(Plasma)를 이용한 전면 식각을 실시하여 게이트(204) 측벽에 스페이서(205)를 형성한다.
도 5(b)를 참조하면, 코어 셀 영역(A) 및 입출력 셀 영역(B)의 NMOS 트랜지스터가 형성되는 영역을 노출시키는 제 1 감광막(206)을 형성한 후 N형 불순물, 예를들어 P 또는 As를 약 1019/㎝-3의 농도로 주입시켜 N형 활성 영역(207 및 208)을 형성한다.
도 5(c)를 참조하면, 코어 셀 영역(A) 및 입출력 셀 영역(B)의 PMOS 트랜지스터가 형성되는 영역을 노출시키는 제 2 감광막(209)을 형성한 후 P형 불순물, 예를들어 B 또는 BF2를 약 1019/cm-3의 농도로 주입시켜 P형 활성 영역(210 및 211)을 형성한다.
도 5(d)를 참조하면, 코어 셀 영역(A)은 완전히 노출시키고, 입출력 셀 영역(B)은 완전히 폐쇄하는 제 3 감광막(212)을 형성한다. 이때, 제조하는 반도체 칩의 코어 셀 영역(A)과 입출력 셀 영역(B)의 게이트 산화막 두께가 다른 경우에는 게이트 산화막의 두께를 차별화시키는 공정에서 레티클(Reticle)을 따로 사용하는데, 이 레티클을 사용하여 제 3 감광막(212)을 패터닝한다. 그리고, 인산(H3PO4) 수용액을 이용하여 코어 셀 영역(A)의 게이트(204) 측벽에 형성된 스페이서(205)를 완전히 제거한다. 인산 수용액의 농도와 온도를 적절하게 조절하면 실리콘 또는 산화막에 대한 질화막의 식각 선택비를 약 1:100 이상으로 크게 만들 수 있다. 따라서, 인산 수용액을 이용하면 이미 형성된 게이트(204), 소자 분리막(202) 또는 반 도체 기판(201)을 거의 손상시키지 않으면서도 스페이서(205)을 완전히 제거하는 것이 가능하다. 한편, 입출력 셀 영역(B)에 형성된 스페이서(205)는 제 3 감광막(212)에 의해 보호되기 때문에 그대로 남게 된다.
도 5(e)를 참조하면, 코어 셀 영역(A) 및 입출력 셀 영역(B)의 NMOS 트랜지스터가 형성될 영역을 노출시키는 제 4 감광막(213)을 형성한 후 N형 불순물, 예를들어 P 또는 As를 약 ~1018/㎝-3의 농도로 주입시켜 코어 셀 영역(A)에 N형 LDD 영역(214)을 형성한다. 이때, 입출력 셀 영역(B)의 NMOS 트랜지스터가 형성될 영역은 게이트(204) 측벽에 형성된 스페이서(205)에 의해 N형 불순물 이온 주입 공정이 방해를 받기 때문에 N형 LDD 영역이 형성되지 않고 이온 주입 영역(215)이 형성된다.
도 5(f)를 참조하면, 코어 셀 영역(A) 및 입출력 셀 영역(B)의 PMOS 트랜지스터가 형성될 영역을 노출시키는 제 5 감광막(216)을 형성한 후 P형 불순물, 예를들어 B 또는 BF2를 약 1018/cm-3의 농도로 주입시켜, 코어 셀 영역(A)에 P형 LDD 영역(217)을 형성한다. 이때, 입출력 셀 영역(B)의 PMOS 트랜지스터가 형성될 영역은 게이트(204) 측벽에 형성된 스페이서(205)에 의해 P형 불순물 이온 주입 공정이 방해를 받기 때문에 P형 LDD 영역이 형성되지 않고 이온 주입 영역(218)이 형성된다.
도 5(g)를 참조하면, 제 5 감광막(216)을 제거한 후 적절한 열처리 공정을 실시한다. 열처리 공정을 실시하면 LDD 영역과 활성 영역이 열 확산으로 인해 채널(Channel) 방향으로 약간 확산된다. 따라서, 채널(Channel) 방향으로 돌출된 LDD 영역이 없는 입출력 셀 영역의 트랜지스터도 게이트(204) 바로 아래에 활성 영역이 형성되기 때문에 정상 동작시 일정량의 전류를 통과시킬 수 있는 채널을 아무런 문제없이 형성할 수 있다. 결과적으로 본 발명의 일 실시 예에서 제시하는 공정을 이용하면, 코어 셀 영역(A) LDD 구조의 트랜지스터가 형성되지만, 입출력 셀 영역(B)은 완벽하게 어브럽트 정션(Abrupt Junction) 구조인 트랜지스터가 형성된다.
코어 셀 영역의 트랜지스터를 LDD 구조로 형성하는 동시에 입출력 셀 영역에는 ESD 스트레스 전류에 대한 대응 능력을 극대화시키기 위해 넌(Non)-LDD 구조, 즉 완벽한 어브럽트 정션(Abrupt Junction) 구조를 갖는 트랜지스터를 제조하는 공정 방식의 또 다른 실시 예를 도 6(a) 내지 도 6(g)를 이용하여 설명하면 다음과 같다.
도 6(a)를 참조하면, 반도체 기판(301)상의 소정 영역에 STI(Shallow Trench Isolation) 공정을 이용하여 소자 분리막(302)을 형성하여 코어 셀 영역(A) 및 입출력 셀 영역(B), 그리고 각 영역에서 NMOS 트랜지스터 및 PMOS 트랜지스터가 형성될 영역을 확정한다. 그리고, 불순물 이온 주입 공정을 실시하여 웰(303)을 형성한 후 웰(303)이 형성된 반도체 기판(301) 상부의 소정 영역에 게이트(304)를 형성한다. 이때, 코어 셀 영역(A)에 제조하는 NMOS 트랜지스터 및 PMOS 트랜지스터는 칩의 집적도를 극대화하기 위해 디자인 룰(Design Rule)이 규정하는 범위 내에서 최소화된 크기로 만든다. 반면 입출력 셀 영역(B)에 제조하는 ESD 보호용 NMOS 트랜지스터 및 PMOS 트랜지스터는 ESD 스트레스 전류에 대한 대응 능력을 향상시키기 위해 일정한 크기 이상으로 형성한다. 따라서, 대개의 경우 입출력 셀 영역(B)에 형성되는 NMOS 트랜지스터 및 PMOS 트랜지스터의 게이트 길이(gate length)는 코어 셀 영역(A)에 형성되는 그것보다 크게 형성한다.
도 6(b)를 참조하면, 코어 셀 영역(A) 및 입출력 셀 영역(B)의 NMOS 트랜지스터가 형성되는 영역을 노출시키는 제 1 감광막(305)을 형성한 후 N형 불순물, 예를들어 P 또는 As를 약 1018/㎝-3의 농도로 주입시켜 코어 셀 영역(A)에는 N형 LDD 영역(306)을 형성하고 입출력 셀 영역(B)에는 N형 이온 주입 영역(307)을 형성한다.
도 6(c)를 참조하면, 코어 셀 영역(A) 및 입출력 셀 영역(B)의 PMOS 트랜지스터가 형성되는 영역을 노출시키는 제 2 감광막(308)을 형성한 후 P형 불순물, 예를들어 B 또는 BF2를 약 ~1018/㎝-3의 농도로 주입시켜 코어 셀 영역(A)에는 P형 LDD 영역(309)을 형성하고, 입출력 셀 영역(B)에는 P형 이온 주입 영역(310)를 형성한다.
도 6(d)를 참조하면, 전체 구조 상부에 질화막(Si3N4)을 약 1000Å 정도의 두께로 증착한 후 활성화된 플라즈마(Plasma)를 이용한 전면 식각을 실시하여 게이트(304) 측벽에 스페이서(311)를 형성한다.
도 6(e)를 참조하면, 코어 셀 영역(A)은 완전히 폐쇄하고, 입출력 셀 영역(B)을 완전히 노출시키는 제 3 감광막(312)을 형성한 후 인산(H3PO4) 수용액을 이용하여 입출력 셀 영역(b), 특히 ESD 보호 소자의 게이트(304)의 측벽에 형성된 스페이서(311)을 완전히 제거한다. 인산 수용액의 농도와 온도를 적절하게 조절하면 실리콘 또는 산화막에 대한 질화막의 식각 선택비를 약 1:100 이상으로 크게 만들 수 있다. 따라서, 인산 수용액을 이용하면 이미 형성된 게이트(304), 소자 분리막(402) 또는 반도체 기판(401)을 훼손하지 않으면서도 스페이서(311)를 이루고 있는 질화막을 완전히 제거할 수 있다. 한편, 코어 셀 영역(A)에 형성된 스페이서(311)는 제 3 감광막(312)에 의해 보호되기 때문에 그대로 남아있게 된다.
도 6(f)를 참조하면, 코어 셀 영역(A) 및 입출력 셀 영역(B)의 NMOS 트랜지스터가 형성될 영역을 노출시키는 제 4 감광막(213)을 형성한 후 N형 불순물, 예를들어 P 또는 As를 약 1019/㎝-3의 농도로 깊게 주입시켜 N형 활성 영역(214 및 215)을 형성한다.
도 6(g)를 참조하면, 코어 셀 영역(A) 및 입출력 셀 영역(B)의 PMOS 트랜지스터가 형성될 영역을 노출시키는 제 5 감광막(216)을 형성한 후 P형 불순물, 예를들어 B 또는 BF2를 약 1019/cm-3의 농도로 깊게 주입시켜 P형 활성 영역(217 및 218)을 형성한다.
도 6(h)를 참조하면, 제 5 감광막(216)을 제거한 후 적절한 열처리 공정을 실시한다. 이와 같이 공정을 실시하면 CMOS 칩 제조에 필요한 NMOS 트랜지스터 및 PMOS 트랜지스터가 완성된다. 기존의 공정 방식과 비교할 때, 코어 셀 영역(A)은 LDD 구조의 트랜지스터가 형성되지만, 입출력 셀 영역(B)은 완벽한 어브럽트 정션(Abrupt Junction) 구조의 트랜지스터가 형성된다. 결론적으로 본 발명의 다른 실시 예가 제시하는 방법을 이용하면 코어 셀 영역(A)에서는 LDD 영역이 활성 영역에 비해 채널 방향으로 스페이서 두께만큼 돌출된 형태를 유지하지만, 입출력 셀 영역(B)에서는 LDD 영역과 활성 영역의 구별이 사라져 어브럽트 정션(Abrupt Junction) 구조의 트랜지스터를 형성할 수 있다.
도 7은 본 발명에서 제시된 공정에 의해 제조된 ESD 보호 소자의 웰 픽업 영역, 소오스, 게이트 및 드레인은 전원 단자(Vdd) 또는 접지 단자(Vss)에 연결되고, 드레인은 입력 패드에 연결된 GGNMOS(Gate Grounded N-type MOSFET) 소자 또는 GGPMOS(Gate Grounded P-type MOSFET) 소자의 구조 및 그 동작 상태에서의 전류 분포를 나타낸 것이다. 본 발명에 따른 GGNMOS(Gate Grounded N-type MOSFET) 소자 또는 GGPMOS(Gate Grounded P-type MOSFET) 소자는 코어 셀 영역의 트랜지스터 구조와 다르게 완벽한 어브럽트 정션 구조를 갖는다. 어브럽트 정션 구조를 갖는 GGNMOS 소자 또는 GGPMOS 소자가 ESD 보호 소자로 동작할 때 소자의 전체에 ESD 스트레스 전류가 고르게 분포되는 특성을 나타낸다. 따라서, ESD 보호 소자로서의 GGNMOS 소자 또는 GGPMOS 소자의 스트레스에 대한 대응 능력, 즉 전류 면제 레벨(Current Immunity Level)을 향상시킬 수 있다.
상술한 바와 같이 본 발명에 의하면 패턴의 크기가 최소화된 코어 셀 영역에 서는 LDD 구조의 트랜지스터를 제조하는 동시에 입출력 셀 영역에서는 ESD 스트레스 전류에 대한 대응 능력을 극대화시키기 위해 완벽한 어브럽트 정션(Abrupt Junction) 구조의 트랜지스터를 제조할 수 있할 수 있어 다음과 같은 효과를 얻을 수 있다.
첫째, 코어 셀 영역에 제조된 NMOS 트랜지스터 및 PMOS 트랜지스터는 LDD 구조를 갖기 때문에 코어 셀 영역에서 게이트 길이가 작은 소자에서 발생할 수 있는 핫 캐리어 붕괴(Hot Carrier Degradation) 또는 펀치 쓰루(Punch Through) 등의 문제를 최소화 할 수 있다.
둘째, ESD 보호용 소자로 작용하는 입출력 셀 영역에 형성된 NMOS 트랜지스터 및 PMOS 트랜지스터는 완벽하게 어브럽트 정션(Abrupt Junction) 구조를 갖는데, 완벽하게 어브럽트 정션 구조를 갖는 GGNMOS 소자 또는 GGPMOS 소자가 ESD 보호 소자로 동작할 때에는 소자 전체에 ESD 스트레스 전류가 고르게 분포되는 특성을 나타낸다. 따라서, ESD 보호 소자로서의 GGNMOS 또는 GGPMOS의 ESD 스트레스 전류에 대한 능력, 즉 전류 면제 레벨(Current Immunity Level)이 향상되는 효과를 구현할 수 있다(도 7 참조).
세째, 본 발명에서 제시하는 공정을 이용하면 레티클(Recticle) 제조 비용과 공정을 진행하는데 소요되는 비용을 줄일 수 있다. 즉, 기존의 경우 ESD 보호 소자로 작용하는 입출력 셀 영역의 NMOS 트랜지스터 및 PMOS 트랜지스터에 어브럽트 정션(Abrupt junction) 구조를 구현하기 위해서는 2개의 레티클(Recticle)이 추가적으로 필요하며, 2번의 이온 주입 공정이 추가적으로 필요하다. 그러나, 본 발명에 서 제시하는 공정을 이용하면 어브럽트 정션(Abrupt junction) 구조를 구현하기 위해서는 1개의 레티클(Recticle)만이 추가적으로 필요하며 1번의 식각 공정만이 추가적으로 필요하다. 따라서, 레티클(Recticle) 제조 비용과 공정 비용을 줄일 수 있다.
네째, ESD 보호 소자로 작용하는 입출력 셀 영역의 ESD 스트레스 전류에 대한 대응 능력이 향상되면, ESD 보호 소자의 크기를 줄일 수 있다. 따라서, 전체 칩에서 입출력 셀이 차지하는 면적이 줄게 되며, 그 결과 칩의 크기를 줄일 수 있어 제품의 원가 경쟁력을 높일 수 있다.

Claims (6)

  1. 반도체 기판의 소정 영역에 소자 분리막을 형성하여 코어 셀 영역, 입출력 셀 영역 및 이들 각 영역에서 제 1 소자 및 제 2 소자가 형성될 영역을 확정하는 단계;
    상기 코어 셀 영역 및 상기 입출력 셀 영역의 상기 반도체 기판 상부의 소정 영역에 게이트를 형성한 후 상기 게이트 측벽에 스페이서를 형성하는 단계;
    상기 코어 셀 영역 및 상기 입출력 셀 영역의 상기 제 1 소자가 형성될 영역의 상기 반도체 기판상에 제 1 활성 영역을 형성하는 단계;
    상기 코어 셀 영역 및 상기 입출력 셀 영역의 상기 제 2 소자가 형성될 영역의 상기 반도체 기판상에 제 2 활성 영역을 형성하는 단계;
    상기 코어 셀 영역의 상기 게이트 측벽에 형성된 상기 스페이서를 제거하는 단계;
    상기 코어 셀 영역 및 상기 입출력 셀 영역의 상기 제 1 소자가 형성될 영역에 이온 주입 공정을 실시하여 상기 코어 셀 영역에 제 1 LDD 영역을 형성하고, 상기 입출력 셀 영역에 제 1 이온 주입 영역을 형성하는 단계; 및
    상기 코어 셀 영역 및 상기 입출력 셀 영역의 상기 제2 소자가 형성될 영역에 이온 주입 공정을 실시하여 상기 코어 셀 영역에 제 2 LDD 영역을 형성하고, 상기 입출력 셀 영역에 제 2 이온 주입 영역을 형성하는 단계를 포함하는 정전기 방전 보호 소자의 제조 방법.
  2. 반도체 기판의 소정 영역에 소자 분리막을 형성하여 코어 셀 영역, 입출력 셀 영역 및 이들 각 영역에서 제 1 소자 및 제 2 소자가 형성될 영역을 확정하는 단계;
    상기 코어 셀 영역 및 상기 입출력 셀 영역의 상기 반도체 기판 상부의 소정 영역에 게이트를 형성하는 단계;
    상기 코어 셀 영역 및 상기 입출력 셀 영역의 상기 제 1 소자가 형성될 영역에 이온 주입 공정을 실시하여 상기 코어 셀 영역에 제 1 LDD 영역을 형성하고, 상기 입출력 셀 영역에 제 1 이온 주입 영역을 형성하는 단계;
    상기 코어 셀 영역 및 상기 입출력 셀 영역의 상기 제2 소자가 형성될 영역에 이온 주입 공정을 실시하여 상기 코어 셀 영역에 제 2 LDD 영역을 형성하고, 상기 입출력 셀 영역에 제 2 이온 주입 영역을 형성하는 단계;
    상기 코어 셀 영역의 상기 게이트 측벽에만 스페이서를 형성하는 단계;
    상기 코어 셀 영역 및 상기 입출력 셀 영역의 상기 제 1 소자가 형성될 영역의 상기 반도체 기판의 소정 영역에 제 1 활성 영역을 형성하는 단계; 및
    상기 코어 셀 영역 및 상기 입출력 셀 영역의 상기 제 2 소자가 형성될 영역의 상기 반도체 기판의 소정 영역에 제 2 활성 영역을 형성하는 단계를 포함하는 정전기 방전 보호 소자의 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 입출력 셀 영역에 형성된 게이트는 상기 코어 셀 영역에 형성된 게이트보다 크게 형성되는 정전기 방전 보호 소자의 제조 방법.
  4. 제 1 항 또는 제 2 항에 있어서, 상기 제 1 LDD 영역은 상기 코어 셀 영역의 상기 제 1 활성 영역과 일부 중첩되어 형성되고, 상기 제 2 LDD 영역은 상기 코어 셀 영역의 상기 제 2 활성 영역과 일부 중첩되어 형성되는 정전기 방전 보호 소자의 제조 방법.
  5. 제 1 항 또는 제 2 항에 있어서, 상기 제 1 이온 주입 영역은 상기 입출력 셀 영역의 상기 제 1 활성 영역내에 형성되고, 상기 제 2 이온 주입 영역은 상기 입출력 셀 영역의 상기 제 2 활성 영역내에 형성되는 정전기 방전 보호 소자의 제조 방법.
  6. 코어 셀 영역과 입출력 셀 영역이 확정된 반도체 기판;
    상기 코어 셀 영역 및 상기 입출력 셀 영역의 반도체 기판 상부에 형성된 게이트;
    상기 코어 셀 영역의 상기 반도체 기판상에 상기 게이트와 소정 간격 이격되어 코어 셀 영역의 활성 영역이 형성되고, 상기 게이트와 인접하여 상기 코어 셀 영역의 활성 영역과 일부 중첩되도록 LDD 영역이 형성된 LDD 구조의 접합부;
    상기 입출력 셀 영역의 상기 반도체 기판상에 입출력 셀 영역의 활성 영역이 형성되고, 상기 입출력 셀 영역의 활성 영역과 동일한 폭으로 이온 주입 영역이 형성된 어드럽트 정션 구조의 접합부를 포함하며, 어드럽트 정션 구조의 접합부는 상기 게이트와 인접하거나 소정 간격 이격되어 형성된 정전기 방전 보호 소자.
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