JP2008041913A - 半導体装置 - Google Patents
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Abstract
【課題】外部接続端子と初段MOSトランジスタの間に接続された静電保護素子を備えた半導体装置においてESD対策を向上させる。
【解決手段】外部接続端子に接続されたポリシリコンゲート13をもつ初段MOSトランジスタと、外部接続端子、初段MOSトランジスタ間に接続された静電保護素子を備えている。ポリシリコンゲート13は半導体層5上から素子分離絶縁膜7上に延伸して形成されている。素子分離絶縁膜7上でポリシリコンゲート13に連続してポリシリコンゲート13とは反対導電型のダイオード用ポリシリコン15が形成されている。ポリシリコンゲート13とダイオード用ポリシリコン15のPN接合によってダイオードが形成されている。ダイオード用ポリシリコン15は初段MOSトランジスタの動作時に上記ダイオードに逆方向バイアスがかかるか上記ダイオードの両端が同電位になるように正電圧の電源電位又は接地電位に接続される。
【選択図】図1
【解決手段】外部接続端子に接続されたポリシリコンゲート13をもつ初段MOSトランジスタと、外部接続端子、初段MOSトランジスタ間に接続された静電保護素子を備えている。ポリシリコンゲート13は半導体層5上から素子分離絶縁膜7上に延伸して形成されている。素子分離絶縁膜7上でポリシリコンゲート13に連続してポリシリコンゲート13とは反対導電型のダイオード用ポリシリコン15が形成されている。ポリシリコンゲート13とダイオード用ポリシリコン15のPN接合によってダイオードが形成されている。ダイオード用ポリシリコン15は初段MOSトランジスタの動作時に上記ダイオードに逆方向バイアスがかかるか上記ダイオードの両端が同電位になるように正電圧の電源電位又は接地電位に接続される。
【選択図】図1
Description
本発明は半導体装置に関し、特に、外部接続端子に接続されたポリシリコンゲートをもち、素子分離絶縁膜に囲まれた半導体層に形成された初段MOSトランジスタと、外部接続端子と初段MOSトランジスタの間に接続された静電保護素子を備えた半導体装置に関するものである。
近年、半導体装置はデジタル演算速度向上のためにゲート電極の微細化及びゲート絶縁膜の薄膜化が進んでいる。特に、ゲート絶縁膜の薄膜化に関しては静電気放電(Electro-Static Discharge:ESD)によるゲート絶縁膜の破壊が深刻化している。
従来の半導体装置では、ESD対策として、外部接続端子と初段MOSトランジスタのゲート電極の間に静電保護素子が設けられている。静電保護素子としては、寄生バイポーラ動作を利用したMOSトランジスタ(例えば特許文献1、特許文献2等を参照。)や、PN接合を用いたダイオードなどがある。
従来の半導体装置では、ESD対策として、外部接続端子と初段MOSトランジスタのゲート電極の間に静電保護素子が設けられている。静電保護素子としては、寄生バイポーラ動作を利用したMOSトランジスタ(例えば特許文献1、特許文献2等を参照。)や、PN接合を用いたダイオードなどがある。
図22に、従来の半導体装置の初段MOSトランジスタ及び静電保護素子の回路図を示す。ここでは初段MOSトランジスタ及び静電保護素子としてNチャネルMOSトランジスタを用いている。
符号27は初段MOSトランジスタである。初段MOSトランジスタ27のゲートは外部接続端子25に接続されている。
符号31はPチャネルMOSトランジスタからなる静電保護素子であり、符号33はNチャネルMOSトランジスタからなる静電保護素子である。静電保護素子31のドレインと静電保護素子23のドレインは外部接続端子25と初段MOSトランジスタ27の間の接続点35に接続されている。静電保護素子31のゲートとソースは互いに接続されて電源電位Vddに接続されている。静電保護素子23のゲートとソースは互いに接続されて接地電位GNDに接地されている。
符号27は初段MOSトランジスタである。初段MOSトランジスタ27のゲートは外部接続端子25に接続されている。
符号31はPチャネルMOSトランジスタからなる静電保護素子であり、符号33はNチャネルMOSトランジスタからなる静電保護素子である。静電保護素子31のドレインと静電保護素子23のドレインは外部接続端子25と初段MOSトランジスタ27の間の接続点35に接続されている。静電保護素子31のゲートとソースは互いに接続されて電源電位Vddに接続されている。静電保護素子23のゲートとソースは互いに接続されて接地電位GNDに接地されている。
しかし、従来の半導体装置では、ESDを静電保護素子で完全には除去できなかった場合に初段MOSトランジスタのゲート絶縁膜破壊が発生するおそれがあった。
そこで本発明は、外部接続端子と初段MOSトランジスタの間に接続された静電保護素子を備えた半導体装置において、ESD対策を向上させることを目的とするものである。
そこで本発明は、外部接続端子と初段MOSトランジスタの間に接続された静電保護素子を備えた半導体装置において、ESD対策を向上させることを目的とするものである。
本発明にかかる半導体装置は、外部接続端子に接続されたポリシリコンゲートをもち、素子分離絶縁膜に囲まれた半導体層に形成された初段MOSトランジスタと、外部接続端子と初段MOSトランジスタの間に接続された静電保護素子を備えた半導体装置であって、上記ポリシリコンゲートは上記半導体層上から上記素子分離絶縁膜上に延伸して形成されており、上記素子分離絶縁膜上に配置され、上記ポリシリコンゲートに連続して形成されたダイオード用ポリシリコンを備え、上記ダイオード用ポリシリコンは上記ポリシリコンゲートとは反対導電型であり、上記ポリシリコンゲートと上記ダイオード用ポリシリコンのPN接合からなるダイオードが形成されており、上記ダイオード用ポリシリコンは上記初段MOSトランジスタの動作時に上記ダイオードに逆方向バイアスがかかるか上記ダイオードの両端が同電位になるように電源電位又は接地電位に接続されるものである。
本発明の半導体装置において、上記ポリシリコンゲートはN型であり、上記ダイオード用ポリシリコンはP型であり、上記ダイオード用ポリシリコンは上記接地電位に接続される例を挙げることができる。
また、上記ポリシリコンゲートはP型であり、上記ダイオード用ポリシリコンはN型であり、上記ダイオード用ポリシリコンは上記電源電位に接続される例を挙げることができる。
また、上記ポリシリコンゲートはP型であり、上記ダイオード用ポリシリコンはN型であり、上記ダイオード用ポリシリコンは上記電源電位に接続される例を挙げることができる。
さらに、少なくとも上記ポリシリコンゲートと上記ダイオード用ポリシリコンの境界近傍を除いて、上記ポリシリコンゲート上面及び上記ダイオード用ポリシリコン上面に金属シリサイド層が形成されており、上記ポリシリコンゲートと上記ダイオード用ポリシリコンは上記金属シリサイド層を介しては短絡していないようにしてもよい。
また、上記ダイオード用ポリシリコンは上記ポリシリコンゲートに囲まれて配置されているようにしてもよい。
本発明の半導体装置において、上記素子分離絶縁膜上に配置され、上記ダイオード用ポリシリコンとは異なる位置で上記ポリシリコンゲートに連続して形成された第2ダイオード用ポリシリコンを備え、上記第2ダイオード用ポリシリコンは上記ポリシリコンゲートに連続して形成された第1ポリシリコン領域と上記ポリシリコンゲートとは間隔をもって上記第1ポリシリコン領域に連続して形成された第2ポリシリコン領域をもち、上記第1ポリシリコン領域は上記ポリシリコンゲートとは反対導電型であり、上記第2ポリシリコン領域は上記ポリシリコンゲートと同じ導電型であり、上記第1ポリシリコン領域と上記第2ポリシリコン領域のPN接合からなる第2ダイオードが形成されており、上記第2ポリシリコン領域は上記初段MOSトランジスタの動作時に上記第2ダイオードに逆方向バイアスがかかるか上記第2ダイオードの両端が同電位になるように上記電源電位又は上記接地電位に接続されるようにしてもよい。
この態様において、上記ポリシリコンゲートはN型であり、上記ダイオード用ポリシリコンはP型であり、上記ダイオード用ポリシリコンは上記接地電位に接続され、上記第1ポリシリコン領域はP型であり、上記第2ポリシリコン領域はN型であり、上記第2ポリシリコン領域は上記電源電位に接続される例を挙げることができる。
また、上記ポリシリコンゲートはP型であり、上記ダイオード用ポリシリコンはN型であり、上記ダイオード用ポリシリコンは上記電源電位に接続され、上記第1ポリシリコン領域はN型であり、上記第2ポリシリコン領域はP型であり、上記第2ポリシリコン領域は上記接地電位に接続される例を挙げることができる。
また、上記ポリシリコンゲートはP型であり、上記ダイオード用ポリシリコンはN型であり、上記ダイオード用ポリシリコンは上記電源電位に接続され、上記第1ポリシリコン領域はN型であり、上記第2ポリシリコン領域はP型であり、上記第2ポリシリコン領域は上記接地電位に接続される例を挙げることができる。
さらに、少なくとも上記ポリシリコンゲートと上記ダイオード用ポリシリコンの境界近傍及び上記第1ポリシリコン領域と上記第2ポリシリコン領域の境界近傍を除いて、上記ポリシリコンゲート上面、上記ダイオード用ポリシリコン上面及び上記第2ダイオード用ポリシリコン上面に金属シリサイド層が形成されており、上記ポリシリコンゲートと上記ダイオード用ポリシリコンと上記第2ポリシリコン領域は上記金属シリサイド層を介しては短絡していないようにしてもよい。
また、上記ダイオード用ポリシリコンは上記ポリシリコンゲートに囲まれて配置されており、上記第1ポリシリコン領域は上記ポリシリコンゲートに囲まれて配置されており、上記第2ポリシリコン領域は上記第1ポリシリコン領域に囲まれて配置されているようにしてもよい。
本発明の半導体装置では、外部接続端子に接続されたポリシリコンゲートをもち、素子分離絶縁膜に囲まれた半導体層に形成された初段MOSトランジスタと、外部接続端子と初段MOSトランジスタの間に接続された静電保護素子を備えた半導体装置において、ポリシリコンゲートは半導体層上から素子分離絶縁膜上に延伸して形成されており、素子分離絶縁膜上に配置され、ポリシリコンゲートに連続して形成されたダイオード用ポリシリコンを備え、そのダイオード用ポリシリコンはポリシリコンゲートとは反対導電型であり、ポリシリコンゲートとダイオード用ポリシリコンのPN接合からなるダイオードが形成されており、ダイオード用ポリシリコンは初段MOSトランジスタの動作時にダイオードに逆方向バイアスがかかるかダイオードの両端が同電位になるように電源電位又は接地電位に接続されるようにしたので、静電保護素子で落としきれなかったESDに対して、上記ダイオードで効果的にESDを逃がすことができ、ESD対策を向上させることができる。特に、ESDにより最も破壊されやすいゲート絶縁膜の近くに上記ダイオードを形成することにより、ゲート絶縁膜への電荷の集中を効果的に緩和することができる。
本発明の半導体装置において、ポリシリコンゲートはN型であり、ダイオード用ポリシリコンはP型であり、ダイオード用ポリシリコンは接地電位に接続されるようにすれば、正電圧のESDに対応することができる。
また、ポリシリコンゲートはP型であり、ダイオード用ポリシリコンはN型であり、ダイオード用ポリシリコンは電源電位に接続されるようにすれば、負電圧のESDに対応することができる。
さらに、少なくともポリシリコンゲートとダイオード用ポリシリコンの境界近傍を除いて、ポリシリコンゲート上面及びダイオード用ポリシリコン上面に金属シリサイド層が形成されており、ポリシリコンゲートとダイオード用ポリシリコンは金属シリサイド層を介しては短絡していないようにすれば、上記ダイオードを機能させつつ、金属シリサイド層によるポリシリコンゲートの低抵抗化を図ることができる。
また、ダイオード用ポリシリコンはポリシリコンゲートに囲まれて配置されているようにすれば、ポリシリコンゲートとダイオード用ポリシリコンのPN接合部分がポリシリコンパターンの側面に露出している状態をなくすことができ、ダイオードの逆方向バイアス時のリーク電流を小さくすることができる。
本発明の半導体装置において、素子分離絶縁膜上に配置され、ダイオード用ポリシリコンとは異なる位置でポリシリコンゲートに連続して形成された第2ダイオード用ポリシリコンを備え、第2ダイオード用ポリシリコンはポリシリコンゲートに連続して形成された第1ポリシリコン領域とポリシリコンゲートとは間隔をもって第1ポリシリコン領域に連続して形成された第2ポリシリコン領域をもち、第1ポリシリコン領域はポリシリコンゲートとは反対導電型であり、第2ポリシリコン領域はポリシリコンゲートと同じ導電型であり、第1ポリシリコン領域と第2ポリシリコン領域のPN接合からなる第2ダイオードが形成されており、電源電位又は接地電位に接続される第2ダイオード用コンタクトが第2ポリシリコン領域に形成されており、第2ポリシリコン領域は初段MOSトランジスタの動作時に第2ダイオードに逆方向バイアスがかかるか第2ダイオードの両端が同電位になるように電源電位又は接地電位に接続されるようにすれば、ポリシリコンゲートとダイオード用ポリシリコンで形成されたダイオードと、第2ダイオード用ポリシリコンに形成された第2ダイオードにより、正電圧のESDと負電圧のESDの両方に対応することができる。
この態様において、ポリシリコンゲートはN型であり、ダイオード用ポリシリコンはP型であり、ダイオード用ポリシリコンは接地電位に接続され、第1ポリシリコン領域はP型であり、第2ポリシリコン領域はN型であり、第2ポリシリコン領域は電源電位に接続されるようにすれば、N型ポリシリコンゲートをもつ初段MOSトランジスタに対して、ダイオード用ポリシリコンを介して正電圧のESDを接地電位に引き抜き、第2ダイオード用ポリシリコンを介して負電圧のESDを電源電位に引き抜くことができる。
また、ポリシリコンゲートはP型であり、ダイオード用ポリシリコンはN型であり、ダイオード用ポリシリコンは電源電位に接続され、第1ポリシリコン領域はN型であり、第2ポリシリコン領域はP型であり、第2ポリシリコン領域は接地電位に接続されるようにすれば、P型ポリシリコンゲートをもつ初段MOSトランジスタに対して、第2ダイオード用ポリシリコンを介して正電圧のESDを接地電位に引き抜き、ダイオード用ポリシリコンを介して負電圧のESDを電源電位に引き抜くことができる。
さらに、少なくともポリシリコンゲートとダイオード用ポリシリコンの境界近傍及び第1ポリシリコン領域と第2ポリシリコン領域の境界近傍を除いて、ポリシリコンゲート上面、ダイオード用ポリシリコン上面及び第2ダイオード用ポリシリコン上面に金属シリサイド層が形成されており、ポリシリコンゲートとダイオード用ポリシリコンと第2ポリシリコン領域は金属シリサイド層を介しては短絡していないようすれば、上記ダイオード及び上記第2ダイオードを機能させつつ、金属シリサイド層によるポリシリコンゲートの低抵抗化を図ることができる。
また、ダイオード用ポリシリコン及び第2ダイオード用ポリシリコンはポリシリコンゲートに囲まれて配置されているようにすれば、ポリシリコンゲートとダイオード用ポリシリコンのPN接合部分、ポリシリコンゲートと第1ポリシリコン領域のPN接合部分、及び第1ポリシリコン領域と第2ポリシリコン領域のPN接合部分がポリシリコンパターンの側面に露出している状態をなくすことができ、ダイオード及び第2ダイオードの逆方向バイアス時のリーク電流を小さくすることができる。
図1は一実施例の初段MOSトランジスタ近傍の構造を示す図であり、(A)は平面図、(B)は(A)のA−A位置での断面図である。図2はその実施例の初段MOSトランジスタ、外部接続端子及び静電保護素子を示す回路図である。この実施例では、初段MOSトランジスタとしてN型ゲート電極を備えたNチャネルMOSトランジスタを用い、静電保護素子としてMOSトランジスタを用いた。
まず、図1を参照して初段MOSトランジスタ周辺の構造について説明する。
まず、図1を参照して初段MOSトランジスタ周辺の構造について説明する。
P型シリコン基板(Psub)1にSTI(shallow trench isolation)3が形成されてMOSトランジスタ領域が形成されている。STI3は素子分離絶縁膜を構成する。
STI3に囲まれた位置のシリコン基板1(半導体層5)に互いに間隔をもって、N型不純物拡散層からなるソース拡散層7とドレイン拡散層9が形成されている。ソース拡散層7とドレイン拡散層9の間の半導体層5上にゲート絶縁膜11を介してポリシリコンゲート(N+)13が形成されて、初段MOSトランジスタが形成されている。ポリシリコンゲート13はN型であり、ポリシリコンゲート13には例えばヒ素が注入されている。ポリシリコンゲート13はSTI3上に延伸して形成されており、ポリシリコンゲート13の両端はそれぞれSTI3上に配置されている。
STI3に囲まれた位置のシリコン基板1(半導体層5)に互いに間隔をもって、N型不純物拡散層からなるソース拡散層7とドレイン拡散層9が形成されている。ソース拡散層7とドレイン拡散層9の間の半導体層5上にゲート絶縁膜11を介してポリシリコンゲート(N+)13が形成されて、初段MOSトランジスタが形成されている。ポリシリコンゲート13はN型であり、ポリシリコンゲート13には例えばヒ素が注入されている。ポリシリコンゲート13はSTI3上に延伸して形成されており、ポリシリコンゲート13の両端はそれぞれSTI3上に配置されている。
STI3上に、ポリシリコンゲート13の一端に連続してダイオード用ポリシリコン(P+)15が形成されている。ダイオード用ポリシリコン15はP型であり、ダイオード用ポリシリコン15には例えばボロンが注入されている。ポリシリコンゲート13とダイオード用ポリシリコン15のPN接合によってダイオードが形成されている。ポリシリコンゲート13とダイオード用ポリシリコン15の境界面の幅、すなわちダイオードの幅は、チャネル領域上におけるポリシリコンゲート13のチャネル長方向の幅よりも広く形成されている。
ポリシリコンゲート13及びダイオード用ポリシリコン15からなるポリシリコンパターンの側面に絶縁性のサイドウォール17が形成されている。
ポリシリコンゲート13とダイオード用ポリシリコン15の境界近傍を除いて、ポリシリコンゲート13の上面及びダイオード用ポリシリコン15の上面に金属シリサイド層19が形成されている。ポリシリコンゲート13とダイオード用ポリシリコン15は金属シリサイド層19を介しては短絡していない。
ポリシリコンゲート13とダイオード用ポリシリコン15の境界近傍を除いて、ポリシリコンゲート13の上面及びダイオード用ポリシリコン15の上面に金属シリサイド層19が形成されている。ポリシリコンゲート13とダイオード用ポリシリコン15は金属シリサイド層19を介しては短絡していない。
STI3上でポリシリコンゲート13の一端近傍の上に配置された金属シリサイド層19に、ポリシリコンゲート13の電位をとるためのゲートコンタクト21が形成されている。ここで、ゲートコンタクト21が配置されているポリシリコンゲート13の端部は、ダイオード用ポリシリコン15が連続して形成されている側の端部である。ダイオード用ポリシリコン15上の金属シリサイド層19に、ダイオード用ポリシリコン15の電位をとるためのダイオードコンタクト23が形成されている。
図2を参照して初段MOSトランジスタ、外部接続端子及び静電保護素子の回路接続について説明する。
外部接続端子25はNチャネル型初段MOSトランジスタ27のゲートに接続されている。初段MOSトランジスタ27のドレインは正電圧の電源電位Vddに接続され、ソースは接地電位GNDに接続されている。
初段MOSトランジスタ27のゲートに、図1を参照して説明したN型ポリシリコンゲート13とP型ダイオード用ポリシリコン15のPN接合からなるダイオード29が接続されている。ダイオード29のアノードは接地電位GNDに接続され、カソードは初段MOSトランジスタ27のゲートに接続されている。
外部接続端子25はNチャネル型初段MOSトランジスタ27のゲートに接続されている。初段MOSトランジスタ27のドレインは正電圧の電源電位Vddに接続され、ソースは接地電位GNDに接続されている。
初段MOSトランジスタ27のゲートに、図1を参照して説明したN型ポリシリコンゲート13とP型ダイオード用ポリシリコン15のPN接合からなるダイオード29が接続されている。ダイオード29のアノードは接地電位GNDに接続され、カソードは初段MOSトランジスタ27のゲートに接続されている。
外部接続端子25と初段MOSトランジスタ27のゲートの間にCMOSからなる静電保護素子31,33が接続されている。
静電保護素子31は負電圧のESDに対応するものであり、PチャネルMOSトランジスタからなり、ゲート及びソースが電源電位Vddに接続され、ドレインが外部接続端子25と初段MOSトランジスタ27のゲートの間の接続点35に接続されている。
静電保護素子33は正電圧のESDに対応するものであり、NチャネルMOSトランジスタからなり、ゲート及びソースが接地電位GNDに接続され、ドレインが接続点35に接続されている。
静電保護素子31は負電圧のESDに対応するものであり、PチャネルMOSトランジスタからなり、ゲート及びソースが電源電位Vddに接続され、ドレインが外部接続端子25と初段MOSトランジスタ27のゲートの間の接続点35に接続されている。
静電保護素子33は正電圧のESDに対応するものであり、NチャネルMOSトランジスタからなり、ゲート及びソースが接地電位GNDに接続され、ドレインが接続点35に接続されている。
図3はこの実施例の初段MOSトランジスタの動作時のポリシリコンゲート及びダイオード用ポリシリコンゲートの不純物イオンの状態を示す図である。図3(A)は初段MOSトランジスタがオフ状態、(B)は初段MOSトランジスタがオン状態、(C)はポリシリコンゲートに正電圧のESDが入力された状態を示す。
図2も参照して説明すると、初段MOSトランジスタ27の動作時には、ダイオード29のアノード、すなわちダイオード用ポリシリコン15はダイオードコンタクト23を介して接地電位GNDに接続される。外部接続端子25には入力信号として電源電位Vddと接地電位GNDが入力される。
外部接続端子が接地電位GNDに接続されたとき、(A)に示すように、ポリシリコンゲート13はゲートコンタクト21を介して接地電位GNDに接続され、初段MOSトランジスタはオフ状態になる。このとき、ポリシリコンゲート13とダイオード用ポリシリコン15はともに接地電位GNDで同電位なので、ポリシリコンゲート13とダイオード用ポリシリコン15の境界に空乏層37が形成される。
外部接続端子が電源電位Vddに接続されたとき、(B)に示すように、ポリシリコンゲート13はゲートコンタクト21を介して電源電位Vddに接続され、初段MOSトランジスタはオン状態になる。このとき、N型ポリシリコンゲート13とP型ダイオード用ポリシリコン15からなるダイオードについて、カソードを構成するN型ポリシリコンゲート13の方がアノードを構成するP型ダイオード用ポリシリコン15よりも高電位となるので逆方向バイアスがかかり、空乏層37が伸びる。
外部接続端子に正電圧のESDが入力し、静電保護素子33(図2参照。)ではESDを落としきれなかったとき、(C)に示すように、ポリシリコンゲート13にゲートコンタクト21を介して正電圧のESD(>>Vdd)が入力される。このとき、N型ポリシリコンゲート13とP型ダイオード用ポリシリコン15からなるダイオードの接合耐圧が崩れ、正電圧のESDは、ゲートコンタクト21からポリシリコンゲート13、ダイオード用ポリシリコン15、ダイオードコンタクト23を介して、接地電位GNDに引き抜かれる(矢印参照)。
このように、この実施例では、ポリシリコンゲート13に連続して形成されたダイオード用ポリシリコン15を備えているので、静電保護素子33で落としきれなかった正電圧のESDに対して、ポリシリコンゲート13とダイオード用ポリシリコン15のPN接合からなるダイオードで効果的に正電圧のESDを逃がすことができ、ESD対策を向上させることができる。特に、ESDにより最も破壊されやすいゲート絶縁膜11の近くに上記ダイオードを形成することにより、ゲート絶縁膜11への電荷の集中を効果的に緩和することができる。
さらに、ポリシリコンゲート13とダイオード用ポリシリコン15の境界近傍を除いて、ポリシリコンゲート13上面及びダイオード用ポリシリコン15上面に金属シリサイド層19が形成されているので、上記ダイオードを機能させつつ、金属シリサイド層19によるポリシリコンゲートの低抵抗化を図ることができる。
また、ポリシリコンゲート13とダイオード用ポリシリコン15の境界面の幅、すなわちダイオードの幅は、チャネル領域上におけるポリシリコンゲート13のチャネル長方向の幅よりも広く形成されているので、ダイオードの許容電流値を大きくすることができ、正電圧のESDをすばやく逃がすことができる。
また、ポリシリコンゲート13とダイオード用ポリシリコン15の境界面の幅、すなわちダイオードの幅は、チャネル領域上におけるポリシリコンゲート13のチャネル長方向の幅よりも広く形成されているので、ダイオードの許容電流値を大きくすることができ、正電圧のESDをすばやく逃がすことができる。
この実施例では、ゲートコンタクト21は、ダイオード用ポリシリコン15が連続して形成されている側のポリシリコンゲート13の端部に形成されているが、ゲートコンタクトはその端部とは反対側のポリシリコンゲート13の端部に配置されていてもよい。ただし、この場合には、ダイオード用ポリシリコン15を介して正電圧のESDを逃がす際に正電圧のESDがMOSトランジスタのチャネル領域上のポリシリコンゲート13及び金属シリサイド層19を流れるので、上記実施例のように、ゲートコンタクト21はダイオード用ポリシリコン15が連続して形成されている側のポリシリコンゲート13端部に形成されていることが好ましい。
図4は図1の半導体装置の製造工程を説明するための工程断面図であり、図1(B)の位置に対応している。図1及び図4を参照して製造方法例を説明する。
(1)シリコン基板1にSTI3を形成してMOSトランジスタ形成領域を画定する。ウェル(図示は省略)を形成した後、例えばシリコン酸化膜からなるゲート絶縁膜11を形成する。シリコン基板1上全面にノンドープのポリシリコン膜を成膜し、写真製版技術及びエッチング技術を用いてポリシリコン膜をパターニングしてポリシリコンパターン39を形成する(図4(A)を参照。)。
(2)写真製版技術及びイオン注入技術により、ポリシリコンパターン39の所定の領域及び半導体層5にN型不純物イオンを注入してポリシリコンゲート13、ソース拡散層及びドレイン拡散層を形成し、ポリシリコンパターン39の所定の領域にP型不純物イオンを注入してダイオード用ポリシリコン15を形成する。その後、注入した不純物イオンを活性化する(図4(B)を参照。)。ここでは、N型不純物としてヒ素イオンをドーズ量は4.0×1015cm-2、注入エネルギーは60keVの条件で注入し、P型不純物としてボロンイオンをドーズ量は2.5×1015cm-2、注入エネルギーは5keVの条件で注入した。
(3)シリコン基板1上全面にシリコン酸化膜を成膜し、エッチバック処理を施してポリシリコンゲート13及びダイオード用ポリシリコン15からなるポリシリコンパターンの側面にサイドウォール17を形成する。シリコン基板1上全面にシリコン酸化膜を成膜し、そのシリコン酸化膜を写真製版技術及びエッチング技術を用いてパターニングしてポリシリコンゲート13とダイオード用ポリシリコン15の境界近傍に酸化膜パターン41を形成する(図4(C)を参照。)。
(4)シリコン基板1上全面に例えばチタンやコバルトなどの遷移金属膜43を成膜する。加熱処理を施してシリコンと遷移金属を反応させてポリシリコンゲート13上面及びダイオード用ポリシリコン15上面に金属シリサイド層19を形成する。ここで、酸化膜パターン41で覆われた位置のポリシリコンゲート13上面及びダイオード用ポリシリコン15上面には金属シリサイド層19は形成されない(図4(D)を参照。)。
(5)洗浄処理を施して未反応の遷移金属膜43を除去し、酸化膜パターン41を除去する(図4(D)を参照。)。ここでは酸化膜パターン41を除去したが、酸化膜パターン41は残しておいてもよい。
(6)シリコン基板1上全面に層間絶縁膜(図示は省略)を形成する。層間絶縁膜にコンタクト21,23を形成する(図1参照。)。
以上、図1に示した実施例の製造方法例を説明したが、本発明の半導体装置を製造するための製造工程はこれに限定されるものではなく、通常の半導体装置製造プロセスに準じて種々の変更が可能である。
以上、図1に示した実施例の製造方法例を説明したが、本発明の半導体装置を製造するための製造工程はこれに限定されるものではなく、通常の半導体装置製造プロセスに準じて種々の変更が可能である。
図5は他の実施例の初段MOSトランジスタ近傍の構造を示す図であり、(A)は平面図、(B)は(A)のA−A位置での断面図である。図6はその実施例の初段MOSトランジスタ、外部接続端子及び静電保護素子を示す回路図である。この実施例では、初段MOSトランジスタとしてP型ゲート電極を備えたPチャネルMOSトランジスタを用い、静電保護素子としてMOSトランジスタを用いた。
まず、図5を参照して初段MOSトランジスタ周辺の構造について説明する。図1と同じ機能を果たす部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
まず、図5を参照して初段MOSトランジスタ周辺の構造について説明する。図1と同じ機能を果たす部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
P型シリコン基板1のN型ウェル(Nwell)2にSTI3が形成されてMOSトランジスタ領域が形成されている。
STI3に囲まれた位置のN型ウェル2(半導体層5)に互いに間隔をもってP型不純物拡散層からなるソース拡散層45とドレイン拡散層47が形成されている。ソース拡散層45とドレイン拡散層47の間の半導体層5上にゲート絶縁膜11を介してポリシリコンゲート(P+)49が形成されて、初段MOSトランジスタが形成されている。ポリシリコンゲート49はP型であり、ポリシリコンゲート49には例えばボロンが注入されている。ポリシリコンゲート49はSTI3上に延伸して形成されており、ポリシリコンゲート49の両端はそれぞれSTI3上に配置されている。
STI3に囲まれた位置のN型ウェル2(半導体層5)に互いに間隔をもってP型不純物拡散層からなるソース拡散層45とドレイン拡散層47が形成されている。ソース拡散層45とドレイン拡散層47の間の半導体層5上にゲート絶縁膜11を介してポリシリコンゲート(P+)49が形成されて、初段MOSトランジスタが形成されている。ポリシリコンゲート49はP型であり、ポリシリコンゲート49には例えばボロンが注入されている。ポリシリコンゲート49はSTI3上に延伸して形成されており、ポリシリコンゲート49の両端はそれぞれSTI3上に配置されている。
STI3上に、ポリシリコンゲート49の一端に連続してダイオード用ポリシリコン(N+)51が形成されている。ダイオード用ポリシリコン51はN型であり、ダイオード用ポリシリコン51には例えばヒ素が注入されている。ポリシリコンゲート49とダイオード用ポリシリコン51のPN接合によってダイオードが形成されている。ポリシリコンゲート49とダイオード用ポリシリコン51の境界面の幅、すなわちダイオードの幅は、チャネル領域上におけるポリシリコンゲート49のチャネル長方向の幅よりも広く形成されている。
ポリシリコンゲート49及びダイオード用ポリシリコン51からなるポリシリコンパターンの側面に絶縁性のサイドウォール17が形成されている。
ポリシリコンゲート49とダイオード用ポリシリコン51の境界近傍を除いて、ポリシリコンゲート49の上面及びダイオード用ポリシリコン51の上面に金属シリサイド層19が形成されている。ポリシリコンゲート49とダイオード用ポリシリコン51は金属シリサイド層19を介しては短絡していない。
STI3上でポリシリコンゲート49上の金属シリサイド層19にゲートコンタクト21が形成され、ダイオード用ポリシリコン51上の金属シリサイド層19にダイオードコンタクト23が形成されている。
この半導体装置は、図3を参照して説明した上記製造方法例においてイオン注入領域を変更することによって形成することができる。
ポリシリコンゲート49とダイオード用ポリシリコン51の境界近傍を除いて、ポリシリコンゲート49の上面及びダイオード用ポリシリコン51の上面に金属シリサイド層19が形成されている。ポリシリコンゲート49とダイオード用ポリシリコン51は金属シリサイド層19を介しては短絡していない。
STI3上でポリシリコンゲート49上の金属シリサイド層19にゲートコンタクト21が形成され、ダイオード用ポリシリコン51上の金属シリサイド層19にダイオードコンタクト23が形成されている。
この半導体装置は、図3を参照して説明した上記製造方法例においてイオン注入領域を変更することによって形成することができる。
図6を参照して初段MOSトランジスタ、外部接続端子及び静電保護素子の回路接続について説明する。図2と同じ部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
外部接続端子25はPチャネル型初段MOSトランジスタ53のゲートに接続されている。初段MOSトランジスタ53のソースは電源電位Vddに接続され、ドレインは接地電位GNDに接続されている。
外部接続端子25はPチャネル型初段MOSトランジスタ53のゲートに接続されている。初段MOSトランジスタ53のソースは電源電位Vddに接続され、ドレインは接地電位GNDに接続されている。
初段MOSトランジスタ53のゲートに、図5を参照して説明したP型ポリシリコンゲート49とN型ダイオード用ポリシリコン51のPN接合からなるダイオード55が接続されている。ダイオード55のカソードは電源電位Vddに接続され、アノードは初段MOSトランジスタ53のゲートに接続されている。
外部接続端子25と初段MOSトランジスタ53のゲートの間の接続点35にCMOSからなる静電保護素子31,33が接続されている。
外部接続端子25と初段MOSトランジスタ53のゲートの間の接続点35にCMOSからなる静電保護素子31,33が接続されている。
図7はこの実施例の初段MOSトランジスタの動作時のポリシリコンゲート及びダイオード用ポリシリコンゲートの不純物イオンの状態を示す図である。図7(A)は初段MOSトランジスタがオフ状態、(B)は初段MOSトランジスタがオン状態、(C)はポリシリコンゲートに負電圧のESDが入力された状態を示す。
図6も参照して説明すると、初段MOSトランジスタ53の動作時には、ダイオード55のカソード、すなわちダイオード用ポリシリコン51はダイオードコンタクト23を介して電源電位Vddに接続される。外部接続端子25には入力信号として電源電位Vddと接地電位GNDが入力される。
外部接続端子が電源電位Vddに接続されたとき、(A)に示すように、ポリシリコンゲート49はゲートコンタクト21を介して電源電位Vddに接続され、初段MOSトランジスタはオフ状態になる。このとき、ポリシリコンゲート49とダイオード用ポリシリコン51はともに電源電位Vddで同電位なので、ポリシリコンゲート49とダイオード用ポリシリコン51の境界に空乏層57が形成される。
外部接続端子が接地電位GNDに接続されたとき、(B)に示すように、ポリシリコンゲート49はゲートコンタクト21を介して接地電位GNDに接続され、初段MOSトランジスタはオン状態になる。このとき、P型ポリシリコンゲート49とN型ダイオード用ポリシリコン51からなるダイオードについて、カソードを構成するN型ダイオード用ポリシリコン51の方がアノードを構成するP型ポリシリコンゲート49よりも高電位となるので逆方向バイアスがかかり、空乏層57が伸びる。
外部接続端子に負電圧のESDが入力し、静電保護素子31(図6参照。)ではESDを落としきれなかったとき、(C)に示すように、ポリシリコンゲート49にゲートコンタクト21を介して負電圧のESD(<<GND)が入力される。このとき、P型ポリシリコンゲート49とN型ダイオード用ポリシリコン51からなるダイオードの接合耐圧が崩れ、電源電位Vddからダイオードコンタクト23、ダイオード用ポリシリコン51、ポリシリコンゲート49、ゲートコンタクト21を介して電流が流れ、負電圧のESDは電源電位Vddに引き抜かれる。
このように、この実施例では、ポリシリコンゲート49に連続して形成されたダイオード用ポリシリコン51を備えているので、静電保護素子31で落としきれなかった負電圧のESDに対して、ポリシリコンゲート49とダイオード用ポリシリコン51のPN接合からなるダイオードで効果的に負電圧のESDを逃がすことができ、ESD対策を向上させることができる。特に、ESDにより最も破壊されやすいゲート絶縁膜11の近くに上記ダイオードを形成することにより、ゲート絶縁膜11への電荷の集中を効果的に緩和することができる。
さらに、ポリシリコンゲート49とダイオード用ポリシリコン51の境界近傍を除いて、ポリシリコンゲート49上面及びダイオード用ポリシリコン51上面に金属シリサイド層19が形成されているので、上記ダイオードを機能させつつ、金属シリサイド層19によるポリシリコンゲートの低抵抗化を図ることができる。
また、ポリシリコンゲート49とダイオード用ポリシリコン51の境界面の幅、すなわちダイオードの幅は、チャネル領域上におけるポリシリコンゲート49のチャネル長方向の幅よりも広く形成されているので、ダイオードの許容電流値を大きくすることができ、負電圧のESDをすばやく逃がすことができる。
また、ポリシリコンゲート49とダイオード用ポリシリコン51の境界面の幅、すなわちダイオードの幅は、チャネル領域上におけるポリシリコンゲート49のチャネル長方向の幅よりも広く形成されているので、ダイオードの許容電流値を大きくすることができ、負電圧のESDをすばやく逃がすことができる。
この実施例では、ゲートコンタクト21は、ダイオード用ポリシリコン51が連続して形成されている側のポリシリコンゲート49の端部に形成されているが、ゲートコンタクトはその端部とは反対側のポリシリコンゲート49の端部に配置されていてもよい。ただし、この場合には、ダイオード用ポリシリコン51を介して負電圧のESDを逃がす際に負電圧のESDがMOSトランジスタのチャネル領域上のポリシリコンゲート49及び金属シリサイド層19を流れるので、上記実施例のように、ゲートコンタクト21はダイオード用ポリシリコン51が連続して形成されている側のポリシリコンゲート49端部に形成されていることが好ましい。
図8はさらに他の実施例の初段MOSトランジスタ近傍の構造を示す図であり、(A)は平面図、(B)は(A)のA−A位置での断面図、(C)は(A)のB−B位置での断面図である。図9はその実施例の初段MOSトランジスタ、外部接続端子及び静電保護素子を示す回路図である。この実施例では、初段MOSトランジスタとしてN型ゲート電極を備えたNチャネルMOSトランジスタを用い、静電保護素子としてMOSトランジスタを用いた。
まず、図8を参照して初段MOSトランジスタ周辺の構造について説明する。図1と同じ機能を果たす部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
まず、図8を参照して初段MOSトランジスタ周辺の構造について説明する。図1と同じ機能を果たす部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
P型シリコン基板1にSTI3が形成されてMOSトランジスタ領域が形成されている。STI3に囲まれた位置のシリコン基板1(半導体層5)に互いに間隔をもってN型ソース拡散層7とN型ドレイン拡散層9が形成されている。
ソース拡散層7とドレイン拡散層9の間の半導体層5上にゲート絶縁膜11を介してN型ポリシリコンゲート13が形成されて、初段MOSトランジスタが形成されている。
ソース拡散層7とドレイン拡散層9の間の半導体層5上にゲート絶縁膜11を介してN型ポリシリコンゲート13が形成されて、初段MOSトランジスタが形成されている。
STI3上に、ポリシリコンゲート13の一端に連続してP型ダイオード用ポリシリコン15が形成されている。ポリシリコンゲート13とダイオード用ポリシリコン15のPN接合によってダイオードが形成されている。ポリシリコンゲート13とダイオード用ポリシリコン15の境界面の幅、すなわちダイオードの幅は、チャネル領域上におけるポリシリコンゲート13のチャネル長方向の幅よりも広く形成されている。
STI3上に、ダイオード用ポリシリコン15とは異なる位置でポリシリコンゲート13に連続して第2ダイオード用ポリシリコン59が形成されている。第2ダイオード用ポリシリコン59はポリシリコンゲート13に連続して形成された第1ポリシリコン領域(P+)61と、ポリシリコンゲート13とは間隔をもって第1ポリシリコン領域61に連続して形成された第2ポリシリコン領域(N+)63を備えている。第1ポリシリコン領域61はN型ポリシリコンゲート13とは反対導電型のP型であり、例えばボロンが注入されている。第2ポリシリコン領域63はN型ポリシリコンゲート13と同じ導電型のN型であり、例えばヒ素が注入されている。P型第1ポリシリコン領域61とN型第2ポリシリコン領域63のPN接合によって第2ダイオードが形成されている。ここで、第2ダイオード用ポリシリコン59が接続されるポリシリコンゲート13端部は、ダイオード用ポリシリコン15が接続されている側のポリシリコンゲート13端部と同じである。
ポリシリコンゲート13、ダイオード用ポリシリコン15及び第2ポリシリコンゲート59からなるポリシリコンパターンの側面に絶縁性のサイドウォール17が形成されている。
ポリシリコンゲート13とダイオード用ポリシリコン15の境界近傍、及び第1ポリシリコン領域61と第2ポリシリコン領域63の境界近傍を除いて、ポリシリコンゲート13の上面、ダイオード用ポリシリコン15の上面及び第2ポリシリコンゲート59の上面に金属シリサイド層19が形成されている。ポリシリコンゲート13とダイオード用ポリシリコン15は金属シリサイド層19を介しては短絡しておらず、第1ポリシリコン領域61とN型第2ポリシリコン領域63も金属シリサイド層19を介しては短絡していない。
ポリシリコンゲート13とダイオード用ポリシリコン15の境界近傍、及び第1ポリシリコン領域61と第2ポリシリコン領域63の境界近傍を除いて、ポリシリコンゲート13の上面、ダイオード用ポリシリコン15の上面及び第2ポリシリコンゲート59の上面に金属シリサイド層19が形成されている。ポリシリコンゲート13とダイオード用ポリシリコン15は金属シリサイド層19を介しては短絡しておらず、第1ポリシリコン領域61とN型第2ポリシリコン領域63も金属シリサイド層19を介しては短絡していない。
STI3上でポリシリコンゲート13上の金属シリサイド層19にゲートコンタクト21が形成されている。ダイオード用ポリシリコン15上の金属シリサイド層19にダイオードコンタクト23が形成されている。第2ダイオード用ポリシリコン59の第2ポリシリコン領域63上の金属シリサイド層19に第2ポリシリコン領域63の電位をとるための第2ダイオードコンタクト65が形成されている。
図9を参照して初段MOSトランジスタ、外部接続端子及び静電保護素子の回路接続について説明する。図2と同じ部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
外部接続端子25はNチャネル型初段MOSトランジスタ27のゲートに接続されている。初段MOSトランジスタ27のドレインは電源電位Vddに接続され、ソースは接地電位GNDに接続されている。
外部接続端子25はNチャネル型初段MOSトランジスタ27のゲートに接続されている。初段MOSトランジスタ27のドレインは電源電位Vddに接続され、ソースは接地電位GNDに接続されている。
初段MOSトランジスタ27のゲートに、図8を参照して説明したN型ポリシリコンゲート13とP型ダイオード用ポリシリコン15のPN接合からなるダイオード29が接続されている。ダイオード29のアノードは接地電位GNDに接続され、カソードは初段MOSトランジスタ27のゲートに接続されている。
初段MOSトランジスタ27のゲートには、図8を参照して説明した第2ダイオード用ポリシリコン59のP型第1ポリシリコン領域61とN型第2ポリシリコン領域63のPN接合からなる第2ダイオード67が接続されている。第2ダイオード67のアノードは初段MOSトランジスタ27のゲートに接続され、カソードは電源電位Vddに接続されている。
外部接続端子25と初段MOSトランジスタ53のゲートの間の接続点35にCMOSからなる静電保護素子31,33が接続されている。
初段MOSトランジスタ27のゲートには、図8を参照して説明した第2ダイオード用ポリシリコン59のP型第1ポリシリコン領域61とN型第2ポリシリコン領域63のPN接合からなる第2ダイオード67が接続されている。第2ダイオード67のアノードは初段MOSトランジスタ27のゲートに接続され、カソードは電源電位Vddに接続されている。
外部接続端子25と初段MOSトランジスタ53のゲートの間の接続点35にCMOSからなる静電保護素子31,33が接続されている。
図10はこの実施例の初段MOSトランジスタの動作時のポリシリコンゲート、ダイオード用ポリシリコンゲート及び第2ダイオード用ポリシリコンゲートの不純物イオンの状態を示す図である。図10(A)は初段MOSトランジスタがオフ状態、(B)は初段MOSトランジスタがオン状態、(C)はポリシリコンゲートに正電圧のESDが入力された状態、(D)はポリシリコンゲートに負電圧のESDが入力された状態を示す。
図9も参照して説明すると、初段MOSトランジスタ27の動作時には、ダイオード29のアノード、すなわちダイオード用ポリシリコン15はダイオードコンタクト23を介して接地電位GNDに接続され、第2ダイオード67のカソード、すなわち第2ポリシリコン領域63は第2ダイオードコンタクト65を介して電源電位Vddに接続される。外部接続端子25には入力信号として電源電位Vddと接地電位GNDが入力される。
外部接続端子が接地電位GNDに接続されたとき、(A)に示すように、ポリシリコンゲート13はゲートコンタクト21を介して接地電位GNDに接続され、初段MOSトランジスタはオフ状態になる。このとき、N型ポリシリコンゲート13とP型ダイオード用ポリシリコン15からなるダイオード29について、ポリシリコンゲート13とダイオード用ポリシリコン15はともに接地電位GNDで同電位なので、ポリシリコンゲート13とダイオード用ポリシリコン15の境界に空乏層37が形成される。また、金属シリサイド層19を介してポリシリコンゲート13と同電位になるP型第1ポリシリコン領域61とN型第2ポリシリコン領域63からなる第2ダイオード67について、カソードを構成するN型第2ポリシリコン領域63(電源電位Vdd)の方がアノードを構成するP型第1ポリシリコン領域61(接地電位GND)よりも高電位となるので逆方向バイアスがかかり、空乏層69が伸びる。
外部接続端子が電源電位Vddに接続されたとき、(B)に示すように、ポリシリコンゲート13はゲートコンタクト21を介して電源電位Vddに接続され、初段MOSトランジスタはオン状態になる。このとき、ダイオード29について、カソードを構成するN型ポリシリコンゲート13(電源電位Vdd)の方がアノードを構成するP型ダイオード用ポリシリコン15(接地電位GND)よりも高電位となるので逆方向バイアスがかかり、空乏層37が伸びる。また、第2ダイオード67について、第1ポリシリコン領域61と第2ポリシリコン領域63はともに電源電位Vddで同電位なので、初段MOSトランジスタがオフ状態のときに比べて狭く空乏層69が形成される。
外部接続端子に正電圧のESDが入力し、静電保護素子33ではESDを落としきれなかったとき、(C)に示すように、ポリシリコンゲート13にゲートコンタクト21を介して正電圧のESD(>>Vdd)が入力される。このとき、ダイオード29の接合耐圧が崩れ、正電圧のESDは、ゲートコンタクト21からポリシリコンゲート13、ダイオード用ポリシリコン15、ダイオードコンタクト23を介して、接地電位GNDに引き抜かれる。
外部接続端子に負電圧のESDが入力し、静電保護素子31ではESDを落としきれなかったとき、(C)に示すように、ポリシリコンゲート13にゲートコンタクト21を介して負電圧のESD(<<GND)が入力される。このとき、第2ダイオード67の接合耐圧が崩れ、電源電位Vddから第2ダイオードコンタクト65、第2ポリシリコン領域63、第1ポリシリコン領域61、ゲートコンタクト21を介して電流が流れ、負電圧のESDは電源電位Vddに引き抜かれる。
このように、この実施例では、ポリシリコンゲート13に連続して形成されたダイオード用ポリシリコン15を備えているので、静電保護素子33で落としきれなかった正電圧のESDに対して、ダイオード29で効果的に正電圧のESDを逃がすことができる。さらに、ポリシリコンゲート13に連続して形成された第2ダイオード用ポリシリコン59を備えているので、静電保護素子31で落としきれなかった負電圧のESDに対して、第2ダイオード67で効果的に負電圧のESDを逃がすことができる。このように、正負両方のESDに対応することができ、ESD対策を向上させることができる。
この実施例では、ゲートコンタクト21は、ダイオード用ポリシリコン15が連続して形成されている側のポリシリコンゲート13の端部に形成されているが、ゲートコンタクトはその端部とは反対側のポリシリコンゲート13の端部に配置されていてもよい。ただし、この場合には、ダイオード用ポリシリコン15を介して正電圧のESDを逃がす際に正電圧のESDがMOSトランジスタのチャネル領域上のポリシリコンゲート13及び金属シリサイド層19を流れるので、上記実施例のように、ゲートコンタクト21はダイオード用ポリシリコン15が連続して形成されている側のポリシリコンゲート13端部に形成されていることが好ましい。
また、第2ダイオード用ポリシリコン59が接続されるポリシリコンゲート13端部は、ダイオード用ポリシリコン15が接続されている側のポリシリコンゲート13端部と同じであるが、その端部とは反対側の端部に第2ダイオード用ポリシリコン59が接続されていてもよい。この場合、ダイオード用ポリシリコン15を介して負電圧のESDを逃がす際に負電圧のESDがMOSトランジスタのチャネル領域上のポリシリコンゲート13及び金属シリサイド層19を流れるので、第2ダイオード用ポリシリコン59が接続される側のポリシリコンゲート13端部にもゲートコンタクトを設けることが好ましい。
しかし、ポリシリコンゲート13の両端部にそれぞれゲートコンタクトを設けたのではポリシリコンゲート13が半導体基板上で占める面積が増大する。
そこで、上記実施例のように、ダイオード用ポリシリコン15及び第2ダイオード用ポリシリコン59の両方をポリシリコンゲート13の同じ側の端部に接続することにより、ESDがMOSトランジスタのチャネル領域上のポリシリコンゲート13及び金属シリサイド層19を流れるのを防止しつつ、ポリシリコンゲート13の面積増大を防止することが好ましい。
そこで、上記実施例のように、ダイオード用ポリシリコン15及び第2ダイオード用ポリシリコン59の両方をポリシリコンゲート13の同じ側の端部に接続することにより、ESDがMOSトランジスタのチャネル領域上のポリシリコンゲート13及び金属シリサイド層19を流れるのを防止しつつ、ポリシリコンゲート13の面積増大を防止することが好ましい。
図11はさらに他の実施例の初段MOSトランジスタ近傍の構造を示す図であり、(A)は平面図、(B)は(A)のA−A位置での断面図、(C)は(A)のB−B位置での断面図である。図12はその実施例の初段MOSトランジスタ、外部接続端子及び静電保護素子を示す回路図である。この実施例では、初段MOSトランジスタとしてN型ゲート電極を備えたPチャネルMOSトランジスタを用い、静電保護素子としてMOSトランジスタを用いた。
まず、図11を参照して初段MOSトランジスタ周辺の構造について説明する。図1及び図5と同じ機能を果たす部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
まず、図11を参照して初段MOSトランジスタ周辺の構造について説明する。図1及び図5と同じ機能を果たす部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
P型シリコン基板1のN型ウェル2にSTI3が形成されてMOSトランジスタ領域が形成されている。STI3に囲まれた位置のN型ウェル2(半導体層5)に互いに間隔をもってP型ソース拡散層45とP型ドレイン拡散層47が形成されている。
ソース拡散層45とドレイン拡散層47の間の半導体層5上にゲート絶縁膜11を介してP型ポリシリコンゲート49が形成されて、初段MOSトランジスタが形成されている。
ソース拡散層45とドレイン拡散層47の間の半導体層5上にゲート絶縁膜11を介してP型ポリシリコンゲート49が形成されて、初段MOSトランジスタが形成されている。
STI3上に、ポリシリコンゲート49の一端に連続してN型ダイオード用ポリシリコン51が形成されている。ポリシリコンゲート49とダイオード用ポリシリコン51のPN接合によってダイオードが形成されている。ポリシリコンゲート49とダイオード用ポリシリコン51の境界面の幅、すなわちダイオードの幅は、チャネル領域上におけるポリシリコンゲート49のチャネル長方向の幅よりも広く形成されている。
STI3上に、ダイオード用ポリシリコン51とは異なる位置でポリシリコンゲート49に連続して第2ダイオード用ポリシリコン71が形成されている。第2ダイオード用ポリシリコン71はポリシリコンゲート49に連続して形成された第1ポリシリコン領域(N+)73と、ポリシリコンゲート49とは間隔をもって第1ポリシリコン領域73に連続して形成された第2ポリシリコン領域(P+)75を備えている。第1ポリシリコン領域73はP型ポリシリコンゲート49とは反対導電型のN型であり、例えばヒ素が注入されている。第2ポリシリコン領域75はP型ポリシリコンゲート49と同じ導電型のP型であり、例えばボロンが注入されている。N型第1ポリシリコン領域73とP型第2ポリシリコン領域75のPN接合によって第2ダイオードが形成されている。ここで、第2ダイオード用ポリシリコン71が接続されるポリシリコンゲート49端部は、ダイオード用ポリシリコン51が接続されている側のポリシリコンゲート49端部と同じである。
ポリシリコンゲート49、ダイオード用ポリシリコン51及び第2ポリシリコンゲート59からなるポリシリコンパターンの側面に絶縁性のサイドウォール17が形成されている。
ポリシリコンゲート49とダイオード用ポリシリコン51の境界近傍、及び第1ポリシリコン領域73と第2ポリシリコン領域75の境界近傍を除いて、ポリシリコンゲート49の上面、ダイオード用ポリシリコン51の上面及び第2ポリシリコンゲート59の上面に金属シリサイド層19が形成されている。ポリシリコンゲート49とダイオード用ポリシリコン51は金属シリサイド層19を介しては短絡しておらず、第1ポリシリコン領域73とP型第2ポリシリコン領域75も金属シリサイド層19を介しては短絡していない。
ポリシリコンゲート49とダイオード用ポリシリコン51の境界近傍、及び第1ポリシリコン領域73と第2ポリシリコン領域75の境界近傍を除いて、ポリシリコンゲート49の上面、ダイオード用ポリシリコン51の上面及び第2ポリシリコンゲート59の上面に金属シリサイド層19が形成されている。ポリシリコンゲート49とダイオード用ポリシリコン51は金属シリサイド層19を介しては短絡しておらず、第1ポリシリコン領域73とP型第2ポリシリコン領域75も金属シリサイド層19を介しては短絡していない。
STI3上でポリシリコンゲート49上の金属シリサイド層19にゲートコンタクト21が形成されている。ダイオード用ポリシリコン51上の金属シリサイド層19にダイオードコンタクト23が形成されている。第2ダイオード用ポリシリコン71の第2ポリシリコン領域75上の金属シリサイド層19に第2ポリシリコン領域75の電位をとるための第2ダイオードコンタクト65が形成されている。
図12を参照して初段MOSトランジスタ、外部接続端子及び静電保護素子の回路接続について説明する。図2及び図6と同じ部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
外部接続端子25はPチャネル型初段MOSトランジスタ53のゲートに接続されている。初段MOSトランジスタ53のソースは電源電位Vddに接続され、ドレインは接地電位GNDに接続されている。
外部接続端子25はPチャネル型初段MOSトランジスタ53のゲートに接続されている。初段MOSトランジスタ53のソースは電源電位Vddに接続され、ドレインは接地電位GNDに接続されている。
初段MOSトランジスタ53のゲートに、図11を参照して説明したP型ポリシリコンゲート49とN型ダイオード用ポリシリコン51のPN接合からなるダイオード55が接続されている。ダイオード55のアノードは初段MOSトランジスタ53のゲートに接続され、カソードは電源電位Vddに接続されている。
初段MOSトランジスタ53のゲートには、図11を参照して説明した第2ダイオード用ポリシリコン71のN型第1ポリシリコン領域73とP型第2ポリシリコン領域75のPN接合からなる第2ダイオード77が接続されている。第2ダイオード77のアノードは接地電位GNDに接続され、カソードは初段MOSトランジスタ53のゲートに接続されている。
外部接続端子25と初段MOSトランジスタ53のゲートの間の接続点35にCMOSからなる静電保護素子31,33が接続されている。
初段MOSトランジスタ53のゲートには、図11を参照して説明した第2ダイオード用ポリシリコン71のN型第1ポリシリコン領域73とP型第2ポリシリコン領域75のPN接合からなる第2ダイオード77が接続されている。第2ダイオード77のアノードは接地電位GNDに接続され、カソードは初段MOSトランジスタ53のゲートに接続されている。
外部接続端子25と初段MOSトランジスタ53のゲートの間の接続点35にCMOSからなる静電保護素子31,33が接続されている。
図13はこの実施例の初段MOSトランジスタの動作時のポリシリコンゲート、ダイオード用ポリシリコンゲート及び第2ダイオード用ポリシリコンゲートの不純物イオンの状態を示す図である。図13(A)は初段MOSトランジスタがオフ状態、(B)は初段MOSトランジスタがオン状態、(C)はポリシリコンゲートに正電圧のESDが入力された状態、(D)はポリシリコンゲートに負電圧のESDが入力された状態を示す。
図12も参照して説明すると、初段MOSトランジスタ53の動作時には、ダイオード55のカソード、すなわちダイオード用ポリシリコン51はダイオードコンタクト23を介して電源電位Vddに接続され、第2ダイオード77のアノード、すなわち第2ポリシリコン領域75は第2ダイオードコンタクト65を介して接地電位GNDに接続される。外部接続端子25には入力信号として電源電位Vddと接地電位GNDが入力される。
外部接続端子が電源電位Vddに接続されたとき、(A)に示すように、ポリシリコンゲート49はゲートコンタクト21を介して電源電位Vddに接続され、初段MOSトランジスタはオフ状態になる。このとき、P型ポリシリコンゲート49とN型ダイオード用ポリシリコン51からなるダイオード55について、ポリシリコンゲート49とダイオード用ポリシリコン51はともに電源電位Vddで同電位なので、ポリシリコンゲート49とダイオード用ポリシリコン51の境界に空乏層57が形成される。また、金属シリサイド層19を介してポリシリコンゲート49と同電位になるN型第1ポリシリコン領域73とP型第2ポリシリコン領域75からなる第2ダイオード77について、カソードを構成するN型第1ポリシリコン領域73(電源電位Vdd)の方がアノードを構成するP型第2ポリシリコン領域75(接地電位GND)よりも高電位となるので逆方向バイアスがかかり、空乏層79が伸びる。
外部接続端子が接地電位GNDに接続されたとき、(B)に示すように、ポリシリコンゲート49はゲートコンタクト21を介して接地電位GNDに接続され、初段MOSトランジスタはオン状態になる。このとき、ダイオード55について、カソードを構成するN型ダイオード用ポリシリコン51(電源電位Vdd)の方がアノードを構成するP型ポリシリコンゲート49(接地電位GND)よりも高電位となるので逆方向バイアスがかかり、空乏層57が伸びる。また、第2ダイオード77について、第1ポリシリコン領域73と第2ポリシリコン領域75はともに接地電位GNDで同電位なので、初段MOSトランジスタがオフ状態のときに比べて狭く空乏層79が形成される。
外部接続端子に正電圧のESDが入力し、静電保護素子33ではESDを落としきれなかったとき、(C)に示すように、ポリシリコンゲート49にゲートコンタクト21を介して正電圧のESD(>>Vdd)が入力される。このとき、第2ダイオード77の接合耐圧が崩れ、正電圧のESDは、ゲートコンタクト21から第1ポリシリコン領域73、第2ポリシリコン領域75、第2ダイオードコンタクト65を介して、接地電位GNDに引き抜かれる。
外部接続端子に負電圧のESDが入力し、静電保護素子31ではESDを落としきれなかったとき、(C)に示すように、ポリシリコンゲート49にゲートコンタクト21を介して負電圧のESD(<<GND)が入力される。このとき、ダイオード55の接合耐圧が崩れ、電源電位Vddからダイオードコンタクト23、ダイオード用ポリシリコン51、ポリシリコンゲート49、ゲートコンタクト21を介して電流が流れ、負電圧のESDは電源電位Vddに引き抜かれる。
このように、この実施例では、ポリシリコンゲート49に連続して形成されたダイオード用ポリシリコン51を備えているので、静電保護素子31で落としきれなかった負電圧のESDに対して、ダイオード55で効果的に負電圧のESDを逃がすことができる。さらに、ポリシリコンゲート49に連続して形成された第2ダイオード用ポリシリコン71を備えているので、静電保護素子33で落としきれなかった正電圧のESDに対して、第2ダイオード77で効果的に正電圧のESDを逃がすことができる。このように、正負両方のESDに対応することができ、ESD対策を向上させることができる。
この実施例では、ゲートコンタクト21は、ダイオード用ポリシリコン51が連続して形成されている側のポリシリコンゲート49の端部に形成されているが、ゲートコンタクトはその端部とは反対側のポリシリコンゲート49の端部に配置されていてもよい。ただし、この場合には、ダイオード用ポリシリコン51を介して負電圧のESDを逃がす際に負電圧のESDがMOSトランジスタのチャネル領域上のポリシリコンゲート49及び金属シリサイド層19を流れるので、上記実施例のように、ゲートコンタクト21はダイオード用ポリシリコン51が連続して形成されている側のポリシリコンゲート49端部に形成されていることが好ましい。
また、第2ダイオード用ポリシリコン71が接続されるポリシリコンゲート49端部は、ダイオード用ポリシリコン51が接続されている側のポリシリコンゲート49端部と同じであるが、その端部とは反対側の端部に第2ダイオード用ポリシリコン71が接続されていてもよい。この場合、ダイオード用ポリシリコン51を介して正電圧のESDを逃がす際に正電圧のESDがMOSトランジスタのチャネル領域上のポリシリコンゲート49及び金属シリサイド層19を流れるので、第2ダイオード用ポリシリコン71が接続される側のポリシリコンゲート49端部にもゲートコンタクトを設けることが好ましい。
しかし、ポリシリコンゲート49の両端部にそれぞれゲートコンタクトを設けたのではポリシリコンゲート49が半導体基板上で占める面積が増大する。
そこで、上記実施例のように、ダイオード用ポリシリコン51及び第2ダイオード用ポリシリコン71の両方をポリシリコンゲート49の同じ側の端部に接続することにより、ESDがMOSトランジスタのチャネル領域上のポリシリコンゲート49及び金属シリサイド層19を流れるのを防止しつつ、ポリシリコンゲート49の面積増大を防止することが好ましい。
そこで、上記実施例のように、ダイオード用ポリシリコン51及び第2ダイオード用ポリシリコン71の両方をポリシリコンゲート49の同じ側の端部に接続することにより、ESDがMOSトランジスタのチャネル領域上のポリシリコンゲート49及び金属シリサイド層19を流れるのを防止しつつ、ポリシリコンゲート49の面積増大を防止することが好ましい。
上記で説明した実施例では、ポリシリコンゲート上面、ダイオード用ポリシリコンゲート上面、第2ダイオード用ポリシリコンゲート上面に金属シリサイド層19が形成されているが、本発明はこれに限定されるものではなく、金属シリサイド層19は形成されていなくてもよい。
金属シリサイド層を備えていない実施例について、図1に対応するものを図14に示し、図5に対応するものを図15に示し、図8に対応するものを図16に示し、図11に対応するものを図17に示す。図16に示した実施例ではポリシリコンゲート13と第1ポリシリコン領域61を同電位にするためにゲートコンタクト21はポリシリコンゲート13上から第1ポリシリコン領域61上にまたがって形成されている。図17に示した実施例ではポリシリコンゲート49と第1ポリシリコン領域73を同電位にするためにゲートコンタクト21はポリシリコンゲート13上から第1ポリシリコン領域61上にまたがって形成されている。
図14から図16に示した実施例でも上記で説明した実施例と同様にして正電圧のESD、負電圧のESD又は正負両方のESDに対して対応することができる。
図14から図16に示した実施例でも上記で説明した実施例と同様にして正電圧のESD、負電圧のESD又は正負両方のESDに対して対応することができる。
図16に示した実施例では、ゲートコンタクト21はポリシリコンゲート13上から第1ポリシリコン領域61上にまたがって形成されているが、ポリシリコンゲート13上と第1ポリシリコン領域61上にそれぞれコンタクトを設け、それらのコンタクトを短絡させてポリシリコンゲート13と第1ポリシリコン領域61を同電位にするようにしてもよい。
同様に、図17に示した実施例でも、ポリシリコンゲート49上と第1ポリシリコン領域73上にそれぞれコンタクトを設け、それらのコンタクトを短絡させてポリシリコンゲート13と第1ポリシリコン領域61を同電位にするようにしてもよい。
同様に、図17に示した実施例でも、ポリシリコンゲート49上と第1ポリシリコン領域73上にそれぞれコンタクトを設け、それらのコンタクトを短絡させてポリシリコンゲート13と第1ポリシリコン領域61を同電位にするようにしてもよい。
また、図16に示した実施例において、第1ポリシリコン領域61上にはコンタクトを設けずに、第1ポリシリコン領域61をフローティングな状態にしてもよい。この場合、N型ポリシリコンゲート13とP型第1ポリシリコン領域61により第3ダイオードが形成される。この実施例によれば、図10(C)のように正電圧のESDが入力した場合に第3ダイオードが逆方向バイアスになるので電源電位Vddに正電圧のESDが入力するのを防止することができる。図10(D)のように負電圧のESDが入力した場合には第3ダイオードは順方向バイアスになるので、図10(D)を参照して説明した動作と同様にしてESDを引き抜くことができる。
さらに、図8に示した実施例において、ポリシリコンゲート13と第1ポリシリコン領域61の境界近傍に金属シリサイド層19が形成されていないようにすれば、第1ポリシリコン領域61をフローティングな状態にすることができる。
さらに、図8に示した実施例において、ポリシリコンゲート13と第1ポリシリコン領域61の境界近傍に金属シリサイド層19が形成されていないようにすれば、第1ポリシリコン領域61をフローティングな状態にすることができる。
同様に、図17に示した実施例において、第1ポリシリコン領域73上にはコンタクトを設けずに、第1ポリシリコン領域73をフローティングな状態にしてもよい。この場合、P型ポリシリコンゲート49とN型第1ポリシリコン領域73により第3ダイオードが形成される。この実施例によれば、図13(C)のように正電圧のESDが入力した場合に第3ダイオードが順方向バイアスになるので、図13(C)を参照して説明した動作と同様にしてESDを引き抜くことができる。図13(D)のように負電圧のESDが入力した場合には第3ダイオードは逆方向バイアスになるが、図13(D)を参照して説明した動作と同様にしてESDを引き抜くことができる。
さらに、図11に示した実施例において、ポリシリコンゲート49と第1ポリシリコン領域73の境界近傍に金属シリサイド層19が形成されていないようにすれば、第1ポリシリコン領域73をフローティングな状態にすることができる。
さらに、図11に示した実施例において、ポリシリコンゲート49と第1ポリシリコン領域73の境界近傍に金属シリサイド層19が形成されていないようにすれば、第1ポリシリコン領域73をフローティングな状態にすることができる。
ところで、ポリシリコンパターンの側面にダイオードのPN接合部分が露出していると、ポリシリコンパターン側面は欠陥が多いことから逆方向バイアス時のリーク電流が多くなる。
そこで、図1に示した実施例で、図18に示すように、ダイオード用ポリシリコン15はポリシリコンゲート13に囲まれて配置されているようにしてもよい。これにより、ポリシリコンゲート13とダイオード用ポリシリコン15のPN接合部分がポリシリコンパターンの側面に露出している状態をなくすことができ、逆方向バイアス時のリーク電流を小さくすることができる。
そこで、図1に示した実施例で、図18に示すように、ダイオード用ポリシリコン15はポリシリコンゲート13に囲まれて配置されているようにしてもよい。これにより、ポリシリコンゲート13とダイオード用ポリシリコン15のPN接合部分がポリシリコンパターンの側面に露出している状態をなくすことができ、逆方向バイアス時のリーク電流を小さくすることができる。
同様に、図5に示した実施例で、図19に示すように、ダイオード用ポリシリコン51はポリシリコンゲート49に囲まれて配置されているようにしてもよい。また、図8に示した実施例で、図20に示すように、ダイオード用ポリシリコン15はポリシリコンゲート13に囲まれて配置され、第1ポリシリコン領域61及び第2ポリシリコン領域63をもつ第2ダイオード用ポリシリコン59がポリシリコンゲート13に囲まれて配置されているようにしてもよい。また、図11に示した実施例で、図21に示すように、ダイオード用ポリシリコン51はポリシリコンゲート49に囲まれて配置され、第1ポリシリコン領域73及び第2ポリシリコン領域75をもつ第2ダイオード用ポリシリコン71がポリシリコンゲート49に囲まれて配置されているようにしてもよい。これらの実施例においても、ダイオード及び第2ダイオードのPN接合部分はポリシリコンパターンの側面には露出していないようにすることができるので、ダイオード及び第2ダイオードの逆方向バイアス時のリーク電流を小さくすることができる。
また、図18から図21を参照して説明した実施例においても、金属シリサイド層を備えていないようにしてもよい。
また、図18から図21を参照して説明した実施例においても、金属シリサイド層を備えていないようにしてもよい。
以上、本発明の実施例を説明したが、本発明はこれらに限定されるものではなく、形状、材料、配置、数値などは一例であり、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
例えば、上記実施例ではシリコン基板1を用いているが、シリコン基板1に代えてSOI(silicon on insulator)基板を用いてもよい。
また、上記実施例では素子分離絶縁膜としてSTI7を用いているが、素子分離絶縁膜はLOCOS(local oxidation of silicon)酸化膜であってもよい。
例えば、上記実施例ではシリコン基板1を用いているが、シリコン基板1に代えてSOI(silicon on insulator)基板を用いてもよい。
また、上記実施例では素子分離絶縁膜としてSTI7を用いているが、素子分離絶縁膜はLOCOS(local oxidation of silicon)酸化膜であってもよい。
また、上記実施例では初段MOSトランジスタとして、P型ポリシリコンゲートをもつPチャネルMOSトランジスタとN型ポリシリコンゲートをもつNチャネルMOSトランジスタを例示したが、初段MOSトランジスタはP型ポリシリコンゲートをもつNチャネルMOSトランジスタであってもよいし、N型ポリシリコンゲートをもつPチャネルMOSトランジスタであってもよい。
また、初段MOSトランジスタはサイドウォール17を備えていないものであってもよい。
また、初段MOSトランジスタはサイドウォール17を備えていないものであってもよい。
また、上記実施例では静電保護素子としてMOSトランジスタからなるものを例示したが、静電保護素子は例えばダイオードからなるものやバイポーラトランジスタからなるものなど、どのような構成からなるものであってもよい。
また、上記実施例では初段MOSトランジスタへの入力信号は電源電位Vddと接地電位GNDであるが、本発明はこれに限定されるものではない。初段MOSトランジスタへの入力信号は、例えば電源電位Vdd、接地電位GND間の正電圧の電源電圧Vccと接地電位GNDとの組合せや、電源電圧VddとVccの組合せなど、初段MOSトランジスタの動作時にダイオード及び第2ダイオードに逆方向バイアスがかかるかダイオード及び第2ダイオーの両端が同電位になるようにできる電圧値の入力信号であればどのような組合せであってもよい。なお、入力信号が電源電圧Vccと接地電位GNDとの組合せの場合、ダイオード又は第2ダイオードが接続される電源電圧はVddであってもよいしVccであってもよい。初段MOSトランジスタへの入力信号は負電圧の電源電圧であってもよい。
また、上記実施例では初段MOSトランジスタへの入力信号は電源電位Vddと接地電位GNDであるが、本発明はこれに限定されるものではない。初段MOSトランジスタへの入力信号は、例えば電源電位Vdd、接地電位GND間の正電圧の電源電圧Vccと接地電位GNDとの組合せや、電源電圧VddとVccの組合せなど、初段MOSトランジスタの動作時にダイオード及び第2ダイオードに逆方向バイアスがかかるかダイオード及び第2ダイオーの両端が同電位になるようにできる電圧値の入力信号であればどのような組合せであってもよい。なお、入力信号が電源電圧Vccと接地電位GNDとの組合せの場合、ダイオード又は第2ダイオードが接続される電源電圧はVddであってもよいしVccであってもよい。初段MOSトランジスタへの入力信号は負電圧の電源電圧であってもよい。
1 シリコン基板
3 STI(素子分離絶縁膜)
5 半導体層
11 ゲート絶縁膜
13,49 ポリシリコンゲート
15,51 ダイオード用ポリシリコン
19 金属シリサイド層
25 外部接続端子
27,53 初段MOSトランジスタ
29,55 ダイオード
31,33 静電保護素子
59,71 第2ダイオード用ポリシリコン
61,73 第1ポリシリコン領域
63,75 第2ポリシリコン領域
67,77 第2ダイオード
3 STI(素子分離絶縁膜)
5 半導体層
11 ゲート絶縁膜
13,49 ポリシリコンゲート
15,51 ダイオード用ポリシリコン
19 金属シリサイド層
25 外部接続端子
27,53 初段MOSトランジスタ
29,55 ダイオード
31,33 静電保護素子
59,71 第2ダイオード用ポリシリコン
61,73 第1ポリシリコン領域
63,75 第2ポリシリコン領域
67,77 第2ダイオード
Claims (10)
- 外部接続端子に接続されたポリシリコンゲートをもち、素子分離絶縁膜に囲まれた半導体層に形成された初段MOSトランジスタと、外部接続端子と初段MOSトランジスタの間に接続された静電保護素子を備えた半導体装置において、
前記ポリシリコンゲートは前記半導体層上から前記素子分離絶縁膜上に延伸して形成されており、
前記素子分離絶縁膜上に配置され、前記ポリシリコンゲートに連続して形成されたダイオード用ポリシリコンを備え、
前記ダイオード用ポリシリコンは前記ポリシリコンゲートとは反対導電型であり、
前記ポリシリコンゲートと前記ダイオード用ポリシリコンのPN接合からなるダイオードが形成されており、
前記ダイオード用ポリシリコンは前記初段MOSトランジスタの動作時に前記ダイオードに逆方向バイアスがかかるか前記ダイオードの両端が同電位になるように電源電位又は接地電位に接続されることを特徴とする半導体装置。 - 前記ポリシリコンゲートはN型であり、前記ダイオード用ポリシリコンはP型であり、前記ダイオード用ポリシリコンは前記接地電位に接続される請求項1に記載の半導体装置。
- 前記ポリシリコンゲートはP型であり、前記ダイオード用ポリシリコンはN型であり、前記ダイオード用ポリシリコンは前記電源電位に接続される請求項1に記載の半導体装置。
- 少なくとも前記ポリシリコンゲートと前記ダイオード用ポリシリコンの境界近傍を除いて、前記ポリシリコンゲート上面及び前記ダイオード用ポリシリコン上面に金属シリサイド層が形成されており、前記ポリシリコンゲートと前記ダイオード用ポリシリコンは前記金属シリサイド層を介しては短絡していない請求項1、2又は3のいずれかに記載の半導体装置。
- 前記ダイオード用ポリシリコンは前記ポリシリコンゲートに囲まれて配置されている請求項1から4のいずれかに記載の半導体装置。
- 前記素子分離絶縁膜上に配置され、前記ダイオード用ポリシリコンとは異なる位置で前記ポリシリコンゲートに連続して形成された第2ダイオード用ポリシリコンを備え、
前記第2ダイオード用ポリシリコンは前記ポリシリコンゲートに連続して形成された第1ポリシリコン領域と前記ポリシリコンゲートとは間隔をもって前記第1ポリシリコン領域に連続して形成された第2ポリシリコン領域をもち、
前記第1ポリシリコン領域は前記ポリシリコンゲートとは反対導電型であり、
前記第2ポリシリコン領域は前記ポリシリコンゲートと同じ導電型であり、
前記第1ポリシリコン領域と前記第2ポリシリコン領域のPN接合からなる第2ダイオードが形成されており、
前記第2ポリシリコン領域は前記初段MOSトランジスタの動作時に前記第2ダイオードに逆方向バイアスがかかるか前記第2ダイオードの両端が同電位になるように前記電源電位又は前記接地電位に接続される請求項1に記載の半導体装置。 - 前記ポリシリコンゲートはN型であり、前記ダイオード用ポリシリコンはP型であり、前記ダイオード用ポリシリコンは前記接地電位に接続され、
前記第1ポリシリコン領域はP型であり、前記第2ポリシリコン領域はN型であり、前記第2ポリシリコン領域は前記電源電位に接続される請求項6に記載の半導体装置。 - 前記ポリシリコンゲートはP型であり、前記ダイオード用ポリシリコンはN型であり、前記ダイオード用ポリシリコンは前記電源電位に接続され、
前記第1ポリシリコン領域はN型であり、前記第2ポリシリコン領域はP型であり、前記第2ポリシリコン領域は前記接地電位に接続される請求項6に記載の半導体装置。 - 少なくとも前記ポリシリコンゲートと前記ダイオード用ポリシリコンの境界近傍及び前記第1ポリシリコン領域と前記第2ポリシリコン領域の境界近傍を除いて、前記ポリシリコンゲート上面、前記ダイオード用ポリシリコン上面及び前記第2ダイオード用ポリシリコン上面に金属シリサイド層が形成されており、前記ポリシリコンゲートと前記ダイオード用ポリシリコンと前記第2ポリシリコン領域は前記金属シリサイド層を介しては短絡していない請求項6、7又は8のいずれかに記載の半導体装置。
- 前記ダイオード用ポリシリコンは前記ポリシリコンゲートに囲まれて配置されており、前記第1ポリシリコン領域は前記ポリシリコンゲートに囲まれて配置されており、前記第2ポリシリコン領域は前記第1ポリシリコン領域に囲まれて配置されている請求項6から9のいずれかに記載の半導体装置。
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