JPH11307651A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH11307651A JPH11307651A JP10113050A JP11305098A JPH11307651A JP H11307651 A JPH11307651 A JP H11307651A JP 10113050 A JP10113050 A JP 10113050A JP 11305098 A JP11305098 A JP 11305098A JP H11307651 A JPH11307651 A JP H11307651A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 内部電源電圧よりも高い電圧の信号を入力す
るのに最適な入力保護装置を備えた半導体集積回路を提
供する。 【解決手段】 オフセット型ＮＭＯＳトランジスタから
構成される入力保護装置を備え、オフセット型ＮＭＯＳ
トランジスタを構成する一方のＮ型高濃度拡散層２ａ
が、半導体集積回路の信号入力端子側に電気的に接続さ
れている。ＮＭＯＳトランジスタのフィールド分離構造
はトレンチ構造であって、かつ、Ｎ型高濃度拡散層２ａ
とゲート電極とは離隔している。これにより、寄生バイ
ポーラ動作が容易に起こるので、静電気等の過電流保護
機能が低下しない。また通常動作では、保護素子のゲー
ト酸化膜に信号電圧が直接加わることはないので、内部
回路電源電圧よりも高い電圧の信号を入力できる。
るのに最適な入力保護装置を備えた半導体集積回路を提
供する。 【解決手段】 オフセット型ＮＭＯＳトランジスタから
構成される入力保護装置を備え、オフセット型ＮＭＯＳ
トランジスタを構成する一方のＮ型高濃度拡散層２ａ
が、半導体集積回路の信号入力端子側に電気的に接続さ
れている。ＮＭＯＳトランジスタのフィールド分離構造
はトレンチ構造であって、かつ、Ｎ型高濃度拡散層２ａ
とゲート電極とは離隔している。これにより、寄生バイ
ポーラ動作が容易に起こるので、静電気等の過電流保護
機能が低下しない。また通常動作では、保護素子のゲー
ト酸化膜に信号電圧が直接加わることはないので、内部
回路電源電圧よりも高い電圧の信号を入力できる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
関し、更に詳しくは、特に、内部電源電圧よりも高い電
圧の信号を入力するのに最適な入力保護装置を備えた半
導体集積回路に関するものである。
関し、更に詳しくは、特に、内部電源電圧よりも高い電
圧の信号を入力するのに最適な入力保護装置を備えた半
導体集積回路に関するものである。
【０００２】
【従来の技術】半導体集積回路には、静電気等により過
電流が流れることを防止するために、通常、半導体集積
回路の入力信号線に入力保護装置が電気的に接続されて
いる。入力信号線の外部入力端子（以下、入力端子と言
う）から入力される信号の電圧（以下、信号電圧と言
う）が内部電源電圧よりも高い半導体集積回路には、そ
の入力保護装置のスイッチング素子として、半導体集積
回路の内部回路の少なくとも一部を構成するＭＯＳトラ
ンジスタと同一構造のＭＯＳトランジスタを用いること
はできない。これは、内部回路のＭＯＳトランジスタの
ゲート酸化膜厚（内部ゲート酸化膜）が内部電源電圧に
最適化されているため、上記スイッチング素子として同
一構造のＭＯＳトランジスタを用いると、スイッチング
素子のＭＯＳトランジスタのゲート酸化膜には内部電源
電圧以上の信号電圧が加わることとなり、信頼性を損な
うからである。内部電源電圧とは、半導体集積回路を駆
動させるために印加する電圧のことである。このため、
このような半導体集積回路に接続する従来の入力保護装
置では、例えば、フィールド酸化膜を用いたラテラルバ
イポーラトランジスタ（特開平６−１８８３７７号公報
参照）、あるいはゲート酸化膜を内部ゲート酸化膜より
も厚くしたＭＯＳトランジスタが、入力保護装置（保護
素子）として用いられている。以下、図面を参照し、例
を挙げて従来の入力保護装置を説明する。
電流が流れることを防止するために、通常、半導体集積
回路の入力信号線に入力保護装置が電気的に接続されて
いる。入力信号線の外部入力端子（以下、入力端子と言
う）から入力される信号の電圧（以下、信号電圧と言
う）が内部電源電圧よりも高い半導体集積回路には、そ
の入力保護装置のスイッチング素子として、半導体集積
回路の内部回路の少なくとも一部を構成するＭＯＳトラ
ンジスタと同一構造のＭＯＳトランジスタを用いること
はできない。これは、内部回路のＭＯＳトランジスタの
ゲート酸化膜厚（内部ゲート酸化膜）が内部電源電圧に
最適化されているため、上記スイッチング素子として同
一構造のＭＯＳトランジスタを用いると、スイッチング
素子のＭＯＳトランジスタのゲート酸化膜には内部電源
電圧以上の信号電圧が加わることとなり、信頼性を損な
うからである。内部電源電圧とは、半導体集積回路を駆
動させるために印加する電圧のことである。このため、
このような半導体集積回路に接続する従来の入力保護装
置では、例えば、フィールド酸化膜を用いたラテラルバ
イポーラトランジスタ（特開平６−１８８３７７号公報
参照）、あるいはゲート酸化膜を内部ゲート酸化膜より
も厚くしたＭＯＳトランジスタが、入力保護装置（保護
素子）として用いられている。以下、図面を参照し、例
を挙げて従来の入力保護装置を説明する。
【０００３】図３（ａ）及び（ｂ）は、それぞれ、Ｐ型
基板（またはＰ型ウェル）内に形成される、フィールド
酸化膜を有するラテラルバイポーラ型保護素子（以下、
フィールド酸化膜ラテラルバイポーラトランジスタと言
う）の構造を示す側面断面図、及び、その等価回路を示
す回路図である。Ｐ型基板（Ｐ型ウェル）６内にフィー
ルド酸化膜１１が形成され、その両側にＮ型高濃度拡散
層２が形成されており、Ｎ型高濃度拡散層２の一方は入
力端子１に接続され、他方は接地端子５へ接続されてい
る。半導体集積回路に設定された設定電圧よりも高い高
電圧パルス、例えば静電気等による高電圧パルスが入力
端子１に印加されると、フィールド酸化膜１１で分離さ
れたＮ型高濃度拡散層２およびＰ型基板（Ｐ型ウェル）
６は、ラテラルＮＰＮバイポーラトランジスタ１２とし
て動作して過電流を接地端子５へ逃がし、半導体集積回
路の電圧変換回路７および内部回路８が保護される。
基板（またはＰ型ウェル）内に形成される、フィールド
酸化膜を有するラテラルバイポーラ型保護素子（以下、
フィールド酸化膜ラテラルバイポーラトランジスタと言
う）の構造を示す側面断面図、及び、その等価回路を示
す回路図である。Ｐ型基板（Ｐ型ウェル）６内にフィー
ルド酸化膜１１が形成され、その両側にＮ型高濃度拡散
層２が形成されており、Ｎ型高濃度拡散層２の一方は入
力端子１に接続され、他方は接地端子５へ接続されてい
る。半導体集積回路に設定された設定電圧よりも高い高
電圧パルス、例えば静電気等による高電圧パルスが入力
端子１に印加されると、フィールド酸化膜１１で分離さ
れたＮ型高濃度拡散層２およびＰ型基板（Ｐ型ウェル）
６は、ラテラルＮＰＮバイポーラトランジスタ１２とし
て動作して過電流を接地端子５へ逃がし、半導体集積回
路の電圧変換回路７および内部回路８が保護される。
【０００４】図４（ａ）及び（ｂ）は、それぞれ、厚い
ゲート酸化膜を有するＮチャネルＭＯＳトランジスタ型
保護素子の構造を示す側面断面図、及び、その等価回路
を示す回路図である。フィールド酸化膜ラテラルバイポ
ーラ型保護素子と同様、静電気等による高電圧パルスが
入力端子に印加されると、ＮチャネルＭＯＳトランジス
タ（ＮＭＯＳトランジスタ）１４は寄生ＮＰＮバイポー
ラトランジスタとして動作して過電流を接地端子５へ逃
がし、電圧変換回路７および内部回路８が保護される。
入力端子１に接続されるＮ型高濃度拡散層２は、ゲート
ポリシリコン３とオーバーラップしているため（図４
（ａ）参照）、通常の動作では、信号電圧がゲート酸化
膜１３に印加される。従って、信号電圧が内部電源電圧
より高い場合、ゲート酸化膜１３は、高い信号電圧が加
わっても信頼性を損なうことがないよう、厚膜である必
要がある。
ゲート酸化膜を有するＮチャネルＭＯＳトランジスタ型
保護素子の構造を示す側面断面図、及び、その等価回路
を示す回路図である。フィールド酸化膜ラテラルバイポ
ーラ型保護素子と同様、静電気等による高電圧パルスが
入力端子に印加されると、ＮチャネルＭＯＳトランジス
タ（ＮＭＯＳトランジスタ）１４は寄生ＮＰＮバイポー
ラトランジスタとして動作して過電流を接地端子５へ逃
がし、電圧変換回路７および内部回路８が保護される。
入力端子１に接続されるＮ型高濃度拡散層２は、ゲート
ポリシリコン３とオーバーラップしているため（図４
（ａ）参照）、通常の動作では、信号電圧がゲート酸化
膜１３に印加される。従って、信号電圧が内部電源電圧
より高い場合、ゲート酸化膜１３は、高い信号電圧が加
わっても信頼性を損なうことがないよう、厚膜である必
要がある。
【０００５】
【発明が解決しようとする課題】ところで、半導体集積
回路の微細化にともない、従来のフィールド酸化膜ラテ
ラルバイポーラ保護素子構造でフィールド分離構造をＬ
ＯＣＯＳ構造からトレンチ構造に変更すると、分離酸化
膜としてのフィールド酸化膜が、ＬＯＣＯＳ構造に比
べ、より深い位置まで存在することになり、この結果、
バイポーラ動作する際のベース幅が長くなる。このた
め、バイポーラ動作を起こし難くなり、保護機能が低下
するという問題があった。また、ＭＯＳトランジスタ型
保護素子では、内部電源電圧よりも高い電圧の信号を入
力端子に入力する場合、保護素子のゲート酸化膜を内部
ゲート酸化膜よりも厚くする必要がある。このため、製
造工程数が増加し、製造プロセスが複雑になるという問
題があった。以上のような事情に照らして、内部電源電
圧よりも高い信号電圧を入力できる入力保護装置であっ
て、フィールド分離構造としてトレンチ構造を適用で
き、静電気等の過電流保護機能を低下させることなく少
ない製造工程数で製造できる半導体集積回路が要望され
ている。すなわち本発明の目的は、内部電源電圧よりも
高い電圧の信号を入力するのに最適な入力保護装置を備
えた半導体集積回路を提供することである。
回路の微細化にともない、従来のフィールド酸化膜ラテ
ラルバイポーラ保護素子構造でフィールド分離構造をＬ
ＯＣＯＳ構造からトレンチ構造に変更すると、分離酸化
膜としてのフィールド酸化膜が、ＬＯＣＯＳ構造に比
べ、より深い位置まで存在することになり、この結果、
バイポーラ動作する際のベース幅が長くなる。このた
め、バイポーラ動作を起こし難くなり、保護機能が低下
するという問題があった。また、ＭＯＳトランジスタ型
保護素子では、内部電源電圧よりも高い電圧の信号を入
力端子に入力する場合、保護素子のゲート酸化膜を内部
ゲート酸化膜よりも厚くする必要がある。このため、製
造工程数が増加し、製造プロセスが複雑になるという問
題があった。以上のような事情に照らして、内部電源電
圧よりも高い信号電圧を入力できる入力保護装置であっ
て、フィールド分離構造としてトレンチ構造を適用で
き、静電気等の過電流保護機能を低下させることなく少
ない製造工程数で製造できる半導体集積回路が要望され
ている。すなわち本発明の目的は、内部電源電圧よりも
高い電圧の信号を入力するのに最適な入力保護装置を備
えた半導体集積回路を提供することである。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る入力保護装置は、スイッチング素子を
有して入力信号線と接地線との間に介在する入力保護装
置を備え、信号電圧が設定値よりも高い際には入力信号
線を接地線に導通させるようにした半導体集積回路にお
いて、入力保護装置のスイッチング素子が、オフセット
型ＭＯＳトランジスタであることを特徴としている。
に、本発明に係る入力保護装置は、スイッチング素子を
有して入力信号線と接地線との間に介在する入力保護装
置を備え、信号電圧が設定値よりも高い際には入力信号
線を接地線に導通させるようにした半導体集積回路にお
いて、入力保護装置のスイッチング素子が、オフセット
型ＭＯＳトランジスタであることを特徴としている。
【０００７】本明細書でオフセット型ＭＯＳトランジス
タとは、ＭＯＳトランジスタのソース領域及びドレイン
領域の何れか一方の領域が、ＭＯＳトランジスタのゲー
ト電極から離隔し、すなわち後退し、前記何れか一方の
領域とゲート電極との互いに近接する界面同士が、所定
の間隔で離隔しているＭＯＳトランジスタを言う。所定
の間隔は、入力される信号の電圧、内部電源電圧等、種
々のパラメータを考慮して決定する。本発明に係る半導
体集積回路は、内部電源電圧よりも高い電圧の信号が入
力信号線を介して入力される際に特に有効である。
タとは、ＭＯＳトランジスタのソース領域及びドレイン
領域の何れか一方の領域が、ＭＯＳトランジスタのゲー
ト電極から離隔し、すなわち後退し、前記何れか一方の
領域とゲート電極との互いに近接する界面同士が、所定
の間隔で離隔しているＭＯＳトランジスタを言う。所定
の間隔は、入力される信号の電圧、内部電源電圧等、種
々のパラメータを考慮して決定する。本発明に係る半導
体集積回路は、内部電源電圧よりも高い電圧の信号が入
力信号線を介して入力される際に特に有効である。
【０００８】本発明の好適な実施態様としては、オフセ
ット型ＭＯＳトランジスタのソース領域及びドレイン領
域の何れか一方の領域と他方の領域とが、それぞれ、半
導体集積回路の入力信号線と接地線とに電気的に接続さ
れ、オフセット型ＭＯＳトランジスタのゲート電極と前
記一方の領域とは、オフセットした位置関係にある。
ット型ＭＯＳトランジスタのソース領域及びドレイン領
域の何れか一方の領域と他方の領域とが、それぞれ、半
導体集積回路の入力信号線と接地線とに電気的に接続さ
れ、オフセット型ＭＯＳトランジスタのゲート電極と前
記一方の領域とは、オフセットした位置関係にある。
【０００９】好適には、オフセット型ＭＯＳトランジス
タが、ｎチャネルＭＯＳトランジスタであり、オフセッ
ト型ＭＯＳトランジスタのゲート電極と前記他方の領域
とが、接地されている尚、オフセット型ＭＯＳトランジ
スタのゲート電極と前記他方の領域とがオフセットした
位置関係にあってもよい。
タが、ｎチャネルＭＯＳトランジスタであり、オフセッ
ト型ＭＯＳトランジスタのゲート電極と前記他方の領域
とが、接地されている尚、オフセット型ＭＯＳトランジ
スタのゲート電極と前記他方の領域とがオフセットした
位置関係にあってもよい。
【００１０】また、本発明に係る入力保護装置を構成す
るＭＯＳトランジスタは、オフセット型ＭＯＳトランジ
スタなので、通常の動作では、信号電圧が保護素子のゲ
ート酸化膜に直接に印加されることはない。従って、半
導体集積回路の少なくとも一部がＭＯＳトランジスタで
構成され、半導体集積回路のＭＯＳトランジスタのゲー
ト酸化膜が、オフセット型ＭＯＳトランジスタのゲート
酸化膜と同じ膜厚にしても、問題は生じない。すなわ
ち、ゲート酸化膜を内部ゲート酸化膜より厚くする必要
はないので、本発明に係る入力保護装置を製造する際、
製造プロセスの工数を増加させることなく容易に製造で
きる。また、本発明により、微細化することを目的とし
てフィールド分離構造をＬＯＣＯＳ構造からトレンチ構
造にしても、寄生バイポーラ動作を容易に起こすことが
でき、静電気等による過電流に対する保護機能が低下す
ることはない。すなわち、オフセット型ＭＯＳトランジ
スタのフィールド分離構造が、トレンチ構造であっても
よい。
るＭＯＳトランジスタは、オフセット型ＭＯＳトランジ
スタなので、通常の動作では、信号電圧が保護素子のゲ
ート酸化膜に直接に印加されることはない。従って、半
導体集積回路の少なくとも一部がＭＯＳトランジスタで
構成され、半導体集積回路のＭＯＳトランジスタのゲー
ト酸化膜が、オフセット型ＭＯＳトランジスタのゲート
酸化膜と同じ膜厚にしても、問題は生じない。すなわ
ち、ゲート酸化膜を内部ゲート酸化膜より厚くする必要
はないので、本発明に係る入力保護装置を製造する際、
製造プロセスの工数を増加させることなく容易に製造で
きる。また、本発明により、微細化することを目的とし
てフィールド分離構造をＬＯＣＯＳ構造からトレンチ構
造にしても、寄生バイポーラ動作を容易に起こすことが
でき、静電気等による過電流に対する保護機能が低下す
ることはない。すなわち、オフセット型ＭＯＳトランジ
スタのフィールド分離構造が、トレンチ構造であっても
よい。
【００１１】また、本発明に係る半導体集積回路は、所
定電位の電源端子と入力信号線との間に介在する第２の
入力保護装置を備え、第２の入力保護装置のスイッチン
グ素子が、オフセット型ＭＯＳトランジスタであっても
よい。所定電位の許容範囲は、入力される信号の電圧、
内部電源電圧等、種々のパラメータを考慮の上、決定さ
れる。これにより、一層確実に保護される半導体集積回
路が実現される。
定電位の電源端子と入力信号線との間に介在する第２の
入力保護装置を備え、第２の入力保護装置のスイッチン
グ素子が、オフセット型ＭＯＳトランジスタであっても
よい。所定電位の許容範囲は、入力される信号の電圧、
内部電源電圧等、種々のパラメータを考慮の上、決定さ
れる。これにより、一層確実に保護される半導体集積回
路が実現される。
【００１２】
【発明の実施の形態】以下に、実施形態例を挙げ、添付
図面を参照して、本発明の実施の形態を具体的かつより
詳細に説明する。実施形態例１ 本実施形態例は、本発明の一実施形態例であり、ＭＯＳ
トランジスタはＮＭＯＳトランジスタである。図１
（ａ）及び（ｂ）は、それぞれ、本実施形態例の半導体
集積回路の構造を示す側面断面図、及び、その等価回路
を示す回路図である。本実施形態例の半導体集積回路
は、入力端子１に接続されたＮ型高濃度拡散層２ａ、接
地端子５に接続されたゲートポリシリコン３、薄ゲート
酸化膜４、接地端子５に接続されたＮ型高濃度拡散層２
ｂ、及び、接地端子５に接続されるＰ型基板（またはＰ
型ウェル）６から構成される。薄ゲート酸化膜４の厚さ
は、電圧変換回路７および内部回路８のゲート酸化膜と
同等である。Ｎ型高濃度拡散層２ａ、２ｂが、ゲートポ
リシリコン３および薄膜の薄ゲート酸化膜４の端部から
後退しており、本実施形態例の入力保護装置は、オフセ
ット構造のＭＯＳトランジスタ、すなわちオフセット型
ＭＯＳトランジスタである。
図面を参照して、本発明の実施の形態を具体的かつより
詳細に説明する。実施形態例１ 本実施形態例は、本発明の一実施形態例であり、ＭＯＳ
トランジスタはＮＭＯＳトランジスタである。図１
（ａ）及び（ｂ）は、それぞれ、本実施形態例の半導体
集積回路の構造を示す側面断面図、及び、その等価回路
を示す回路図である。本実施形態例の半導体集積回路
は、入力端子１に接続されたＮ型高濃度拡散層２ａ、接
地端子５に接続されたゲートポリシリコン３、薄ゲート
酸化膜４、接地端子５に接続されたＮ型高濃度拡散層２
ｂ、及び、接地端子５に接続されるＰ型基板（またはＰ
型ウェル）６から構成される。薄ゲート酸化膜４の厚さ
は、電圧変換回路７および内部回路８のゲート酸化膜と
同等である。Ｎ型高濃度拡散層２ａ、２ｂが、ゲートポ
リシリコン３および薄膜の薄ゲート酸化膜４の端部から
後退しており、本実施形態例の入力保護装置は、オフセ
ット構造のＭＯＳトランジスタ、すなわちオフセット型
ＭＯＳトランジスタである。
【００１３】本実施形態例の半導体集積回路を製造する
際、Ｌｉｇｈｔｌｙ ＤｏｐｅｄＤｒａｉｎ（ＬＤＤ）
領域の形成のためのイオン注入を、保護素子を形成する
領域にのみ行わないことにより、入力保護装置をオフセ
ット構造のＭＯＳトランジスタとして製造する。入力信
号電圧の高さ、およびＮ型高濃度拡散層２aの不純物濃
度によっては、サイドウォールスペーサによる距離のみ
では充分なオフセット寸法、すなわちゲートポリシリコ
ン端部から高濃度拡散層までの距離を確保できないこと
がある。この場合、高濃度ソース／ドレイン（ＳＤ）領
域にイオン注入する際、パターニングしたフォトレジス
ト膜をマスクとして形成する必要があり、また、オフセ
ット寸法を、入力信号電圧の高さとＮ型高濃度拡散層２
aの不純物濃度とに合わせて適切な寸法にする必要があ
る。尚、接地端子５へ接続するＮ型高濃度拡散層２ｂに
は、信号電圧は印加されないので、Ｎ型高濃度拡散層２
ｂがゲートポリシリコン３及び薄ゲート酸化膜４から後
退していなくてもよい、すなわちオフセット構造でなく
てもよい。
際、Ｌｉｇｈｔｌｙ ＤｏｐｅｄＤｒａｉｎ（ＬＤＤ）
領域の形成のためのイオン注入を、保護素子を形成する
領域にのみ行わないことにより、入力保護装置をオフセ
ット構造のＭＯＳトランジスタとして製造する。入力信
号電圧の高さ、およびＮ型高濃度拡散層２aの不純物濃
度によっては、サイドウォールスペーサによる距離のみ
では充分なオフセット寸法、すなわちゲートポリシリコ
ン端部から高濃度拡散層までの距離を確保できないこと
がある。この場合、高濃度ソース／ドレイン（ＳＤ）領
域にイオン注入する際、パターニングしたフォトレジス
ト膜をマスクとして形成する必要があり、また、オフセ
ット寸法を、入力信号電圧の高さとＮ型高濃度拡散層２
aの不純物濃度とに合わせて適切な寸法にする必要があ
る。尚、接地端子５へ接続するＮ型高濃度拡散層２ｂに
は、信号電圧は印加されないので、Ｎ型高濃度拡散層２
ｂがゲートポリシリコン３及び薄ゲート酸化膜４から後
退していなくてもよい、すなわちオフセット構造でなく
てもよい。
【００１４】次に、本実施形態例の半導体集積回路の動
作について説明する。静電気等により、設定値よりも高
い電圧を有する高電圧パルスが入力端子１に印加される
と、Ｎ型高濃度拡散層２ａとＰ型基板（Ｐウェル）６と
の間のＰＮ接合が降伏後、ＰＮ接合端部において衝突電
離による基板電流が発生する。Ｐ型基板（Ｐウェル）６
に基板電流が流れると、Ｐ型基板（Ｐウェル）６とＮ型
高濃度拡散層２ｂとの間に電位差が生じ、その部分にお
いてＰＮ接合が順バイアスされると、本実施形態例の半
導体集積回路の入力保護装置であるＮＭＯＳトランジス
タは、ラテラルＮＰＮバイポーラトランジスタとして動
作する。このバイポーラ動作によって、過電流は接地端
子５へバイパスされて流れるので、電圧変換回路７およ
び内部回路８を過電流から保護することができる。以上
の動作は入力保護用のＮＭＯＳトランジスタでは共通す
る動作である。本実施形態例では、Ｎ型高濃度拡散層２
ａとゲートポリシリコン３及び薄ゲート酸化膜４とがオ
フセット構造なので、ゲ−ト酸化膜４の膜厚が電圧変換
回路７および内部回路８のゲート酸化膜の膜厚と同等で
あっても、通常動作時に薄ゲート酸化膜４へ電圧ストレ
スが加わることはなく、内部電源電圧以上の信号電圧を
入力端子１へ印加することが可能である。
作について説明する。静電気等により、設定値よりも高
い電圧を有する高電圧パルスが入力端子１に印加される
と、Ｎ型高濃度拡散層２ａとＰ型基板（Ｐウェル）６と
の間のＰＮ接合が降伏後、ＰＮ接合端部において衝突電
離による基板電流が発生する。Ｐ型基板（Ｐウェル）６
に基板電流が流れると、Ｐ型基板（Ｐウェル）６とＮ型
高濃度拡散層２ｂとの間に電位差が生じ、その部分にお
いてＰＮ接合が順バイアスされると、本実施形態例の半
導体集積回路の入力保護装置であるＮＭＯＳトランジス
タは、ラテラルＮＰＮバイポーラトランジスタとして動
作する。このバイポーラ動作によって、過電流は接地端
子５へバイパスされて流れるので、電圧変換回路７およ
び内部回路８を過電流から保護することができる。以上
の動作は入力保護用のＮＭＯＳトランジスタでは共通す
る動作である。本実施形態例では、Ｎ型高濃度拡散層２
ａとゲートポリシリコン３及び薄ゲート酸化膜４とがオ
フセット構造なので、ゲ−ト酸化膜４の膜厚が電圧変換
回路７および内部回路８のゲート酸化膜の膜厚と同等で
あっても、通常動作時に薄ゲート酸化膜４へ電圧ストレ
スが加わることはなく、内部電源電圧以上の信号電圧を
入力端子１へ印加することが可能である。
【００１５】以下、実施形態例１の具体例、及びその製
造方法を実施例として示す。実施例 本実施例の半導体集積回路では、内部回路８の電源電圧
は３．３Ｖであり、入力保護装置のゲート酸化膜４の膜
厚は、電圧変換回路７や内部回路８のゲート酸化膜の膜
厚と同一で、８０オングストロームである。本実施例で
は、不純物濃度が約１×１０18個／ｃｍ3であるＰ型ウ
ェル６の上に、ゲート長が０．４μｍ程度であるように
ゲートポリシリコン３および薄ゲート酸化膜４を形成
し、更に、電圧変換回路７および内部回路８のＮＭＯＳ
領域にのみリンをイオン注入してＬＤＤ領域を形成し
た。注入されたリンのドーズ量は１×１０14個／ｃｍ2
である。その後、酸化膜を約１５００オングストローム
成長させ、エッチバックしてサイドウォールスペーサを
形成した後、ヒ素を全ＮＭＯＳ領域にドーズ量２×１０
15個／ｃｍ2になるようにイオン注入した。この結果、
保護素子であるＮＭＯＳトランジスタ、すなわち入力保
護装置にはＬＤＤ領域が形成されず、Ｎ型高濃度拡散層
２ａがゲートポリシリコン３の端部から後退したオフセ
ット型構造で形成された（図１（ａ））。
造方法を実施例として示す。実施例 本実施例の半導体集積回路では、内部回路８の電源電圧
は３．３Ｖであり、入力保護装置のゲート酸化膜４の膜
厚は、電圧変換回路７や内部回路８のゲート酸化膜の膜
厚と同一で、８０オングストロームである。本実施例で
は、不純物濃度が約１×１０18個／ｃｍ3であるＰ型ウ
ェル６の上に、ゲート長が０．４μｍ程度であるように
ゲートポリシリコン３および薄ゲート酸化膜４を形成
し、更に、電圧変換回路７および内部回路８のＮＭＯＳ
領域にのみリンをイオン注入してＬＤＤ領域を形成し
た。注入されたリンのドーズ量は１×１０14個／ｃｍ2
である。その後、酸化膜を約１５００オングストローム
成長させ、エッチバックしてサイドウォールスペーサを
形成した後、ヒ素を全ＮＭＯＳ領域にドーズ量２×１０
15個／ｃｍ2になるようにイオン注入した。この結果、
保護素子であるＮＭＯＳトランジスタ、すなわち入力保
護装置にはＬＤＤ領域が形成されず、Ｎ型高濃度拡散層
２ａがゲートポリシリコン３の端部から後退したオフセ
ット型構造で形成された（図１（ａ））。
【００１６】本実施例の半導体集積回路の入力端子１へ
５Ｖの信号を入力すると、入力保護装置のＮ型高濃度拡
散層２ａからＰ型ウェル６へ伸びる空乏層の幅は０．１
μｍ程度であり、サイドウォールスペーサの距離以上に
空乏層が伸びることはないので、薄ゲート酸化膜４に入
力信号電圧によるストレスは加わらず、入力保護装置の
信頼性が低下することはない。また、従来の半導体集積
回路を製造すること、すなわち入力保護装置である保護
素子のゲート酸化膜のみを厚くして５Ｖの信号を入力で
きる半導体集積回路を製造することに比べ、本実施例の
半導体集積回路の製造工程数は、約２０ステップ少な
い。
５Ｖの信号を入力すると、入力保護装置のＮ型高濃度拡
散層２ａからＰ型ウェル６へ伸びる空乏層の幅は０．１
μｍ程度であり、サイドウォールスペーサの距離以上に
空乏層が伸びることはないので、薄ゲート酸化膜４に入
力信号電圧によるストレスは加わらず、入力保護装置の
信頼性が低下することはない。また、従来の半導体集積
回路を製造すること、すなわち入力保護装置である保護
素子のゲート酸化膜のみを厚くして５Ｖの信号を入力で
きる半導体集積回路を製造することに比べ、本実施例の
半導体集積回路の製造工程数は、約２０ステップ少な
い。
【００１７】試験例 内部電源電圧３．３Ｖで、５Ｖの信号入力を可能にする
インターフェイスで、フィールド分離構造を深さ５００
０オングストロームのトレンチ構造とした場合の従来の
フィールド酸化膜ラテラルＮＰＮバイポーラトランジス
タ保護素子に、Ｈｙｕｍａｎ Ｂｏｄｙ Ｍｏｄｅｌ
（ＨＢＭ）ＥＳＤ印加試験を行った結果、５００Ｖ以下
の耐圧しか得られなかった。一方、実施例の入力保護装
置に同様のＨＢＭ−ＥＳＤ印加試験を行った結果、２０
００Ｖ以上の耐圧を確保することができた。
インターフェイスで、フィールド分離構造を深さ５００
０オングストロームのトレンチ構造とした場合の従来の
フィールド酸化膜ラテラルＮＰＮバイポーラトランジス
タ保護素子に、Ｈｙｕｍａｎ Ｂｏｄｙ Ｍｏｄｅｌ
（ＨＢＭ）ＥＳＤ印加試験を行った結果、５００Ｖ以下
の耐圧しか得られなかった。一方、実施例の入力保護装
置に同様のＨＢＭ−ＥＳＤ印加試験を行った結果、２０
００Ｖ以上の耐圧を確保することができた。
【００１８】実施形態例２ 図２（ａ）及び（ｂ）は、それぞれ、本実施形態例の半
導体集積回路の構造を示す側面断面図、及び、その等価
回路を示す回路図である。本実施形態例では、入力端子
１と接地端子５との間に、実施形態例１のオフセット型
ＮＭＯＳトランジスタ９を保護素子として設け、同様
に、入力端子１と電源端子１０との間にもオフセット型
ＮＭＯＳトランジスタ９を保護素子として設けた。本実
施形態例により、内部電源電圧よりも高い信号電圧の入
力が可能であり、入力保護装置としてオフセット型ＮＭ
ＯＳトランジスタ９を１個有する半導体集積回路に比
べ、静電気等に対する保護能力がさらに向上した半導体
集積回路が実現される。
導体集積回路の構造を示す側面断面図、及び、その等価
回路を示す回路図である。本実施形態例では、入力端子
１と接地端子５との間に、実施形態例１のオフセット型
ＮＭＯＳトランジスタ９を保護素子として設け、同様
に、入力端子１と電源端子１０との間にもオフセット型
ＮＭＯＳトランジスタ９を保護素子として設けた。本実
施形態例により、内部電源電圧よりも高い信号電圧の入
力が可能であり、入力保護装置としてオフセット型ＮＭ
ＯＳトランジスタ９を１個有する半導体集積回路に比
べ、静電気等に対する保護能力がさらに向上した半導体
集積回路が実現される。
【００１９】
【発明の効果】本発明によれば、入力保護装置のスイッ
チング素子が、オフセット型ＭＯＳトランジスタであ
る。これにより、フィールド分離構造をＬＯＣＯＳ構造
からトレンチ構造にしても、静電気等による過電流に対
する保護機能を低下させることなく、内部電源電圧より
も高い電圧の信号を入力することが可能になる。また、
通常動作時には、保護素子のゲート酸化膜に入力信号の
電圧が加わることがないので、入力保護装置（保護素
子）のゲート酸化膜の膜厚を内部ゲート酸化膜と同一に
することができる。従って、半導体集積回路の製造工程
で入力保護装置を形成する際、従来の製造工程に新たな
工程を追加する必要がなく、製造プロセスは簡易であ
る。
チング素子が、オフセット型ＭＯＳトランジスタであ
る。これにより、フィールド分離構造をＬＯＣＯＳ構造
からトレンチ構造にしても、静電気等による過電流に対
する保護機能を低下させることなく、内部電源電圧より
も高い電圧の信号を入力することが可能になる。また、
通常動作時には、保護素子のゲート酸化膜に入力信号の
電圧が加わることがないので、入力保護装置（保護素
子）のゲート酸化膜の膜厚を内部ゲート酸化膜と同一に
することができる。従って、半導体集積回路の製造工程
で入力保護装置を形成する際、従来の製造工程に新たな
工程を追加する必要がなく、製造プロセスは簡易であ
る。
【図１】図１（ａ）及び（ｂ）は、それぞれ、実施形態
例１の半導体集積回路の入力保護装置の構造を示す側面
断面図、及び、その等価回路を示す回路図である。
例１の半導体集積回路の入力保護装置の構造を示す側面
断面図、及び、その等価回路を示す回路図である。
【図２】図２（ａ）及び（ｂ）は、それぞれ、実施形態
例１の半導体集積回路の入力保護装置の構造を示す側面
断面図、及び、その等価回路を示す回路図である。
例１の半導体集積回路の入力保護装置の構造を示す側面
断面図、及び、その等価回路を示す回路図である。
【図３】図３（ａ）及び（ｂ）は、それぞれ、Ｐ型基板
内に形成される、フィールド酸化膜を有する従来のラテ
ラルバイポーラ型保護素子（入力保護装置）の構造を示
す側面断面図、及び、その等価回路を示す回路図であ
る。
内に形成される、フィールド酸化膜を有する従来のラテ
ラルバイポーラ型保護素子（入力保護装置）の構造を示
す側面断面図、及び、その等価回路を示す回路図であ
る。
【図４】図４（ａ）及び（ｂ）は、それぞれ、厚いゲー
ト酸化膜を有する従来のＮチャネルＭＯＳトランジスタ
型保護素子（入力保護装置）の構造を示す側面断面図、
及び、その等価回路を示す回路図である。
ト酸化膜を有する従来のＮチャネルＭＯＳトランジスタ
型保護素子（入力保護装置）の構造を示す側面断面図、
及び、その等価回路を示す回路図である。
１．入力端子 ２．Ｎ型高濃度拡散層 ３．ゲートポリシリコン ４．薄ゲート酸化膜 ５．接地端子 ６．Ｐ型基板（またはＰ型ウェル） ７．電圧変換回路 ８．内部回路 ９．オフセット型ＮＭＯＳトランジスタ １０．電源端子 １１．フィールド酸化膜 １２．ＮＰＮバイポーラトランジスタ １３．厚ゲート酸化膜 １４．厚ゲート酸化膜ＮＭＯＳトランジスタ
Claims (7)
- 【請求項１】 スイッチング素子を有して入力信号線と
接地線との間に介在する入力保護装置を備え、信号電圧
が設定値よりも高い際には入力信号線を接地線に導通さ
せるようにした半導体集積回路において、 入力保護装置のスイッチング素子が、オフセット型ＭＯ
Ｓトランジスタであることを特徴とする半導体集積回
路。 - 【請求項２】 内部電源電圧よりも高い電圧の信号が入
力信号線を介して入力されることを特徴とする請求項１
に記載の半導体集積回路。 - 【請求項３】 オフセット型ＭＯＳトランジスタのソー
ス領域及びドレイン領域の何れか一方の領域と他方の領
域とが、それぞれ、半導体集積回路の入力信号線と接地
線とに電気的に接続され、 オフセット型ＭＯＳトランジスタのゲート電極と前記一
方の領域とは、オフセットした位置関係にあることを特
徴とする請求項１又は２に記載の半導体集積回路。 - 【請求項４】 オフセット型ＭＯＳトランジスタが、ｎ
チャネルＭＯＳトランジスタであり、 オフセット型ＭＯＳトランジスタのゲート電極と前記他
方の領域とが、接地されていることを特徴とする請求項
３に記載の入力保護装置。 - 【請求項５】 半導体集積回路の少なくとも一部がＭＯ
Ｓトランジスタで構成され、 半導体集積回路のＭＯＳトランジスタのゲート酸化膜
が、オフセット型ＭＯＳトランジスタのゲート酸化膜と
同じ膜厚であることを特徴とする請求項４に記載の半導
体集積回路。 - 【請求項６】 オフセット型ＭＯＳトランジスタのフィ
ールド分離構造が、トレンチ構造であることを特徴とす
る請求項５に記載の半導体集積回路。 - 【請求項７】 所定電位の電源端子と入力信号線との間
に介在する第２の入力保護装置を備え、 第２の入力保護装置のスイッチング素子が、オフセット
型ＭＯＳトランジスタであることを特徴とする請求項１
から６のうち何れか１項に記載の半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11305098A JP3252790B2 (ja) | 1998-04-23 | 1998-04-23 | 半導体集積回路 |
| US09/295,340 US6455895B1 (en) | 1998-04-23 | 1999-04-21 | Overvoltage protector having same gate thickness as the protected integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11305098A JP3252790B2 (ja) | 1998-04-23 | 1998-04-23 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11307651A true JPH11307651A (ja) | 1999-11-05 |
| JP3252790B2 JP3252790B2 (ja) | 2002-02-04 |
Family
ID=14602236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11305098A Expired - Fee Related JP3252790B2 (ja) | 1998-04-23 | 1998-04-23 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6455895B1 (ja) |
| JP (1) | JP3252790B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007067438A (ja) * | 1999-07-01 | 2007-03-15 | Toshiba Corp | 半導体装置とその製造方法 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002134628A (ja) * | 2000-10-24 | 2002-05-10 | Toshiba Corp | 保護回路 |
| CN100442513C (zh) * | 2002-11-29 | 2008-12-10 | 株式会社东芝 | 半导体集成电路装置及使用它的电子卡 |
| US6885223B2 (en) | 2003-05-09 | 2005-04-26 | Bae Systems Information And Electronic Systems Integration Inc. | Overvoltage detector |
| DE112010004557T5 (de) * | 2009-11-25 | 2012-11-15 | Advanced Neuromodulation Systems Inc. | Implantierbarer Pulsgenerator für eine Neurostimulation, der eine Spannungs Konversions Schaltung umfasst und Verfahren zum Betrieb davon |
| DE202010017717U1 (de) * | 2009-11-25 | 2012-08-06 | Advanced Neuromodulation Systems Inc. | Implantierbarer Pulsgenerator für eine Neurostimulation, der Dünnschicht-Oxid-Transistoren umfasst |
| JP2014241497A (ja) | 2013-06-11 | 2014-12-25 | ローム株式会社 | 半導体集積回路 |
| AT521131B1 (de) * | 2018-04-11 | 2020-09-15 | Hirtenberger Automotive Safety Gmbh & Co Kg | Schutzvorrichtung für eine Leitung eines Kraftfahrzeuges |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6124268A (ja) | 1984-07-13 | 1986-02-01 | Hitachi Ltd | 半導体集積回路装置 |
| JPS61207051A (ja) | 1985-03-11 | 1986-09-13 | Nec Corp | 半導体装置 |
| JPH0821630B2 (ja) | 1988-11-28 | 1996-03-04 | 日本電気株式会社 | 半導体装置 |
| JPH06188377A (ja) | 1992-12-18 | 1994-07-08 | Matsushita Electric Ind Co Ltd | 入出力保護装置 |
| US5399960A (en) * | 1993-11-12 | 1995-03-21 | Cypress Semiconductor Corporation | Reference voltage generation method and apparatus |
| JPH07321306A (ja) * | 1994-03-31 | 1995-12-08 | Seiko Instr Inc | 半導体装置およびその製造方法 |
| US5675168A (en) * | 1994-04-01 | 1997-10-07 | Matsushita Electric Industrial Co., Ltd. | Unsymmetrical MOS device having a gate insulator area offset from the source and drain areas, and ESD protection circuit including such a MOS device |
| JP2894966B2 (ja) | 1994-04-01 | 1999-05-24 | 松下電器産業株式会社 | 非対称ｍｏｓ型半導体装置及びその製造方法、ならびに該半導体装置を含む静電破壊保護回路 |
| JP2643904B2 (ja) * | 1995-04-20 | 1997-08-25 | 日本電気株式会社 | 静電保護素子 |
| US5745323A (en) * | 1995-06-30 | 1998-04-28 | Analog Devices, Inc. | Electrostatic discharge protection circuit for protecting CMOS transistors on integrated circuit processes |
| US5663082A (en) * | 1996-05-28 | 1997-09-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Electrostactic discharge protection structure for lightly doped CMOS integrated circuit process |
| JP2937923B2 (ja) * | 1997-02-25 | 1999-08-23 | 日本電気アイシーマイコンシステム株式会社 | 半導体集積回路 |
| US5998245A (en) * | 1998-03-18 | 1999-12-07 | Winbond Electronics Corporation | Method for making seal-ring structure with ESD protection device |
| US6121090A (en) * | 1998-04-20 | 2000-09-19 | Texas Instruments - Acer Incorporated | Self-aligned silicided MOS devices with an extended S/D junction and an ESD protection circuit |
-
1998
- 1998-04-23 JP JP11305098A patent/JP3252790B2/ja not_active Expired - Fee Related
-
1999
- 1999-04-21 US US09/295,340 patent/US6455895B1/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007067438A (ja) * | 1999-07-01 | 2007-03-15 | Toshiba Corp | 半導体装置とその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6455895B1 (en) | 2002-09-24 |
| JP3252790B2 (ja) | 2002-02-04 |
| US20020033506A1 (en) | 2002-03-21 |
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