JPH0864689A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0864689A JPH0864689A JP6216551A JP21655194A JPH0864689A JP H0864689 A JPH0864689 A JP H0864689A JP 6216551 A JP6216551 A JP 6216551A JP 21655194 A JP21655194 A JP 21655194A JP H0864689 A JPH0864689 A JP H0864689A
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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-
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Abstract
(57)【要約】
【目的】 ソース・ドレイン領域上にシリサイド層を形
成した保護用トランジスタの静電破壊耐圧を向上させ
る。 【構成】 ｐ型シリコン基板１上にゲート酸化膜２を介
してゲート電極３を形成し、基板表面にｎ- 型拡散層４
とｎ+ 型拡散層６を形成する。ここで、保護用のトラン
ジスタにおいてはドレイン領域のｎ+ 型拡散層６は、コ
ンタクトホールから外れない範囲内において極力狭く形
成される〔（ｂ）図〕。ソース・ドレイン領域上にシリ
サイド層７を形成し〔（ｃ）図〕、全体を層間絶縁膜８
で被覆した後、コンタクトホール９を開口し、Ａｌ配線
１０を形成する〔（ｄ）図〕。
成した保護用トランジスタの静電破壊耐圧を向上させ
る。 【構成】 ｐ型シリコン基板１上にゲート酸化膜２を介
してゲート電極３を形成し、基板表面にｎ- 型拡散層４
とｎ+ 型拡散層６を形成する。ここで、保護用のトラン
ジスタにおいてはドレイン領域のｎ+ 型拡散層６は、コ
ンタクトホールから外れない範囲内において極力狭く形
成される〔（ｂ）図〕。ソース・ドレイン領域上にシリ
サイド層７を形成し〔（ｃ）図〕、全体を層間絶縁膜８
で被覆した後、コンタクトホール９を開口し、Ａｌ配線
１０を形成する〔（ｄ）図〕。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特にトランジスタのソース・ドレイン領域上に高
融点金属のシリサイド層を有する半導体集積回路装置に
関するものである。
関し、特にトランジスタのソース・ドレイン領域上に高
融点金属のシリサイド層を有する半導体集積回路装置に
関するものである。
【０００２】
【従来の技術】半導体集積回路装置では、年々集積度が
向上しており素子の微細化・高密度化高められている。
それにつれて拡散層の接合深さも徐々に浅くなされるよ
うになってきており、そのため、拡散層のシート抵抗が
高くなり回路の高速動作が阻害されるようになってきて
いる。これに対処する手法として、不純物拡散層の表面
をシリサイド化しこれにより拡散層のシート抵抗の低下
を図る技術が開発され、実用化されている。
向上しており素子の微細化・高密度化高められている。
それにつれて拡散層の接合深さも徐々に浅くなされるよ
うになってきており、そのため、拡散層のシート抵抗が
高くなり回路の高速動作が阻害されるようになってきて
いる。これに対処する手法として、不純物拡散層の表面
をシリサイド化しこれにより拡散層のシート抵抗の低下
を図る技術が開発され、実用化されている。
【０００３】図５は、ソース・ドレイン領域上ににシリ
サイド化技術を適用した従来のＭＯＳ型トランジスタの
断面図である。同図に示されるように、ｐ型シリコン基
板１上にはゲート酸化膜２を介してポリシリコン等から
なるゲート電極３が形成され、その側面には側壁酸化膜
５が形成されている。そして、ゲート電極３の両側の半
導体基板表面にはソース・ドレイン領域を構成するｎ-
型拡散層４とｎ+ 型拡散層６とが形成されている。
サイド化技術を適用した従来のＭＯＳ型トランジスタの
断面図である。同図に示されるように、ｐ型シリコン基
板１上にはゲート酸化膜２を介してポリシリコン等から
なるゲート電極３が形成され、その側面には側壁酸化膜
５が形成されている。そして、ゲート電極３の両側の半
導体基板表面にはソース・ドレイン領域を構成するｎ-
型拡散層４とｎ+ 型拡散層６とが形成されている。
【０００４】ｎ+ 型拡散層６上にはチタンシリサイド等
からなるシリサイド層７が形成されておりその上には、
層間絶縁膜８が形成されている。層間絶縁膜８にはコン
タクトホール９が開口されており、層間絶縁膜８上には
このコンタクトホール９を介してソース・ドレイン領域
と接続されたＡｌ配線１０が形成されている。そして、
従来の半導体集積回路装置においては、内部回路におい
ても、入出力部や保護用のトランジスタにおいても同様
の構造のトランジスタが用いられていた。
からなるシリサイド層７が形成されておりその上には、
層間絶縁膜８が形成されている。層間絶縁膜８にはコン
タクトホール９が開口されており、層間絶縁膜８上には
このコンタクトホール９を介してソース・ドレイン領域
と接続されたＡｌ配線１０が形成されている。そして、
従来の半導体集積回路装置においては、内部回路におい
ても、入出力部や保護用のトランジスタにおいても同様
の構造のトランジスタが用いられていた。
【０００５】
【発明が解決しようとする課題】上述の図５に示した従
来例では、入出力回路部における保護素子としてのトラ
ンジスタにもシリサイド層を形成しているため、そのド
レイン抵抗が下がりその電圧−電流特性は、図６に示し
たものとなる。すなわち、ゲートに一定のゲート電圧Ｖ
G を印加した状態でソース−ドレイン間の印加電圧ＶSD
を上昇させていくと、点Ａでスナップバックに入り、点
Ｂでリニア領域に入り、点Ｃで静電破壊に至る。この場
合に、製造上の不均一性により、同一トランジスタ内で
もスナップバック電圧は図６のＶA 、ＶA ′のようにば
らつく。
来例では、入出力回路部における保護素子としてのトラ
ンジスタにもシリサイド層を形成しているため、そのド
レイン抵抗が下がりその電圧−電流特性は、図６に示し
たものとなる。すなわち、ゲートに一定のゲート電圧Ｖ
G を印加した状態でソース−ドレイン間の印加電圧ＶSD
を上昇させていくと、点Ａでスナップバックに入り、点
Ｂでリニア領域に入り、点Ｃで静電破壊に至る。この場
合に、製造上の不均一性により、同一トランジスタ内で
もスナップバック電圧は図６のＶA 、ＶA ′のようにば
らつく。
【０００６】ここでＶC ＜ＶA である場合、ＶA でスナ
ップバックに入っても、ＶA ′でスナップバックに入る
個所には電流が流れず、トランジスタ全体がスナップバ
ックに入る前にＶA でスナップバックに入った場所に局
部的に電流が集中する。その結果、その電流集中した個
所に接合破壊が起こり半導体装置が破壊される。本発明
はこの点に対処してなされたものであって、その目的
は、保護用トランジスタにおける電流集中を防止して保
護用素子の静電破壊耐量を向上させることである。
ップバックに入っても、ＶA ′でスナップバックに入る
個所には電流が流れず、トランジスタ全体がスナップバ
ックに入る前にＶA でスナップバックに入った場所に局
部的に電流が集中する。その結果、その電流集中した個
所に接合破壊が起こり半導体装置が破壊される。本発明
はこの点に対処してなされたものであって、その目的
は、保護用トランジスタにおける電流集中を防止して保
護用素子の静電破壊耐量を向上させることである。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明によれば、ソース・ドレイン領域が高不純物
濃度領域と少なくともチャネル領域側に形成された低不
純物濃度領域とを有するＬＤＤ構造をなしており、該ソ
ース・ドレイン領域の一部が高融点金属シリサイドによ
り覆われているトランジスタを複数個有するものにおい
て、入出力回路における保護用トランジスタでは、ドレ
イン領域内の高不純物濃度領域からチャネル領域までの
距離がソース領域内の高不純物濃度領域からチャネル領
域までの距離より長く設定されていることを特徴とする
半導体集積回路装置、が提供される。
に、本発明によれば、ソース・ドレイン領域が高不純物
濃度領域と少なくともチャネル領域側に形成された低不
純物濃度領域とを有するＬＤＤ構造をなしており、該ソ
ース・ドレイン領域の一部が高融点金属シリサイドによ
り覆われているトランジスタを複数個有するものにおい
て、入出力回路における保護用トランジスタでは、ドレ
イン領域内の高不純物濃度領域からチャネル領域までの
距離がソース領域内の高不純物濃度領域からチャネル領
域までの距離より長く設定されていることを特徴とする
半導体集積回路装置、が提供される。
【０００８】
【作用】図６において、点Ｂから点Ｃに至るリニア領域
における傾きはほぼドレイン領域の抵抗によって決定さ
れる。従来例では高不純物濃度領域がチャネル領域近く
にまで延びており、しかもその上にシリサイド層が形成
されているため、ドレイン抵抗が低くリニア領域での勾
配が急峻になっている。
における傾きはほぼドレイン領域の抵抗によって決定さ
れる。従来例では高不純物濃度領域がチャネル領域近く
にまで延びており、しかもその上にシリサイド層が形成
されているため、ドレイン抵抗が低くリニア領域での勾
配が急峻になっている。
【０００９】これに対し本発明によるトランジスタで
は、ドレイン領域における高不純物濃度領域（ｎ+ 型拡
散層）は、コンタクトを取るための領域に限定されてい
る。この場合に、電流経路は、コンタクトホール直下に
形成されたｎ+ 型拡散層を経由して形成されるため（シ
リサイド層−ｎ- 型拡散層界面には障壁が形成されるた
めシリサイド層から直接ｎ- 型拡散層へ電流が流入する
ことはない）、ドレイン抵抗が増大する。
は、ドレイン領域における高不純物濃度領域（ｎ+ 型拡
散層）は、コンタクトを取るための領域に限定されてい
る。この場合に、電流経路は、コンタクトホール直下に
形成されたｎ+ 型拡散層を経由して形成されるため（シ
リサイド層−ｎ- 型拡散層界面には障壁が形成されるた
めシリサイド層から直接ｎ- 型拡散層へ電流が流入する
ことはない）、ドレイン抵抗が増大する。
【００１０】その結果、図６のＢ点を経過した後のリニ
ア領域での勾配が同図において破線で示されるように緩
やかになり、静電破壊を起こす点がＤ点と高圧化する。
そのため従来例でスナップバックを起こすことのなかっ
たスナップバック開始電圧がＶA ′の個所においてもス
ナップバックが起こり、ドレイン領域全体に電流が流れ
るようになり、静電破壊電圧がさらに高まる。
ア領域での勾配が同図において破線で示されるように緩
やかになり、静電破壊を起こす点がＤ点と高圧化する。
そのため従来例でスナップバックを起こすことのなかっ
たスナップバック開始電圧がＶA ′の個所においてもス
ナップバックが起こり、ドレイン領域全体に電流が流れ
るようになり、静電破壊電圧がさらに高まる。
【００１１】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は、本発明の第１の実施例の保護用ト
ランジスタの平面図であり、図２（ａ）〜（ｄ）はその
製造方法を説明するための工程順断面図である。図１に
示されるように、ゲート電極３の左側のソース領域で
は、ｎ+ 型拡散層６はｎ- 型拡散層４とほぼ同じ広さに
形成される。これに対しドレイン領域では、ｎ+ 型拡散
層６はコンタクトホール９の直下およびその周辺にのみ
形成されている。ここで、ｎ+ 型拡散層６がコンタクト
ホール９より広く形成されているのは、両者の形成時の
目合わせずれをカバーするためである。
て説明する。図１は、本発明の第１の実施例の保護用ト
ランジスタの平面図であり、図２（ａ）〜（ｄ）はその
製造方法を説明するための工程順断面図である。図１に
示されるように、ゲート電極３の左側のソース領域で
は、ｎ+ 型拡散層６はｎ- 型拡散層４とほぼ同じ広さに
形成される。これに対しドレイン領域では、ｎ+ 型拡散
層６はコンタクトホール９の直下およびその周辺にのみ
形成されている。ここで、ｎ+ 型拡散層６がコンタクト
ホール９より広く形成されているのは、両者の形成時の
目合わせずれをカバーするためである。
【００１２】次に、図２を参照してこのトランジスタの
製造方法について説明する。まず、ｐ型シリコン基板１
上に熱酸化法により膜厚１０〜２０ｎｍのゲート酸化膜
２を形成しその上にシランを原料ガスとするＣＶＤ法に
より膜厚１５０〜２５０ｎｍのポリシリコン膜を形成
し、リン（Ｐ）拡散により低抵抗化した後、パターニン
グしてゲート電極３を形成する。続いて、ゲート電極を
マスクとしてリンを１．０Ｅ１３〜５Ｅ１４cm-2程度の
ドーズ量でイオン注入し、ｎ- 型拡散層４を形成する
〔図２（ａ）〕。
製造方法について説明する。まず、ｐ型シリコン基板１
上に熱酸化法により膜厚１０〜２０ｎｍのゲート酸化膜
２を形成しその上にシランを原料ガスとするＣＶＤ法に
より膜厚１５０〜２５０ｎｍのポリシリコン膜を形成
し、リン（Ｐ）拡散により低抵抗化した後、パターニン
グしてゲート電極３を形成する。続いて、ゲート電極を
マスクとしてリンを１．０Ｅ１３〜５Ｅ１４cm-2程度の
ドーズ量でイオン注入し、ｎ- 型拡散層４を形成する
〔図２（ａ）〕。
【００１３】次に、ＣＶＤ法により膜厚１５０〜２００
ｎｍのシリコン酸化膜を被着しこれをエッチバックして
ゲート電極３の側面に側壁酸化膜５を形成する。次に、
フォトリソグラフィ法によりドレイン領域の一部を覆う
フォトレジストマスクを形成し、ヒ素（Ａｓ）を５Ｅ１
４〜１．０Ｅ１５cm-2程度のドーズ量でイオン注入し、
ｎ+ 型拡散層６を形成する〔図２（ｂ）〕。
ｎｍのシリコン酸化膜を被着しこれをエッチバックして
ゲート電極３の側面に側壁酸化膜５を形成する。次に、
フォトリソグラフィ法によりドレイン領域の一部を覆う
フォトレジストマスクを形成し、ヒ素（Ａｓ）を５Ｅ１
４〜１．０Ｅ１５cm-2程度のドーズ量でイオン注入し、
ｎ+ 型拡散層６を形成する〔図２（ｂ）〕。
【００１４】ここで、ドレイン領域におけるｎ+ 型拡散
層６は、前述のように後に形成されるコンタクトホール
との目合わせずれを見込んだマージン（＜０．４μｍ）
を考慮した分だけコンタクトホールより大きく形成され
ている。なお、現在のＭＯＳ型半導体装置はほとんどＣ
ＭＯＳ型で構成されているため、ｎチャネル型トランジ
スタのソース・ドレイン領域形成工程においては、ｐチ
ャネル型トランジスタ形成領域をフォトレジストにてマ
スクする必要があり、したがって、図２（ｂ）の工程に
おいて、ドレイン領域をフォトレジストで部分的にマス
クしたことによる工程の増加はない。
層６は、前述のように後に形成されるコンタクトホール
との目合わせずれを見込んだマージン（＜０．４μｍ）
を考慮した分だけコンタクトホールより大きく形成され
ている。なお、現在のＭＯＳ型半導体装置はほとんどＣ
ＭＯＳ型で構成されているため、ｎチャネル型トランジ
スタのソース・ドレイン領域形成工程においては、ｐチ
ャネル型トランジスタ形成領域をフォトレジストにてマ
スクする必要があり、したがって、図２（ｂ）の工程に
おいて、ドレイン領域をフォトレジストで部分的にマス
クしたことによる工程の増加はない。
【００１５】続いて、チタン（Ｔｉ）の堆積と熱処理に
より、ソース・ドレイン領域の側壁酸化膜で覆われてい
ない領域上にシリサイド層７を形成する〔図２
（ｃ）〕。このとき、ゲート電極３の表面にもシリサイ
ド層を形成するようにしてもよい。続いて、ＣＶＤ法に
よりＢＰＳＧ等からなる層間絶縁膜８を堆積し、コンタ
クトホール９を開口した後、アルミニウムまたはその合
金をスパッタ法により堆積し、フォトリソグラフィ法に
よりこれをパターニングしてＡｌ配線１０を形成する
〔図２（ｄ）〕。
より、ソース・ドレイン領域の側壁酸化膜で覆われてい
ない領域上にシリサイド層７を形成する〔図２
（ｃ）〕。このとき、ゲート電極３の表面にもシリサイ
ド層を形成するようにしてもよい。続いて、ＣＶＤ法に
よりＢＰＳＧ等からなる層間絶縁膜８を堆積し、コンタ
クトホール９を開口した後、アルミニウムまたはその合
金をスパッタ法により堆積し、フォトリソグラフィ法に
よりこれをパターニングしてＡｌ配線１０を形成する
〔図２（ｄ）〕。
【００１６】このように形成された保護用トランジスタ
では、ドレイン抵抗が高くなり静電破壊電圧が高くなっ
たことによりスナップバックがドレイン領域全体で起き
るようになり、その結果、電流の特定な領域への集中を
抑制することが可能となり、静電破壊耐量を向上させる
ことができる。なお、図示されてはいないが、保護用ト
ランジスタ以外のトランジスタは、すべて通常のＬＤＤ
構造に形成されておりかつその領域上にはそれぞれシリ
サイド層が形成されているものである。この構成により
回路の高速動作を実現することができる。
では、ドレイン抵抗が高くなり静電破壊電圧が高くなっ
たことによりスナップバックがドレイン領域全体で起き
るようになり、その結果、電流の特定な領域への集中を
抑制することが可能となり、静電破壊耐量を向上させる
ことができる。なお、図示されてはいないが、保護用ト
ランジスタ以外のトランジスタは、すべて通常のＬＤＤ
構造に形成されておりかつその領域上にはそれぞれシリ
サイド層が形成されているものである。この構成により
回路の高速動作を実現することができる。
【００１７】図３は、本発明の第２の実施例における保
護用トランジスタの平面図である。図３において、図１
に示した先の実施例の部分と同等の部分には同一の参照
番号が付されているので重複する説明は省略する。本実
施例の先の実施例と相違する点は、ドレイン領域におけ
るｎ+ 型拡散層がコンタクトホール毎に独立しているの
ではなく３個のコンタクトホールに共通の領域として形
成されている点である。このように形成してもこの拡散
層からチャネル領域まで距離は先の実施例の場合と同様
であるので、先の実施例と同様の効果を奏することがで
きる。
護用トランジスタの平面図である。図３において、図１
に示した先の実施例の部分と同等の部分には同一の参照
番号が付されているので重複する説明は省略する。本実
施例の先の実施例と相違する点は、ドレイン領域におけ
るｎ+ 型拡散層がコンタクトホール毎に独立しているの
ではなく３個のコンタクトホールに共通の領域として形
成されている点である。このように形成してもこの拡散
層からチャネル領域まで距離は先の実施例の場合と同様
であるので、先の実施例と同様の効果を奏することがで
きる。
【００１８】図４は、本発明の第３の実施例における保
護用トランジスタの平面図である。本実施例の第１の実
施例と相違する点は、コンタクトホールの形状が長方形
になされていることと、ｎ+ 型拡散層６の形状がコンタ
クトホールの平面形状に一致している点である。このよ
うな構造のトランジスタはコンタクトホールを介して不
純物をドープすることにより形成することができる。
護用トランジスタの平面図である。本実施例の第１の実
施例と相違する点は、コンタクトホールの形状が長方形
になされていることと、ｎ+ 型拡散層６の形状がコンタ
クトホールの平面形状に一致している点である。このよ
うな構造のトランジスタはコンタクトホールを介して不
純物をドープすることにより形成することができる。
【００１９】本実施例によれば、フォトレジスト工程が
１個増えるものの、ｎ+ 型拡散層からチャネル領域まで
の距離を第１、第２の実施例の場合よりも大きくするこ
とができ耐圧をさらに向上させることができる。
１個増えるものの、ｎ+ 型拡散層からチャネル領域まで
の距離を第１、第２の実施例の場合よりも大きくするこ
とができ耐圧をさらに向上させることができる。
【００２０】以上好ましい実施例について説明したが、
本発明はこれら実施例に限定されるものではなく、特許
請求の範囲に記載された範囲内において各種の変更が可
能である。例えば、図示された実施例の断面図では、ｎ
+ 型拡散層がｎ- 型拡散層より浅く形成されていたがこ
れを両拡散層が同程度の深さとなるようにすることがで
きまたｎ+ 型拡散層の方を深く形成するようにすること
もできる。また、チタンシリサイドに代え、他の高融点
金属のシリサイドを用いてもよい。また、実施例では、
ｎチャネル型トランジスタについて説明したが、本発明
はｐチャネル型トランジスタにも適用が可能なものであ
り、さらにＣＭＯＳにより回路を保護する場合について
も適用が可能なものである。なお、本発明による保護用
トランジスタでは、ゲートはソース電極またはドレイン
電極のいずれかに接続されて用いられるものである。
本発明はこれら実施例に限定されるものではなく、特許
請求の範囲に記載された範囲内において各種の変更が可
能である。例えば、図示された実施例の断面図では、ｎ
+ 型拡散層がｎ- 型拡散層より浅く形成されていたがこ
れを両拡散層が同程度の深さとなるようにすることがで
きまたｎ+ 型拡散層の方を深く形成するようにすること
もできる。また、チタンシリサイドに代え、他の高融点
金属のシリサイドを用いてもよい。また、実施例では、
ｎチャネル型トランジスタについて説明したが、本発明
はｐチャネル型トランジスタにも適用が可能なものであ
り、さらにＣＭＯＳにより回路を保護する場合について
も適用が可能なものである。なお、本発明による保護用
トランジスタでは、ゲートはソース電極またはドレイン
電極のいずれかに接続されて用いられるものである。
【００２１】
【発明の効果】以上説明したように、本発明は、ソース
・ドレイン領域をシリサイド化した半導体集積回路装置
において、入出力回路部の保護用トランジスタにおいて
ドレイン領域の高濃度領域を極力狭くしたしたものであ
るので、通常のトランジスタのソース・ドレイン抵抗を
低く抑えつつ保護用トランジスタのドレイン抵抗を高め
ることができる。したがって、本発明によれば、回路の
高速動作を可能ならしめることができるとともに入出力
回路に静電気が入力されたときに保護用トランジスタの
ドレイン拡散層の全領域に渡ってディスチャージを起こ
させるようにすることができ、保護用トランジスタの静
電破壊耐圧を向上させることができる。
・ドレイン領域をシリサイド化した半導体集積回路装置
において、入出力回路部の保護用トランジスタにおいて
ドレイン領域の高濃度領域を極力狭くしたしたものであ
るので、通常のトランジスタのソース・ドレイン抵抗を
低く抑えつつ保護用トランジスタのドレイン抵抗を高め
ることができる。したがって、本発明によれば、回路の
高速動作を可能ならしめることができるとともに入出力
回路に静電気が入力されたときに保護用トランジスタの
ドレイン拡散層の全領域に渡ってディスチャージを起こ
させるようにすることができ、保護用トランジスタの静
電破壊耐圧を向上させることができる。
【図１】本発明の第１の実施例における保護用トランジ
スタの平面図。
スタの平面図。
【図２】本発明の第１の実施例における保護用トランジ
スタの製造方法を説明するための工程断面図。
スタの製造方法を説明するための工程断面図。
【図３】本発明の第２の実施例における保護用トランジ
スタの平面図。
スタの平面図。
【図４】本発明の第３の実施例における保護用トランジ
スタの平面図。
スタの平面図。
【図５】従来技術を説明するためのソース・ドレイン領
域がシリサイド化されたトランジスタの断面図。
域がシリサイド化されたトランジスタの断面図。
【図６】従来例の問題点および本発明の作用を説明する
ための電圧−電流特性図。
ための電圧−電流特性図。
１ ｐ型シリコン基板 ２ ゲート酸化膜 ３ ゲート電極 ４ ｎ- 型拡散層 ５ 側壁酸化膜 ６ ｎ+ 型拡散層 ７ シリサイド層 ８ 層間絶縁膜 ９ コンタクトホール １０ Ａｌ配線 １１ 素子分離酸化膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822
Claims (3)
- 【請求項１】 ソース・ドレイン領域が高不純物濃度領
域と少なくともチャネル領域側に形成された低不純物濃
度領域とを有するＬＤＤ構造をなしており、該ソース・
ドレイン領域の一部が高融点金属シリサイドにより覆わ
れているトランジスタを複数個有する半導体集積回路装
置において、入出力回路における保護用トランジスタで
は、ドレイン領域内の高不純物濃度領域からチャネル領
域までの距離がソース領域内の高不純物濃度領域からチ
ャネル領域までの距離より長く設定されていることを特
徴とする半導体集積回路装置。 - 【請求項２】 前記保護用トランジスタでは、前記ドレ
イン領域における高不純物濃度領域のコンタクトホール
からチャネル領域側へはみ出した長さはリソグラフィ工
程における目合わせずれマージン分程度であることを特
徴とする請求項１記載の半導体集積回路装置。 - 【請求項３】 前記保護用トランジスタでは、前記ドレ
イン領域の高不純物濃度領域がコンタクトホール直下の
領域に限定されていることを特徴とする請求項１記載の
半導体集積回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6216551A JP2715929B2 (ja) | 1994-08-18 | 1994-08-18 | 半導体集積回路装置 |
| GB9516948A GB2292480B (en) | 1994-08-18 | 1995-08-17 | Semiconductor intergrated cicuit device containing mos protection circuit |
| US08/516,929 US5856693A (en) | 1994-08-18 | 1995-08-18 | Semiconductor integrated circuit device containing MOS protection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6216551A JP2715929B2 (ja) | 1994-08-18 | 1994-08-18 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0864689A true JPH0864689A (ja) | 1996-03-08 |
| JP2715929B2 JP2715929B2 (ja) | 1998-02-18 |
Family
ID=16690215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6216551A Expired - Fee Related JP2715929B2 (ja) | 1994-08-18 | 1994-08-18 | 半導体集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5856693A (ja) |
| JP (1) | JP2715929B2 (ja) |
| GB (1) | GB2292480B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007165853A (ja) * | 2005-10-19 | 2007-06-28 | Seiko Instruments Inc | 半導体集積回路装置およびその製造方法 |
| US8080845B2 (en) | 2008-06-25 | 2011-12-20 | Fujitsu Semiconductor Limited | Semiconductor device |
| US8552511B2 (en) | 2008-08-26 | 2013-10-08 | Fujitsu Semiconductor Limited | Semiconductor device and manufacturing method thereof |
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| KR100211539B1 (ko) | 1995-12-29 | 1999-08-02 | 김영환 | 반도체소자의 정전기방전 보호장치 및 그 제조방법 |
| KR100190073B1 (ko) * | 1996-08-08 | 1999-06-01 | 윤종용 | 플럭 이온주입을 이용한 반도체장치 및 그 제조방법 |
| US6211001B1 (en) | 1998-07-24 | 2001-04-03 | Sharp Laboratories Of America, Inc. | Electrostatic discharge protection for salicided devices and method of making same |
| US6355508B1 (en) * | 1998-09-02 | 2002-03-12 | Micron Technology, Inc. | Method for forming electrostatic discharge protection device having a graded junction |
| US6674135B1 (en) * | 1998-11-25 | 2004-01-06 | Advanced Micro Devices, Inc. | Semiconductor structure having elevated salicided source/drain regions and metal gate electrode on nitride/oxide dielectric |
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| JP2001358227A (ja) * | 2000-04-26 | 2001-12-26 | Sharp Corp | 出力段の静電気放電保護のための少量ドープされたレジスタの使用 |
| US6420767B1 (en) * | 2000-06-28 | 2002-07-16 | Advanced Micro Devices, Inc. | Capacitively coupled DTMOS on SOI |
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Citations (2)
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| JP3221766B2 (ja) * | 1993-04-23 | 2001-10-22 | 三菱電機株式会社 | 電界効果トランジスタの製造方法 |
| US5563438A (en) * | 1994-10-26 | 1996-10-08 | Alliedsignal Inc. | Rugged CMOS output stage design |
-
1994
- 1994-08-18 JP JP6216551A patent/JP2715929B2/ja not_active Expired - Fee Related
-
1995
- 1995-08-17 GB GB9516948A patent/GB2292480B/en not_active Expired - Fee Related
- 1995-08-18 US US08/516,929 patent/US5856693A/en not_active Expired - Fee Related
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| TWI423343B (zh) * | 2005-10-19 | 2014-01-11 | Seiko Instr Inc | 半導體積體電路裝置及其製造方法 |
| US8080845B2 (en) | 2008-06-25 | 2011-12-20 | Fujitsu Semiconductor Limited | Semiconductor device |
| US8552511B2 (en) | 2008-08-26 | 2013-10-08 | Fujitsu Semiconductor Limited | Semiconductor device and manufacturing method thereof |
| US8846478B2 (en) | 2008-08-26 | 2014-09-30 | Fujitsu Semiconductor Limited | Manufacturing method of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| US5856693A (en) | 1999-01-05 |
| GB2292480B (en) | 1998-11-04 |
| GB2292480A (en) | 1996-02-21 |
| JP2715929B2 (ja) | 1998-02-18 |
| GB9516948D0 (en) | 1995-10-18 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |