CN1567561A - 静电放电保护结构及其制程 - Google Patents

Abstract

一种静电放电保护结构，包括设置于第一导电型态基底的第一闸极以及第二闸极。复数浓第二导电型态离子掺杂区，分别设置位于第一闸极与第二闸极之间以及第一闸极与第二闸极之间未相邻的另一侧的基底。淡第二导电型态离子ESD布植区是设置于第一闸极与第二闸极之间的基底，具有一开口，使得设置于第一闸极与第二闸极之间的部分浓第二型离子掺杂区直接接触第一导电型态基底。

Description

静电放电保护结构及其制程

技术领域

本发明是有关于一种半导体制程，特别是有关于一种形成具有低输入阻抗、低接面寄生电容以及高静电放电耐受力等特性的静电放电(Electrostatic Discharge，ESD)防护电路的深次微米(deep-sub-micron)CMOS制程。

背景技术

静电放电(ESD)是由不同材料之间的摩擦所产生的相对大量电位差或电荷，根据不同的放电模式而于约数个至数百个奈秒(nano-seconds)时间内放电所造成的。然而，形成ESD应力的原因，最常见的是下列三种模型：人体放电模式(human body model，HBM)、机器模式(machinemodel，MM)以及组件充电模式(charged device model、CDM)。一般集成电路产品规格为于HBM模式下的ESD耐受力为±2k伏特、MM模式下的ESD耐受力为±200伏特、以及CDM模式下的ESD耐受力为±1000伏特。

集成电路(integrated circuit，IC)的组件首先遭遇静电放电脉冲的部分通常为直接耦接至芯片的焊接垫(bonding pad)或端子(terminal)的输入输出电路(I/O buffer)。图1A是显示传统输入电路的电路图，而图1B是显示对应于图1A的半导体剖面图。I/O接合垫(PAD)10是耦接于NMOS晶体管12A与NMOS晶体管12B源/汲极的连接点，NMOS晶体管12A的源/汲极是耦接于电源VDD，而NMOS晶体管12B的源/汲极是耦接至电源VSS。另外，NMOS晶体管12A与NMOS晶体管12B的闸极皆耦接至接地点。而NMOS晶体管12A与NMOS晶体管12B在正常电路操作时是保持关闭。因此，NMOS晶体管12A与NMOS晶体管12B即构成ESD防护电路14。

当I/O接合垫10接收到静电放电脉冲时，大量的ESD电流将经由NMOS晶体管12A与NMOS晶体管12B的电流路径而释放。若集成电路不具良好的静电放电保护电路，上述大量ESD电流很容易造成NMOS晶体管12A与NMOS晶体管12B的闸极氧化层受到损坏，或者是ESD电流聚集于NMOS晶体管12A与NMOS晶体管12B的汲极区靠近最脆弱的信道区表面的区域，并烧坏信道区中某特定区域。当闸极损坏或信道区某区域烧坏时，将造成集成电路无法顺利操作。

随着半导体制程技术的进步，ESD的耐受力已经成为集成电路可靠度的主要考量之一。尤其当半导体制程技术进入深次微米时代(sub-quarter-micron)后，缩小尺寸(scaled-down)的晶体管、较浅的掺杂接面深度、较薄的闸氧化层、淡掺杂的汲极结构(lightly-doped drain，LDD)、浅沟隔离(shallow trench isolation，STI)制程以及金属硅化物(salicide)制程等，对于ESD耐受力而言都是比较脆弱的。因此，在IC的输出输入电路便必须特别设计ESD防护电路，以保护IC中的组件免于遭受ESD损害。

ESD防护电路14中的箝制装置(NMOS晶体管12A、12B)是用以保护内部电路16免于受到ESD的损坏。其中，NMOS晶体管12A的源极是耦接于I/O接合垫10，而其汲极耦接到VDD电位端以与门极耦接于接地电位。NMOS晶体管12B的汲极耦接于I/O接合垫10，而其源极以闸极耦接到VSS电位端。耦接于I/O接合垫10的NMOS晶体管能够于其闸极氧化层发生电压崩溃前先行导通，并使得ESD电流流至接地点以避免内部集成电路16受到ESD的损坏。由于ESD防护能力主要是决定于箝制装置的ESD耐受能力，因此传统技术利用于箝制装置附近布植杂质而提高箝制装置的ESD耐受能力。

图2A是显示传统具有ESD布植区的ESD防护装置的剖面图，而图2B是显示传统形成图2A所示的ESD防护装置的制程流程图。如图2A与图2B所示，首先于P型井区20上形成闸极氧化层21A与21B(S1)，接着再依序形成淡掺杂区结构22A与22B、侧壁绝缘间隔物23A、23B以及源/汲极区24A～24C(S2～S4)。之后，再形成ESD光阻罩幕，并于源/汲极区24A～24C底部及其周围附近形成ESD布植区25A～25C(S5)。最后，再执行相关的后续制程(S6)，例如于源/汲极区24A～24C表面形成金属硅化物。可利用自我对准金属硅化物制程(salicide)沉积金属层以形成金属硅化物。其中，金属层一般为耐火材料组成，例如白金(Pt)、钴(Co)及钛(Ti)，以金属钛为例，其可以物理气相沉积法(PVD)或化学气相沉积法(CVD)形成，例如，以溅镀制程如磁控直流溅镀法(magnetron DCsputtering)来沉积一钛金属(Ti)层，接着进行退火制程(annealing)如快速热制程(Rapid Thermal Processing)以形成金属硅化物界面。

美国专利编号NO.5559352，Hsue揭露一种形成ESD防护装置的方法，其经由汲极与源极的接触窗执行高能量布植而形成P型ESD布植区，并与其汲极构成一基纳二极管以降低接面的崩溃电压。因此，借由降低触发电压，ESD防护电路能够迅速导通以防止薄闸极氧化层被ESD电流损坏并提高ESD耐受能力。

美国专利编号NO.5953601，Shiue提出一种降低ESD防护装置的汲极端接面崩溃电压的方法，使其于闸极氧化层电压崩溃前导通。此传统方法是借由于执行硅化反应前，在ESD防护装置的源/汲极区正下方形成具有与其相反掺杂杂质(P型)的深离子布植区，以降低汲极接面的崩溃电压。再者，避免了执行高能量ESD布植时，因为传送金属离子所导致的自我对准金属硅化层恶化以及所衍生的接触电阻增加的问题。

美国专利编号NO.6114226，Chang提出一种形成ESD防护装置的方法，利用一光阻罩幕覆盖内部电路以及部分ESD防护装置的金属硅化层。而金属硅化层未被光阻罩幕覆盖的部分，在经由执行干蚀刻制程以暴露导电层以及部分源/汲极区时将会剥离。接着，透过未被光阻罩幕覆盖部分执行离子布植制程(基纳接面布植)以形成浓P型掺杂区。接下来，使用额外ESD光阻罩幕以布植并限制淡掺杂汲极(lightly doped drain，LDD)结构的范围。在此传统技术中，以高能量所形成的浓P型ESD布植区是位于部分源极以及汲极的下方以形成基纳二极管，借以降低接面的崩溃电压。对应的，借由降低触发电压，更可提早导通ESD防护装置以防止薄闸极氧化层受损而提高ESD耐受力。

然而，前述所提的传统技术所揭露的各种实现ESD布植制程的缺点在于其所形成的基纳二极管的漏电流将大于无此ESD布植接面的漏电流，并具有较低的噪声容忍度。再者，由于基纳二极管的空乏区较无此ESD布植接面的空乏区宽度来的薄，因此具有较大的寄生电容。

此外，使用高低压共容的集成电路，其核心逻辑区是使用较低位准的操作电源，而输出输入区所接收的电源一般为较高的电压位准。ESD防护装置的基纳接面崩溃电压可降低至约5至8伏特。然而，在使用高低压共容的集成电路架构中，不可预期的噪声或过度突波(overshooting)将导致ESD防护装置在一般正常操作时即导通，因而造成电路漏失信号或功能失效。除此之外，由于寄生电容值是与空乏区的宽度成反比，因此基纳接面较薄的空乏区宽度将产生较大的寄生电容。在电路高速操作下，耦接于I/O接合垫的具有基纳接面的ESD防护装置将延长信号之上升时间以及下降时间。因此，传统技术所揭露的ESD防护装置并不适用于高速操作的电路。

发明内容

有鉴于此，为了解决上述问题，本发明主要目的在于提供一种静电放电保护结构及其制造方法，能够形成低寄生电容、避免崩溃电压下降、良好噪声容忍度以及高ESD耐受力的ESD防护装置，适用于高速操作以及高低压共容的架构。

为获致上述的目的，本发明提出一种显著提升CMOS集成电路的ESD耐受力的深次微米(deep-sub-micron)CMOS制程。根据本发明所揭露的方法，ESD布植区的分布区域是位于整个汲极区中，除了汲极接触区以外的下方区域，与图2A所示的传统结构不同。另外，根据本发明实施例所揭露的方法是与图2B所示的传统操作流程并不相同。

首先，在形成侧壁绝缘间隔物之前，先行以ESD光阻罩幕定义出ESD布植区，接着，再于整个汲极区中，除了汲极接触区以外的下方区域处布植淡N型离子以形成掩盖淡掺杂汲极(LDD)结构的ESD布植区。当ESD防护装置具有较大的放电区域，则具有较高的ESD耐受能力。因此，根据本发明所提供的ESD防护装置的优点在于能够减少ESD电流聚集于汲极区中靠近脆弱的信道表面的区域，并迫使ESD电流经由位于汲极底部平面的区域释放。再者，本发明所提供的ESD防护装置是兼容于深次微米(deep-sub-micron)CMOS制程，而于同时间形成的ESD防护装置与内部电路可大幅减少制程成本。另外，虽然上述所提的美国专利公开数据已揭露使用各式ESD布植于ESD防护装置的汲极区底部形成基纳二极管，来降低崩溃电压以加速ESD防护装置导通，但会因为加入其所形成的基纳二极管而导致漏电流增加以及降低噪声容忍度。再者，相对于未形成传统ESD布植区前的一般接面的空乏区，基纳接面的空乏区显得较薄，因此具有较大的寄生电容。再者，使用高低压共容的集成电路，必须特别考虑ESD防护电路是否具有低输入电容、良好噪声容忍度以及高ESD耐受力等特性。因此，基于上述原因，基纳二极管的低崩溃电压以及低噪声容忍度将导致不可预期的噪声或过度突波(overshooting)而造成ESD防护装置在一般正常操作时意外导通，导致电路漏失信号或功能失效，因此不适用于使用高低压共容的集成电路。相反的，根据本发明实施例所揭露的ESD防护电路，其崩溃电压与未形成ESD布植区的接面崩溃电压无异。因此，根据本发明实施例所揭露的ESD布植方法具有高噪声容忍度以避免内部电路的操作受到不可预期的噪声或过度突波(overshooting)的影响。再者，根据本发明实施例所揭露的ESD布植方法的另一优点在于因为崩溃电压并未改变，因此可降低传统ESD防护装置的晶体管的接面电容。另外，根据本发明实施例所揭露的ESD防护装置已证实能够成功运用于0.25-μm CMOS制程来形成闸极接地型MOS晶体管(gate-grounded NMOS，ggNMOS)以及堆栈型NMOS(stacked NMOS)，并大幅改善ESD耐受力，特别是机械模式的ESD耐受能力。根据发明实施例所揭露的ESD防护装置，低寄生电容、未变动的崩溃电压，良好噪声容忍度以及优异的ESD耐受力，因此适合应用于高速以及高低压共容的集成电路的输出输入电路。

附图说明

图1A是显示传统输入电路的电路图。

图1B是显示对应于图1A的半导体剖面图。

图2A是显示传统具有ESD布植区的ESD防护装置的剖面图。

图2B是显示传统形成图2A所示的ESD防护装置的制程流程图。

图3A至图30是显示根据本发明实施例所述的ESD防护装置制造方法的剖面图。

图4A是显示根据本发明实施例所述的ESD防护装置制造方法所形成的ESD防护装置的上视图。

图4B是显示沿图4A中AA’线的半导体剖面图。

图5A是显示根据本发明实施例所述的另一ESD防护装置制造方法所形成的ESD防护装置的上视图。

图5B是显示沿图5A中BB’线的半导体剖面图。

符号说明：

10～I/O接合垫

12A、12B～NMOS晶体管

14～ESD防护电路

16、40～内部电路

20、50、52～P型井区

21A、21B、53～闸极氧化绝缘层

22A、22B、57～淡掺杂汲极结构

23A、23B、62～侧壁绝缘间隔物

24A～24C、74、85～源/汲极区

25A～25C～ESD布植区

26A、26B、54、72、82A、84A～闸极结构

30～ESD防护装置

51～隔离结构

56A、56B、56C～光罩

55、55A、58、58A、63、63A～光阻层

61～内层介电层

60、70、80～ESD布植区

S～汲极接触区底部的无ESD布植区

VDD、VSS～电源

具体实施方式

图3A至图30是显示根据本发明实施例所述的ESD防护装置制造方法的剖面图，根据本发明实施例所述的ESD防护装置是应用于深次微米CMOS制程。在此指状结构中，ESD防护装置30与内部电路40是以传统制程同时形成于一基底50，诸如微影制程、离子布植制程、氧化以及蚀刻等制程。首先，于P型基底50上依序形成P型井区52以及隔离结构51以区隔ESD防护装置30与内部电路40。隔离结构51可以利用传统技术的硅的局部氧化法(localized oxidation of silicon，LOCOS)或浅沟槽隔绝(shallow trench isolation)制程来形成。而MOS晶体管包括闸极氧化绝缘层53、多晶硅闸极54、淡掺杂汲极结构57、ESD布植区60、侧壁绝缘间隔物62以及源/汲极区，其形成方法如下。

闸极氧化绝缘层53是于氧气供应系统(oxygen stream system)内以热生长形成，其厚度约为100埃以下。接下来，执行用以调整临界电压的离子布植程序并以低压化学气相沉积制程(low pressure chemicalvapor deposition，LPCVD)沉积多晶硅层以形成闸极54。

图3B至图3E是显示形成淡掺杂汲极结构的步骤。首先，参阅图3B，于基底50表面形成一光阻层55以覆盖隔离结构51、P型井区52以与门极54的表面，接着再使用一光罩56A，定义光阻区域形成隔离图案(如图3C所示)，剩余的光阻层是以标号55A所示。接下来，参阅图3D，以闸极54以及光阻层55A作为罩幕，执行离子布植制程以形成淡掺杂汲极(LDD)57，最后并移除光阻55A(如图3E所示)。在形成淡掺杂汲极57之后，如图3F所示，再次于基底50表面形成一光阻层58以覆盖隔离结构51、淡掺杂汲极57以与门极54的表面，接下来，使用根据本发明实施例所提出的具有一既定ESD布植图案的光罩56B以移除位于ESD防护装置30上，对应于上述ESD布植图案位置的光阻，而剩余的光阻是以标号58A标示(如图3G所示)。接下来，参阅图3H，以闸极54以及光阻58A作为罩幕，执行淡N型ESD布植制程以形成覆盖淡掺杂汲极57以及ESD防护装置30上预定的汲极区域的ESD布植区60，最后并移除光阻58A(如图3I所示)。

接下来，以化学气相沉积(chemical vapor deposition，CVD)于整个基底50表面形成一内层介电层(interlayer dielectric，ILD)61(如图3J所示)，接着再对内层介电层61进行非等向性的反应离子蚀刻(Reactive ion etch，RIE)步骤，于各闸极54侧壁形成侧壁绝缘间隔物62(如图3K所示)。接着，参阅图3L，再于整个基底50表面形成一光阻层63，接着再使用一光罩56C，定义光阻区域形成隔离图案(如图3M所示)，剩余的光阻是以标号63A所示。接下来，参阅图3N，以闸极54、侧壁绝缘间隔物62以及光阻63A作为罩幕，执行高剂量砷或磷离子布植制程以形成源/汲极掺杂区64，最后并移除光阻63A(如图30所示)。后续的相关制程，例如于闸极结构及源/汲极区表面形成金属硅化物，以及金属联机制程等，其步骤与传统技术相同，在此不予赘述以精简说明。因此，即完成根据本发明实施例所述的防护装置制造方法。特别注意的是，ESD布植区60的范围并未包括对应于位于ESD防护装置30的闸极54，源极，以及汲极表面形成金属硅化物(汲极接触区)底部的区域。

图4A是显示根据本发明实施例所述的ESD防护装置制造方法所形成的ESD防护装置的上视图，图4B是显示沿图4A中AA’线的半导体剖面图，即为图30中所示的ESD防护装置30。在此所显示为闸极接地型MOS晶体管(gate-grounded NMOS，ggNMOS)结构。如图4A所示，ESD布植区70是环绕在标号S所标示的区域(汲极接触区)以外以与门极72之间的范围的区域。参阅图4B，ESD布植区70是位于闸极72之间的汲极区74底部附近，未包括标号S所标示的区域。

图5A是显示根据本发明实施例所述的另一ESD防护装置制造方法所形成的ESD防护装置的上视图，图5B是显示沿图5A中BB’线的半导体剖面图。图5A与图5B所示为堆栈NMOS结构，其制造方法与传统技术相同，惟，如图5A所示，ESD布植区80是环绕在标号S所标示的区域(汲极接触区)以外以与门极82A与84A之间的范围。参阅图5B，ESD布植区80是位于闸极82A与84A之间的汲极区85底部附近，未包括标号S所标示的区域。

根据本发明实施例所述的ESD防护装置制造方法所形成的ESD防护装置，用以改善NMOS晶体管的ESD耐受力的ESD布植，是借由淡N型离子布植制程形成于汲极区下方的部分区域，其具有较N型源/汲极区低的掺杂浓度。ESD布植所布植的离子可以使用砷或磷离子作为掺杂物，并以高于源/汲极布植的布植能量执行离子布植制程。因此，ESD布植区是位于闸极之间整个汲极区下方，但未包含标号S所标示的区域。再者，熟知相关技艺的人士皆知，由于未被淡N型布植区覆盖的汲极区域与P型基底接面的崩溃电压并未改变，因此被淡N型布植区覆盖的汲极区域的崩溃电压较未被淡N型布植区覆盖的汲极区域的崩溃电压来的高。当相对于VSS接合垫的一正ESD电压提供至I/O接合垫时，根据本发明实施例所述的ESD防护装置的NMOS晶体管的汲极即接收到上述ESD应力。由于未被淡N型布植区覆盖的汲极区域与P型基底接面的崩溃电压并未改变，因此ESD电流首先经由此接面放电，并产生用以快速触发NMOS晶体管寄生的侧向双载子接面晶体管(lateral n-p-n BJT)的基底电流。最后，ESD电流经由此NMOS晶体管的寄生侧向双载子接面晶体管放电，在此，ESD电流的放电路径距离NMOS晶体管脆弱的表面通道甚远，并透过广大的区域放电。因此，大幅提升NMOS晶体管所能承受的ESD应力耐受能力，特别是机械模型模式的ESD耐受能力。另外，根据本发明实施例所述的ESD防护装置制造方法已成功的证明能够应用于0.25μm CMOS制程。

另外，根据本发明所述的ESD防护装置制造方法，除了能用来形成NMOS晶体管结构的ESD防护装置，同样也能应用于形成PMOS晶体管的结构。在形成具PMOS晶体管结构的ESD防护装置时，其制程与前述的制程大致相同，而差异仅在于切换P型杂质与N型杂质的布植。再者，根据本发明所述的ESD布植方法可应用于堆栈的NMOS结构，此结构已广泛应用于高低压共容的输出输入电路。根据本发明所揭露的制程所形成的NMOS结构与堆栈NMOS结构的上视图与剖面图已分别显示于图4A、图4B、图5A以及图5B。

如上所述，使用高低压共容的集成电路，其核心逻辑区是使用较低位准的操作电源，而输出输入区所接收的电源一般为较高的电压位准。虽然NMOS晶体管由ESD布植区所覆盖的接面为具有高崩溃电压的结构，然而，未被ESD布植区所覆盖的区域的崩溃电压以及噪声容忍度并未改变。因此，根据本发明，能够有效解决因为不可预期的噪声或过度突波(overshooting)而造成ESD防护装置在一般正常操作时导通。

另外，由于接面寄生电容值是与ESD防护装置的晶体管的空乏区接面宽度成反比，根据本发明所述的ESD防护装置，MOS晶体管的空乏区接面宽度并未改变，因此根据本发明所述的ESD防护装置的寄生电容远小于前述传统技术所述的具有基纳接面的传统ESD防护装置。故，在电路高速操作下，根据本发明所述的ESD防护装置耦接至输入或输出接合垫的处具有低输入阻抗，因此不会延长信号的上升或下降的时间，故适用于高速操作的电路。

本发明虽以较佳实施例揭露如上，然其并非用以限定本发明的范围，任何熟习此项技艺者，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定者为准。

Claims (46)

1.一种静电放电保护结构的制造方法，包括下列步骤：

提供一第一导电型的基底，具有一第一闸极以及一第二闸极；

形成一第二导电型态淡掺杂区于上述基底表面，其乃位于上述第一闸极与第二闸极之间；

形成一遮蔽层于上述第一闸极与第二闸极之间部分区域的第二导电型态淡掺杂区，并露出位于上述第一闸极、第二闸极与上述遮蔽层之间未被上述遮蔽层覆盖的第二导电型态淡掺杂区；

执行淡第二型离子布植制程，以于上述基底中露出之第二导电型态淡掺杂区的区域形成一淡第二导电型态离子ESD布植区；

移除上述遮蔽层；

形成侧壁绝缘间隔物于上述第一闸极及第二闸极的两侧；以及

执行浓第二型离子布植制程，以于上述上述第一闸极与第二闸极的侧壁绝缘间隔物之间的上述基底形成一第二导电型态浓掺杂区。

2.根据权利要求1所述的静电放电保护结构的制造方法，其中上述第一导电型态为P型。

3.根据权利要求1所述的静电放电保护结构的制造方法，其中上述第二导电型态为N型。

4.根据权利要求1所述的静电放电保护结构的制造方法，其中上述第一导电型态为P型。

5.根据权利要求1所述的静电放电保护结构的制造方法，其中上述第二导电型态为N型。

6.根据权利要求1所述的静电放电保护结构的制造方法，更包括于上述第一闸极与上述基底以及上述第二闸极与基底之间形成一闸极氧化层的步骤。

7.根据权利要求3所述的静电放电保护结构的制造方法，其中上述淡第二型离子布植制程是掺杂磷离子与砷离子的至少一者。

8.根据权利要求5所述的静电放电保护结构的制造方法，其中上述淡第二型离子布植制程是掺杂硼离子。

9.根据权利要求1所述的静电放电保护结构的制造方法，其中位于上述第一闸极与第二闸极之间的遮蔽层是位于上述第一闸极与第二闸极之间区域的中央。

10.根据权利要求1所述的静电放电保护结构的制造方法，其中上述第二导电型态浓掺杂区的掺杂浓度是高于上述淡第二导电型态离子ESD布植区的掺杂浓度。

11.根据权利要求1所述的静电放电保护结构的制造方法，其中上述淡第二导电型态离子ESD布植区的底部深度是大于上述第二导电型态浓掺杂区的底部深度。

12.一种静电放电保护结构的制造方法，包括下列步骤：

提供一第一导电型的基底，具有设置于一第一隔离结构以及一第二隔离结构之间的一第一闸极以及一第二闸极；

形成一第二导电型态淡掺杂区于上述基底表面，其乃位于上述第一闸极与第一隔离结构之间、上述第二闸极与第二隔离结构之间以及上述第一闸极与第二闸极之间；

形成一遮蔽层于上述第一闸极与第一隔离结构之间、上述第二闸极与第二隔离结构之间以及上述第一闸极与第二闸极之间部分区域的第二导电型态淡掺杂区，并露出位于上述第一闸极、第二闸极与上述遮蔽层之间未被上述遮蔽层覆盖的第二导电型态淡掺杂区；

执行淡第二型离子布植制程，以于上述基底中露出的第二导电型态淡掺杂区的区域形成一淡第二导电型态离子ESD布植区；

移除上述遮蔽层；

形成侧壁绝缘间隔物于上述第一闸极及第二闸极的两侧；以及

执行浓第二型离子布植制程，以分别于上述第一闸极的侧壁绝缘间隔物与第一隔离结构之间、上述第二闸极的侧壁绝缘间隔物与第二隔离结构之间以及上述第一闸极与第二闸极的侧壁绝缘间隔物之间的上述基底形成一第二导电型态浓掺杂区。

13.根据权利要求12所述的静电放电保护结构的制造方法，其中上述第一导电型态为P型。

14.根据权利要求13所述的静电放电保护结构的制造方法，其中上述第二导电型态为N型。

15.根据权利要求12所述的静电放电保护结构的制造方法，其中上述第一导电型态为P型。

16.根据权利要求15所述的静电放电保护结构的制造方法，其中上述第二导电型态为N型。

17.根据权利要求12所述的静电放电保护结构的制造方法，更包括于上述第一闸极与上述基底以及上述第二闸极与基底之间形成一闸极氧化层的步骤。

18.根据权利要求14所述的静电放电保护结构的制造方法，其中上述淡第二型离子布植制程是掺杂磷离子与砷离子的至少一者。

19.根据权利要求16所述的静电放电保护结构的制造方法，其中上述淡第二型离子布植制程是掺杂硼离子。

20.根据权利要求12所述的静电放电保护结构的制造方法，其中位于上述第一闸极与第二闸极之间的遮蔽层是位于上述第一闸极与第二闸极之间区域的中央。

21.根据权利要求12所述的静电放电保护结构的制造方法，其中上述第二导电型态浓掺杂区的掺杂浓度是高于上述淡第二导电型态离子ESD布植区的掺杂浓度。

22.根据权利要求12所述的静电放电保护结构的制造方法，其中上述淡第二导电型态离子ESD布植区的底部深度是大于上述第二导电型态浓掺杂区的底部深度。

23.一种静电放电保护结构的制造方法，包括下列步骤：

提供一第一导电型的基底，具有依序设置于一第一隔离结构以及一第二隔离结构之间的一第一闸极、一第二闸极、一第三闸极以及一第四闸极；

形成一第二导电型态淡掺杂区于上述基底表面的第一隔离结构以及一第二隔离结构间，未设置上述第一闸极、第二闸极、第三闸极以及第四闸极之处；

形成一遮蔽层于上述第一闸极与第一隔离结构之间、上述第一闸极与第二闸极之间、上述第三闸极与第四闸极之间、上述第四闸极与第二隔离结构之间以及上述第二闸极与第三闸极之间部分区域的第二导电型态淡掺杂区，并露出位于上述第二闸极、第三闸极与上述遮蔽层之间未被上述遮蔽层覆盖的第二导电型态淡掺杂区；

执行淡第二型离子布植制程，以于上述基底中露出的第二导电型态淡掺杂区的区域形成一淡第二导电型态离子ESD布植区；

移除上述遮蔽层；

形成侧壁绝缘间隔物于上述第一闸极、第二闸极、第三闸极及第四闸极的两侧；以及

执行浓第二型离子布植制程，以于上述第一隔离结构与第二隔离结构之间未设置上述闸极的处形成一第二导电型态浓掺杂区。

24.根据权利要求23所述的静电放电保护结构的制造方法，其中上述第一导电型态为P型。

25.根据权利要求24所述的静电放电保护结构的制造方法，其中上述第二导电型态为N型。

26.根据权利要求23所述的静电放电保护结构的制造方法，其中上述第一导电型态为P型。

27.根据权利要求26所述的静电放电保护结构的制造方法，其中上述第二导电型态为N型。

28.根据权利要求23所述的静电放电保护结构的制造方法，更包括于上述第一闸极与上述基底以及上述第二闸极与基底之间形成一闸极氧化层的步骤。

29.根据权利要求25所述的静电放电保护结构的制造方法，其中上述淡第二型离子布植制程是掺杂磷离子与砷离子的至少一者。

30.根据权利要求27所述的静电放电保护结构的制造方法，其中上述淡第二型离子布植制程是掺杂硼离子。

31.根据权利要求23所述的静电放电保护结构的制造方法，其中位于上述第二闸极与第三闸极之间的遮蔽层是位于上述第二闸极与第三闸极之间区域的中央。

32.根据权利要求23所述的静电放电保护结构的制造方法，其中上述第二导电型态浓掺杂区的掺杂浓度是高于上述淡第二导电型态离子ESD布植区的掺杂浓度。

33.根据权利要求23所述的静电放电保护结构的制造方法，其中上述淡第二导电型态离子ESD布植区的底部深度是大于上述第二导电型态浓掺杂区的底部深度。

34.一种静电放电保护结构，包括：

一第一导电型态的基底；

一第一闸极以及一第二闸极，设置于上述基底表面；

复数浓第二导电型态离子掺杂区，分别设置位于上述第一闸极与第二闸极之间以及上述第一闸极与第二闸极之间未相邻的另一侧的基底；以及

一淡第二导电型态离子ESD布植区，设置于上述第一闸极与第二闸极之间的基底，具有一开口，使得设置于上述第一闸极与第二闸极之间的部分浓第二型离子掺杂区直接接触上述基底。

35.根据权利要求34所述的静电放电保护结构，更包括一汲极接触区，设置于上述开口。

36.根据权利要求34所述的静电放电保护结构，更包括设置于上述第一闸极与第二闸极两侧的侧壁绝缘间隔物。

37.根据权利要求34所述的静电放电保护结构，其中上述第一导电型态为P型。

38.根据权利要求37所述的静电放电保护结构，其中上述第二导电型态为N型。

39.根据权利要求34所述的静电放电保护结构，其中上述第一导电型态为P型。

40.根据权利要求39所述的静电放电保护结构，其中上述第二导电型态为N型。

41.根据权利要求34所述的静电放电保护结构，更包括设置于上述第一闸极与上述基底以及上述第二闸极与基底之间的闸极氧化层。

42.根据权利要求38所述的静电放电保护结构，其中上述淡第二导电型态离子ESD布植区是掺杂磷离子与砷离子的至少一者。

43.根据权利要求40所述的静电放电保护结构，其中上述淡第二导电型态离子ESD布植区是掺杂硼离子。

44.根据权利要求34所述的静电放电保护结构，其中位于上述淡第二导电型态离子ESD布植区的开口是位于上述第一闸极与第二闸极之间区域的中央。

45.根据权利要求34所述的静电放电保护结构，其中上述浓第二导电型态掺杂区的掺杂浓度是高于上述淡第二导电型态离子ESD布植区的掺杂浓度。

46.根据权利要求34所述的静电放电保护结构，其中上述淡第二导电型态离子ESD布植区的底部深度是大于上述浓第二导电型态掺杂区的底部深度。

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