CN102386214A - 局部轻掺杂漏注入屏蔽的mosfet静电泄放保护结构 - Google Patents

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CN102386214A CN2010102701188A CN201010270118A CN102386214A CN 102386214 A CN102386214 A CN 102386214A CN 2010102701188 A CN2010102701188 A CN 2010102701188A CN 201010270118 A CN201010270118 A CN 201010270118A CN 102386214 A CN102386214 A CN 102386214A
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陈瑜
熊涛
王邦麟
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Shanghai Huahong Grace Semiconductor Manufacturing Corp
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Shanghai Hua Hong NEC Electronics Co Ltd
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Abstract

本发明公开了一种局部轻掺杂漏注入屏蔽的MOSFET静电泄放保护结构；在漏源注入区下方局部有轻掺杂漏注入屏蔽区；在沟道长度方向低掺杂漏注入区与栅极保持一定距离；在沟道宽度方向低掺杂漏注入区与栅极保持一定距离。本发明在不增加光刻层次的前提下，保持原有ESD结构的能力不变同时减小了ESD器件尺寸。

Description

局部轻掺杂漏注入屏蔽的MOSFET静电泄放保护结构
技术领域
本发明涉及一种半导体器件结构，具体涉及一种静电泄放保护结构。
背景技术
轻掺杂漏区(Lightly Doped Drain，LDD)结构，是MOSFET为了减弱漏区电场、以改进热电子退化效应所采取的一种结构。即是在沟道中靠近漏极的附近设置一个低掺杂的漏区，让该低掺杂的漏区也承受部分电压，这种结构可防止热电子退化效应。
静电泄放ESD(Electro-Static Discharge)是当今集成电路中最重要的可靠性问题之一。如图1所示，目前，对于作ESD保护的金属氧化物半导体晶体管MOS器件，为了达到内部电路保护的目的，常常需要作ESD保护的MOS器件的击穿电压要略低于被保护器件同时漏区的串联电阻要高于被保护器件。为了达到这一目的，目前常常利用在漏区增加ESD注入的方法来降低ESD器件的击穿电压，同时拉大漏极引出电极到栅极的距离(如图2中所示)来提高漏极串联电阻。但是，增加漏极接触孔到栅极的距离，会导致器件的尺寸变大。
发明内容
本发明所要解决的技术问题是提供一种局部轻掺杂漏注入屏蔽的MOSFET静电泄放保护结构，它可以在不增加光刻层次的前提下，保持原有ESD结构的能力不变同时减小了ESD器件尺寸。
为了解决以上技术问题，本发明提供了一种局部轻掺杂漏注入屏蔽的MOSFET静电泄放保护结构；在漏源注入区下方局部有轻掺杂漏注入屏蔽区；在沟道长度方向低掺杂漏注入区与栅极保持一定距离；在沟道宽度方向低掺杂漏注入区与栅极保持一定距离。
本发明的有益效果在于：在不增加光刻层次的前提下，保持原有ESD结构的能力不变同时减小了ESD器件尺寸。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细说明。
图1是传统MOSFET ESD结构剖面图；
图2是传统MOSFET ESD结构平面图；
图3是本发明实施例所述漏区部分轻掺杂漏注入屏蔽的MOSFET ESD结构剖面图；
图4是漏区部分轻掺杂漏注入屏蔽的MOSFET ESD结构剖面图。
具体实施方式
本发明为一种局部轻掺杂漏注入屏蔽的金属氧化物半导体晶体管(MOSFET)静电泄放(ESD)保护结构。在漏源注入区下方局部有轻掺杂漏注入屏蔽区；在沟道长度方向低掺杂漏注入区与栅极保持一定距离。在沟道宽度方向低掺杂漏注入区与栅极保持一定距离。在沟道长度方向低掺杂漏注入区与栅极保持距离为0.5微米到4微米。在沟道宽度方向低掺杂漏注入区与漏极有源区边界保持距离为0.5微米到4微米。本发明所述的轻掺杂漏注入条件为：5×1012～9×1013cm2；30--75keV。
本发明在对原有的ESD结构进行修改。在不增加光刻层次的前提下，保持原有ESD结构的能力不变同时减小了ESD器件尺寸。
在本发明中部分屏蔽了漏区的轻掺杂漏注入(如图3，图4所示)，所以在该区域的PN结击穿电压会有一定程度的下降，在受到瞬间静电脉冲冲击时该区域会先于正常器件击穿并引发寄生三极管开启泄放电流。同时该区域没有低掺杂漏注入，因而该区域的串联电阻会更高，所以可以减小漏极接触孔到栅极的距离(如图4中所示)，缩小器件的尺寸。
本发明并不限于上文讨论的实施方式。以上对具体实施方式的描述旨在于为了描述和说明本发明涉及的技术方案。基于本发明启示的显而易见的变换或替代也应当被认为落入本发明的保护范围。以上的具体实施方式用来揭示本发明的最佳实施方法，以使得本领域的普通技术人员能够应用本发明的多种实施方式以及多种替代方式来达到本发明的目的。

Claims (3)

1.一种局部轻掺杂漏注入屏蔽的MOSFET静电泄放保护结构；其特征在于，在漏源注入区下方局部有轻掺杂漏注入屏蔽区；
在沟道长度方向低掺杂漏注入区与栅极保持一定距离；
在沟道宽度方向低掺杂漏注入区与漏极有源区边界保持一定距离。
2.如权利要求1所述的局部轻掺杂漏注入屏蔽的MOSFET静电泄放保护结构；其特征在于，在沟道长度方向低掺杂漏注入区与栅极保持距离为0.5微米到4微米。
3.如权利要求1所述的局部轻掺杂漏注入屏蔽的MOSFET静电泄放保护结构；其特征在于，在沟道宽度方向低掺杂漏注入区与漏极有源区边界保持距离为0.5微米到4微米。
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Citations (2)

* Cited by examiner, † Cited by third party
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US20020076876A1 (en) * 2000-12-15 2002-06-20 Ming-Dou Ker Method for manufacturing semiconductor devices having ESD protection
CN1567561A (zh) * 2003-06-20 2005-01-19 矽统科技股份有限公司 静电放电保护结构及其制程

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Applicant before: Shanghai Huahong NEC Electronics Co., Ltd.

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WD01 Invention patent application deemed withdrawn after publication

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