JPS61264592A - デコ−ダ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 本発明にかかるデコーダ回路は、アドレス入力の数に対
応して設けられ、入力されるアドレス信号に応じてその
出力状態が変化するゲート回路、該ゲート回路の数に対
応するエミッタを有し、該エミッタが接続される該ゲー
ト回路の出力レベルに応じてその導通状態が制御される
トランジスタ、所定の電源配線と該トランジスタのコレ
クタとの間に接続される第１の抵抗のほかに、 該トランジスタのコレクタベース間に接続され該第１の
抵抗より十分大きい抵抗値を有する第２の抵抗、および
該トランジスタのベースと基準電圧源との間に接続され
たダイオードをそなえ、該基準電圧源の電圧は該ゲート
回路のハイレベル出力とローレベル出力との中間値に設
定され、該第１の抵抗と第２の抵抗との接続点からデコ
ーダ出力がとり出される。

これによって所定のデコーダ出力振幅を得るに必要なゲ
ート回路出力振幅を小さくすることができ・デコーダの
動作速度を高速化することができる。

〔産業上の利用分野〕

本発明は半導体記憶装置に関し、特に該半導体記憶装置
に用いられるダイオードマトリックス型のデコーダ回路
の改良に関する。

〔従来の技術〕

第４図は、この種のダイオードマトリックス型デ゛コー
ダを有するデコーダ回路の従来例を示すもので、１１，
１２、および１３はアドレス入力の数第４図においては
３個に対応して設けられ、入力されるアドレス信号Ａｉ
　、　Ａ２　、およびＡ３に応じてその出力状態が変化
するゲート回路である。

そして該ゲート回路１１は、ベース側にアドレス信号Ａ
１が入力されるトランジスタ１１１とベース側に基準電
圧Ｖｒｅｆが入力されるトランジスタ１１２とをそなえ
、該トランジスタ１１１のコレクタ側および該トランジ
スタ１１２の　コレクタ側にはそれぞれ抵抗１１３およ
び１１４が接続されるとともに、これら抵抗１１３　、
１１４の共通接続点と所定電位例えばアース電位の電源
配線との間には抵抗１１５が接続され、また該トランジ
スタ１１１および１１２の各エミッタの共通接続点と所
定電位例えば負電位の電源配線との間には定電流源１１
６が接続される。

なおアドレス信号Ａ２およびＡ３がそれぞれ入力される
ゲート回路１２．１３も同様にして構成される。

２はデコーダラインであって、第４図に示される従来例
においては６本のライン２工乃至２６によって構成され
る。そしてライン２１および２２はそれぞれ該ゲート回
路１１を構成するトランジスタ１１１および１１２のコ
レクタ側と接続され、トランジスタ１１１のベースにハ
イレベルのアドレス信号Ａ１が入力された場合には、該
トランジスタ１１１が導通し、そのときそのベースに基
準電圧Ｖｒｅｆが入力されるトランジスタ１１２が非導
通となることによって、該トランジスタ１１１のコレク
タ側に接続されるデコーダライン２１の電位は該アドレ
ス信号Ａ１のレベルを反転したローレベルとなり、一方
トランジスタ１１２のコレクタ側に接続されるデコーダ
ライン２２の電位は該アドレス信号Ａ１と同じハイレベ
ルとなる。同様にしてゲート回路の１２．１３の各出力
側（１対のトランジスタの各コレクタ側）に接続される
各デコーダライン２３．２５および２４．２６の電位は
それぞれ該アドレス信号Ａ２．Ａ３のレベルを反転した
レベルおよび該アドレス信号Ａ２．Ａ３と同じレベルと
なる。　３１”、３２　　’、３３　　”・・・・・・
３８′は所謂ダイオードマトリックス型のデコーダであ
って（第１図の場合８個のデコーダによって構成される
）、そのうちデコーダ３１”は、該ゲート回路の数（第
１図の場合３個）に対応するダイオード３１１　　”、
３１２’、３１３’をそなえ、該ダイオード３１１　’
　。

３１２　　′、３１３’の一端はそれぞれデコーダライ
ン２２．２４．２６に接続され、各ダイオードの他端と
所定電位例えばアース電位の電源配線との間に抵抗３１
４′が接続され、該ダイオードと該抵抗３１４′との接
続点からデコーダ出力Ｄ１がとり出される。なお他のデ
コーダ３２′、３３”、・旧・・３８′も同様に構成さ
れており、各デコーダを構成する各３個のダイオードは
それぞれ所定のデコーダラインに接続される。　かかる
構成において、いま仮に各アドレス信号Ａ１．Ａ２．Ａ
３がともにハイレベルであるとすると、上述したように
して各デコーダライン２２，２４．２６がハイレベルど
なり、デコーダ３１′を構成するダイオード３１１　’
　。

３１２　　’、３１３′はともに非導通となるため、該
デコーダ３１′の出力Ｄ１がハイレベルとなって該デコ
ーダ３１′に接続されるワード線が選択される。なおこ
のとき、他のデコーダ３２′乃至３８゛を構成する各３
個のダイオードは、少くともそのうちの１個がローレベ
ルのデコーダラインに接続されることによって導通状態
となり、それによって該各デコーダ３２′乃至３８′の
出力はすべてローレベルとなり、該デコーダ３２′乃至
３８′に接続される各ワード線はすべて非選択とされる
。

上記従来形のデコーダ回路の動作ならびにその問題点を
第５図を用いて更に具体的に説明する。

第５図（ａｌは第５図（ｂｌに示されるデコーダ３１′
を構成する各ダイオードの順方向特性を示すもので、各
ダイオードの両端に印加される順方向電圧が約０゜８■
となっており、一方該ダイオードが完全にオフ状態とな
ったときの該順方向電圧は、温度あるいは製造上の誤差
などによるばらつきを考慮した場合、約０，５Ｖとみる
ことができる。

かかる前提のもとに第５図（ｂｌに示されるデコーダ３
１′の選択時および非選択時における各部の電位は、そ
れぞれ第５図（ｄ）および第５図（ｅ）に示されるよう
になる。

すなわち選択時（第５図（ｄ））におけるデコーダ出力
側の電位（ハイレベル）をＯｖとすると、該選択時にお
いては上述したようにすべてのダイオード３１１　”　
、３１２　′、３１３　”が完全にオフとされる必要が
あるから、該オフ状態におけるダイオード両端の電圧を
０．５　Ｖとすれば、該オフ状態のダイオードに接続さ
れる各ゲート回路のハイレベル側出力は−０，５■とす
る必要がある。

一方、非選択時における（第５図（ｅ））におけるデコ
ーダ出力側の電位（ローレベル）を−１，５■とすると
、該非選択時においては少（とも１個のダイオードがオ
ン状態となっているから、該オン状態におけるダイオー
ド両端の電圧を０．８■とすれば、該オン状態のダイオ
ードに接続されるゲート回路のローレベル側出力は−２
，３Ｖとする必要がある。

その結果、上述したように例えばデコーダの出力振幅を
１．５■とすれば、該ゲート回路の出力振幅（ハイレベ
ルとローレベルとの差）は（−０，５Ｖ−（−２，３Ｖ
）　”）すなわち１．８■を必要とすることになる。

なお第５図山ンに示されるデコーダ３１′を構成する各
ダイオード３１１　’　、３１２　′、３１３　′は、
通常、第５図（Ｃ）に示されるように、該ダイオードの
数に対。

応するエミッタを有し、ベースコレクタ間が接続された
トランジスタ３１５′によって構成される。

〔発明が解決しようとする問題点〕

ところで一般に該ゲート回路の負荷となる該ダイオード
あるいはその配線部には所定の寄生容量が存在しており
、したがって該デコーダの動作速度を上げるためには従
来より主として２つの方法が考えられている。

その１つは該ゲート回路の電流を増加させて該寄生容量
への充放電を速めることであり、他の１つは該ゲート回
路の出力振幅を小さくして、寄生容量への充放電量を少
なくすることにより該デコーダの動作速度を高めること
である。しかし前者の方法ではパワーの増加を伴い、ま
た後者の方法では該ゲート回路の出力振幅の減少に伴っ
てデコーダ出力振幅まで小さくなってしまうという問題
点があった。

本発明は、これらの問題点を解決するためになされたも
ので、該デコーダの出力振幅を変えることなしに（上記
の例の場合］、５ｖとしたままで）、ゲート回路の出力
振幅を小さくすることができるようにしたものである。

〔問題点を解決するための手段〕

本発明によれば、アドレス入力の数に対応して設けられ
、入力されるアドレス信号に応じてその出力状態が変化
するゲート回路、該ゲート回路の数に対応するエミッタ
を有し、該エミッタが接続される該ゲート回路の出力レ
ベルに応じてその導通状態が制御されるトランジスタ、
所定の電源配置と該トランジスタのコレクタとの間に接
続された第１の抵抗、該トランジスタのコレクタベース
間に接続され、該第１の抵抗より十分大きい抵抗値を有
する第２の抵抗、および該トランジスタのベースと基準
電圧源との間に接続されたダイオードをそなえ、該基準
電圧源の電圧は該ゲート回路のハイレベル出力とローレ
ベル出力との中間値に設定され、該第１の抵抗と第２の
抵抗との接続点からデコーダ出力がとり出されるデコー
ダ回路が提供される。

〔作　用〕

上記構成によれば、該デコーダが選択された状態のとき
には、該ダイオードが導通し、一方該トランジスタは該
ゲート回路の所定のハイレベル出力によりオフとされる
。このとき該第１の抵抗、該第２の抵抗、該ダイオード
を通して流れる電流により該第１の抵抗と第２の抵抗と
の接続点（ただし該第Ｉの抵抗の抵抗値Ｒ１＜＜該第２
の抵抗の抵抗値Ｒ２）からとり出されるデコーダ出力は
ハイレベルとされる。

一方該デコーダが非選択とされた状態のときには、該ゲ
ート回路の所定のローレベル出力により該トランジスタ
はオンとなり一方該ダイオードがオフとなる。このとき
該トランジスタのコレクタ側からとり出されるデコーダ
出力はローレベルとされる。

〔実施例〕

第１図は本発明にかかるデコーダ回路の１実施例を示す
もので、上記第４図に示される従来例と対応する部分に
は同一の符号が示されている。

３１．３２．３３・・・・・・３８はデコーダであって
、例えば該デコーダ３１は、それぞれデコーダライン２
２．２４．２６に接続された３個のエミッタを有するト
ランジスタ３１１、所定電位例えばアース電位の電源配
線と該トランジスタ３１１のコレクタ側との間に接続さ
れる第１の抵抗３１４、該トランジスタ３１１のコレク
タベース間に接続され該第１の抵抗より十分大きい抵抗
値を有する第２の抵抗３１３、および該トランジスタの
ベースと基準電圧源■　との間に接続されたダイオード
３１２により構成される。

かかる構成のデコーダ３１の動作について以下第２図を
用いて具体的に説明する。なお第２図に示すようにデコ
ーダ出力のハイレベル側およびローレベル側を、それぞ
れ従来と同様にＯＶおよび−１，５Ｖとするものとし、
また該基準電圧源の電圧は、後述するように該ゲート回
路のハイレベル側出力とローレベル側出力との中間値（
第２図の例では−２，ＯＶ）に設定される。

いま第２図（ａ）に示されるように、該デコーダ３１が
選択されているときは、ダイオード３１２がオンとなっ
て所定電位（この場合はＯＶ）の電源配線から第１の抵
抗３１４、第２の抵抗３１３、およびダイオード３１２
を通して基準電源Ｖ　（この例では−２，ＯＶ）側に向
かって電流ｉが流れ、一方該トランジスタ３１１は該ゲ
ート回路からの所定のハイレベル出力によりオフとされ
る。

この場合の各部の電位は第２図（ａ）に示されるとおり
であって、該ダイオード３１２の導通（したがってその
両端の電圧は約０．８Ｖ）によって該トランジスタ３１
１のベース側は約−１，２■にクランプされる。したが
って該トランジスタ３１１のエミッタ電位（すなわちゲ
ート回路出力のハイレベル側）を該−１，２Ｖより約０
．５Ｖ低イー　１．７　Ｖ程度にすれば（すなわちあま
りハイレベルとしなくても）、該トランジスタのベース
エミッタ間電圧が０．５ｖであることによって該トラン
ジスタ３１１をオフ状態とすることができる。なおこの
とき、該ダイオードを流れる電流ｉは第１の抵抗３１４
を流れるが、該第１の抵抗３１４の抵抗値Ｒ１に比して
該第２の抵抗３１３の抵抗値Ｒ２が十分に大きな値（す
なわちＲ２＜＜Ｒ１）とされているため、該第１の抵抗
３１４によって生ずる電圧降下をほとんど無視すること
ができ、該第１の抵抗３１４と該第２の抵抗３１３との
接続点からとり出されるデコーダ出力（ハイレベル側）
をほぼＯＶとすることができる。このようにゲート回路
出力のハイレベル側を−１，７■程度とすることによっ
て、すなわち該ゲート回路のハイレベル側を第５図（ｄ
）で説明した従来例のように−０，５■程度まで高くし
なくても、デコーダ出力のハイレベル側をほぼ０■とす
ることかで−きる。　一方第２図（ｂ）に示されるよう
に、該デコーダ３１が非選択とされているときは、該ゲ
ート回路の所定のローベル出力により該トランジスタ３
１１はオンとなり、一方ダイオード３１２がオフとなる
。この場合の各部の電位は第２図ｆｂｌに示されるとお
りであって、該トランジスタ３１１のエミッタ電位（す
なわちゲート回路出力のローレベル側）を第５図（Ｑ）
で説明した従来例と同様に約−２，３■とすることによ
って、所定電位（この場合はＯＶ）の電源配線から第１
の抵抗３１４を通り、更に該トランジスタ３１１のコレ
クタエミッタを通して電流ｉが流れ、該トランジスタ３
１１のコレクタ側からとり出されるデコーダ出力（ロー
レベル側）はほぼ−１，５ｖとなる。このとき該ダイオ
ード３１２の印加電圧は約０．５　Ｖとなって該ダイオ
ード３１２はオフとなり、同時に該トランジスタ３１１
のベース電位はそのコレクタ電位に追従しほぼ−１，５
Ｖにおいて安定点を得るようになる。

以上のようにして該デコーダ３工の出力振幅（ハイレベ
ルとローレベルとの差）は上記従来例と同様に約１，５
■でありながら、該ゲート回路の出力振幅は（−１，Ｔ
Ｖ−（−２，３）Ｖ）すなわち０．６Ｖとなり、上記従
来例の約１７３とすることができ、それだけデコーダの
高速化をはかることができる。

第３図は本発明によるデコーダ回路と上記従来例による
デコーダ回路との動作速度を比較説明する図であって、
（ａ）はアドレス信号が変化するタイミング、（ｂｌは
ゲート回路の出力変化、（Ｃ１はデコーダの出力変化を
それぞれ示しており、これら山）および（ｅ）において
、実線はそれぞれ従来例の場合・点線はそれぞれ本発明
の場合を示している・該第３図に示されるように、本発
明によればデコーダの出力振幅を従来例のものと同じ値
とした場合、それに必要なゲート回路の出力振幅を小さ
くすることができ、それだけデコーダの動作速度を高め
る（アドレス信号が変化してからデコーダが動作するま
での速度を高め、キアドレス信号が変化してからデコー
ダ出力が変化するまでの時間を第３図（ｅ）におけるＴ
からｔに短縮する）ことができる。

〔発明の効果〕

上述したように本発明によれば、デコーダに所定の出力
振幅を生じさせるために必要とされるゲート回路の出力
振幅を小さくすることができ、それだけデコーダの動作
速度を高速化することができる。

【図面の簡単な説明】

第１図は、本発明の１実施例としてのデコーダ回路の構
成を示す回ｉ図、 第２図は、第１図に示されるデコーダの動作を説明する
図、 第３図は、本発明にかかるデコーダと従来例のデコーダ
との動作速度を比較説明する図、第４図は、従来形のデ
コーダ回路の構成を例示する回路図、 第５図は、従来形のデコーダの動作を説明する図である
。 （符号の説明） Ａｊ、Ａ２．Ａ３　　ニアドレス信号 １１．１２，１３　　：ゲート回路 ２：デコーダライン ３１．３２．３３，３８　：本発明にかかるデコーダ３
１′、　３２′、　３３’、　３８”　：従来形のデコ
ーダＤｉ　、　Ｃ２、Ｃ３、ｐ６　：デコーダ出力本発
明の１実施例を 説明する回路図 第１図 ■田、ｖＲ・・・基準寛土 （、ａ　）選択時　　　　　　　　（ｂ）非選択時本発
明によるデコーダの 動作を説明する図 第２図 本発明と従来例との デコーダ動作速度の 比較説明図 第３図 説明する回路図 第４図

Claims (1)

1. 【特許請求の範囲】 １、アドレス入力の数に対応して設けられ、入力される
   アドレス信号に応じてその出力状態が変化するゲート回
   路、 該ゲート回路の数に対応するエミッタを有し、該エミッ
   タが接続される該ゲート回路の出力レベルに応じてその
   導通状態が制御されるトランジスタ、 所定の電源配線と該トランジスタのコレクタとの間に接
   続された第１の抵抗、 該トランジスタのコレクタベース間に接続され、該第１
   の抵抗より十分大きい抵抗値を有する第２の抵抗、およ
   び 該トランジスタのベースと基準電圧源との間に接続され
   たダイオードをそなえ、 該基準電圧源の電圧は該ゲート回路のハイレベル出力と
   ローレベル出力との中間値に設定され、該第１の抵抗と
   第２の抵抗との接続点からデコーダ出力がとり出される
   ことを特徴とするデコーダ回路。